JPH0645473A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0645473A JPH0645473A JP4197196A JP19719692A JPH0645473A JP H0645473 A JPH0645473 A JP H0645473A JP 4197196 A JP4197196 A JP 4197196A JP 19719692 A JP19719692 A JP 19719692A JP H0645473 A JPH0645473 A JP H0645473A
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Abstract
(57)【要約】
【目的】 本発明は高速、高周波パッケージの半導体装
置に関し、シールド効果が薄れることなく高速、高周波
領域への対応を図ることを目的とする。 【構成】 第１のシールド導体層２９ａが形成された誘
電体フレーム２９の側面で接地導体膜２７に接続を行う
第１の導体部３０ａ，３０ｂを形成する。また、誘電体
基板２２内部の第２のシールド導体層２２ｃと接地導体
膜２７とを所定間隔で設けられる第２の導体部２８ａ，
２８ｂで接続を行う。
置に関し、シールド効果が薄れることなく高速、高周波
領域への対応を図ることを目的とする。 【構成】 第１のシールド導体層２９ａが形成された誘
電体フレーム２９の側面で接地導体膜２７に接続を行う
第１の導体部３０ａ，３０ｂを形成する。また、誘電体
基板２２内部の第２のシールド導体層２２ｃと接地導体
膜２７とを所定間隔で設けられる第２の導体部２８ａ，
２８ｂで接続を行う。
Description
【０００１】
【産業上の利用分野】本発明は、高速、高周波パッケー
ジの半導体装置に関する。
ジの半導体装置に関する。
【０００２】近年、マイクロ波伝送システムを実現する
ため、動作周波数が３０ＧＨｚにまで及び、モノリシッ
クマイクロ波集積回路（ＭＭＣ）を搭載する周波数特性
が優れ、そしてシールド効果の高い半導体装置が望まれ
ている。
ため、動作周波数が３０ＧＨｚにまで及び、モノリシッ
クマイクロ波集積回路（ＭＭＣ）を搭載する周波数特性
が優れ、そしてシールド効果の高い半導体装置が望まれ
ている。
【０００３】
【従来の技術】従来、ＭＭＣを搭載するセラミックパッ
ケージでは、セラミックフレームの漏洩電界によって引
き起こされるリング共振のため、十分な電気的性能が得
られない。そのため、３０ＧＨｚに至る広い周波数帯域
で良好な電気的特性が得られる高周波パッケージとし
て、セラミックフレームを用いた、新しい構造のパッケ
ージが開発されている。
ケージでは、セラミックフレームの漏洩電界によって引
き起こされるリング共振のため、十分な電気的性能が得
られない。そのため、３０ＧＨｚに至る広い周波数帯域
で良好な電気的特性が得られる高周波パッケージとし
て、セラミックフレームを用いた、新しい構造のパッケ
ージが開発されている。
【０００４】そこで、図４に、従来の高周波パッケージ
の半導体装置の内部平面図を示し、図５に図４の各断面
図を示す。この場合、図５（Ａ）は図４のＡ−Ａ断面
図、図５（Ｂ）は図４のＢ−Ｂ断面図、図５（Ｃ）は図
４のＣ−Ｃ断面図である。
の半導体装置の内部平面図を示し、図５に図４の各断面
図を示す。この場合、図５（Ａ）は図４のＡ−Ａ断面
図、図５（Ｂ）は図４のＢ−Ｂ断面図、図５（Ｃ）は図
４のＣ−Ｃ断面図である。
【０００５】図４において、半導体装置１１は、いわゆ
る高周波パッケージのもので、セラミック等の誘電体基
板１２が２層で形成されており、その中央部分に半導体
チップを搭載するキャビティ１３が形成されている。ま
た、誘電体基板１２の表面部分には、キャビティ１３よ
り四方に、所定数の信号パターンの信号導体膜１４と、
該信号パターンに挟持されるように接地パターンの接地
導体膜１５がそれぞれ形成される。
る高周波パッケージのもので、セラミック等の誘電体基
板１２が２層で形成されており、その中央部分に半導体
チップを搭載するキャビティ１３が形成されている。ま
た、誘電体基板１２の表面部分には、キャビティ１３よ
り四方に、所定数の信号パターンの信号導体膜１４と、
該信号パターンに挟持されるように接地パターンの接地
導体膜１５がそれぞれ形成される。
【０００６】また、誘電体基板１２の表面上における、
キャビティ１３の外側であって、導体膜１４，１５上に
誘電体フレーム１７が配置される。この誘電体フレーム
１７の表面上全面にシールド導体膜１８が形成される。
キャビティ１３の外側であって、導体膜１４，１５上に
誘電体フレーム１７が配置される。この誘電体フレーム
１７の表面上全面にシールド導体膜１８が形成される。
【０００７】ここで、図５（Ａ）〜（Ｃ）において、誘
電体基板１２は、共に誘電体のベース層１２ａと配線層
１２ｂとで構成されており、その中間全面に接地パター
ンとしてのシールド導体膜１２ｃが形成される。
電体基板１２は、共に誘電体のベース層１２ａと配線層
１２ｂとで構成されており、その中間全面に接地パター
ンとしてのシールド導体膜１２ｃが形成される。
【０００８】そこで、図４及び図５（Ａ）〜（Ｃ）に示
すように、誘電体基板１２における配線層１２ｂ上の接
地導体膜１５からシールド導体膜１２ｃに連通するビア
（スルーホール）１９ａ〜１９ｄがそれぞれ形成され、
該ビア１９ａ〜１９ｄ内にメタライズペースト等の導電
部材が充填されて導通される。このような導通状態が、
一般にマイクロストリップラインを称される。
すように、誘電体基板１２における配線層１２ｂ上の接
地導体膜１５からシールド導体膜１２ｃに連通するビア
（スルーホール）１９ａ〜１９ｄがそれぞれ形成され、
該ビア１９ａ〜１９ｄ内にメタライズペースト等の導電
部材が充填されて導通される。このような導通状態が、
一般にマイクロストリップラインを称される。
【０００９】また、誘電体フレーム１７上のシールド導
体膜１８から配線層１２ｂ上の接地導体膜１５に連通す
るビア（スルーホール）２０ａ〜２０ｄがそれぞれ形成
され、該ビア２０ａ〜２０ｄ内にメタライズペースト等
の導電部材が充填されて導通される。このような導通状
態が一般にストリップラインと称される。
体膜１８から配線層１２ｂ上の接地導体膜１５に連通す
るビア（スルーホール）２０ａ〜２０ｄがそれぞれ形成
され、該ビア２０ａ〜２０ｄ内にメタライズペースト等
の導電部材が充填されて導通される。このような導通状
態が一般にストリップラインと称される。
【００１０】このように、マイクロストリップライン及
びストリップライン構造によりシールド効果を高めて高
速、高周波領域に適用させているものである。
びストリップライン構造によりシールド効果を高めて高
速、高周波領域に適用させているものである。
【００１１】
【発明が解決しようとする課題】しかし、誘電体基板１
２（配線層１２ｂ）上のシールド導体膜１２ｃ、及び誘
電体フレーム１７上のシールド導体膜１８の接地は、上
述のように、接地導体膜１５よりそれぞれ１ケ所で行っ
ており、接続部分より離れた部分では、高周波特性で電
位分布を生じて接地が不完全となり、シールド効果が薄
れるという問題がある。
２（配線層１２ｂ）上のシールド導体膜１２ｃ、及び誘
電体フレーム１７上のシールド導体膜１８の接地は、上
述のように、接地導体膜１５よりそれぞれ１ケ所で行っ
ており、接続部分より離れた部分では、高周波特性で電
位分布を生じて接地が不完全となり、シールド効果が薄
れるという問題がある。
【００１２】そこで、本発明は上記課題に鑑みなされた
もので、シールド効果が薄れることなく高速、高周波領
域への対応を図る半導体装置を提供することを目的とす
る。
もので、シールド効果が薄れることなく高速、高周波領
域への対応を図る半導体装置を提供することを目的とす
る。
【００１３】
【課題を解決するための手段】上記課題は、表面に所定
数の接地導体層を含む所定パターンの導体層が形成され
た誘電体基板上に、上面全面に第１のシールド導体層が
形成された誘電体フレームが配置されるパッケージの半
導体装置において、前記接地導体層と前記第１のシール
ド導体層とが、前記誘電体フレームの対応する側面に形
成された所定数の第１の導体部により接続され、又は、
前記誘電体基板の内部及び裏面の少なくともな何れか一
方に、第２のシールド導体層が形成され、前記それぞれ
の接地導体層と該第２のシールド導体層とが、所定間隔
で形成された所定数の第２の導体部により接続されるこ
とにより解決される。
数の接地導体層を含む所定パターンの導体層が形成され
た誘電体基板上に、上面全面に第１のシールド導体層が
形成された誘電体フレームが配置されるパッケージの半
導体装置において、前記接地導体層と前記第１のシール
ド導体層とが、前記誘電体フレームの対応する側面に形
成された所定数の第１の導体部により接続され、又は、
前記誘電体基板の内部及び裏面の少なくともな何れか一
方に、第２のシールド導体層が形成され、前記それぞれ
の接地導体層と該第２のシールド導体層とが、所定間隔
で形成された所定数の第２の導体部により接続されるこ
とにより解決される。
【００１４】
【作用】上述のように、誘電体フレーム上の第１のシー
ルド導体層と接地導体層を接続するに当り、誘電体フレ
ームの対応する側面に第１の導体部を形成して接続を行
うストリップライン構造する。また、誘電体基板の内部
及び又は裏面に形成する第２のシールド導体層と接地導
体層とを接続するに当り、所定数の第２の導体部を所定
間隔で形成して接続を行うマイクロストリップライン構
造としている。
ルド導体層と接地導体層を接続するに当り、誘電体フレ
ームの対応する側面に第１の導体部を形成して接続を行
うストリップライン構造する。また、誘電体基板の内部
及び又は裏面に形成する第２のシールド導体層と接地導
体層とを接続するに当り、所定数の第２の導体部を所定
間隔で形成して接続を行うマイクロストリップライン構
造としている。
【００１５】これにより、第１，第２のシールド導体層
において高周波特性で電位分布が生じることがない。す
なわち、シールド効果が薄れることなく高速、高周波領
域への対応を図ることが可能となる。
において高周波特性で電位分布が生じることがない。す
なわち、シールド効果が薄れることなく高速、高周波領
域への対応を図ることが可能となる。
【００１６】
【実施例】図１に、本発明の第１実施例の構成図を示
す。図１（Ａ）は内部平面図、図１（Ｂ）は図１（Ａ）
のＤ−Ｄ断面図、図１（Ｃ），（Ｄ）は第１の導体部を
示した図である。
す。図１（Ａ）は内部平面図、図１（Ｂ）は図１（Ａ）
のＤ−Ｄ断面図、図１（Ｃ），（Ｄ）は第１の導体部を
示した図である。
【００１７】図１（Ａ），（Ｂ）において、半導体装置
２１は、図４と同様に、高周波パッケージのもので、２
層のセラミック板で形成される誘電体基板２２の中央部
分にキャビティ２３が形成される。この誘電体基板２２
は、ベース層２２ａと配線層２２ｂにより構成され、ベ
ース層２２ａと配線層２２ｂの間には接合部分全面で第
２のシールド導体層２２ｃが形成されている。なお、配
線層２２ｂは、単層のものでもよく、多層のセラミック
板を積層したものでもよい。
２１は、図４と同様に、高周波パッケージのもので、２
層のセラミック板で形成される誘電体基板２２の中央部
分にキャビティ２３が形成される。この誘電体基板２２
は、ベース層２２ａと配線層２２ｂにより構成され、ベ
ース層２２ａと配線層２２ｂの間には接合部分全面で第
２のシールド導体層２２ｃが形成されている。なお、配
線層２２ｂは、単層のものでもよく、多層のセラミック
板を積層したものでもよい。
【００１８】また、キャビティ２３内のベース層２２ａ
上には絶縁性及び高熱伝導性のステージ２４が設けら
れ、該ステージ２４上に半導体チップ２５が搭載され
る。
上には絶縁性及び高熱伝導性のステージ２４が設けら
れ、該ステージ２４上に半導体チップ２５が搭載され
る。
【００１９】誘電体基板２２の配線層２２ｂの上面に
は、キャビティ２３より四方に導体層の信号パターンの
信号導体膜２６が所定数形成されており、この信号導体
膜２６に挟まれて所定数の接地導体膜（接地導体層）２
７）が形成される。
は、キャビティ２３より四方に導体層の信号パターンの
信号導体膜２６が所定数形成されており、この信号導体
膜２６に挟まれて所定数の接地導体膜（接地導体層）２
７）が形成される。
【００２０】また、各接地導体膜２７と第２のシールド
導体層２２ｃとの間にはそれぞれビア（スルーホール）
２８ａ，２８ｂが所定間隔で形成され、このビア２８
ａ，２８ｂ内にメタライズペースト等の導電部材が充填
されて導通される。この導電部材が充填されたビア２８
ａ，２８ｂが第２の導体部を構成する。
導体層２２ｃとの間にはそれぞれビア（スルーホール）
２８ａ，２８ｂが所定間隔で形成され、このビア２８
ａ，２８ｂ内にメタライズペースト等の導電部材が充填
されて導通される。この導電部材が充填されたビア２８
ａ，２８ｂが第２の導体部を構成する。
【００２１】一方、誘電体基板２２上であって、信号導
体膜２６及び接地導体膜２７上にキャビティ２３部分が
開口されているセラミック板等の誘電体フレーム２９が
配設され、その上面全面に第１のシールド導体層２９ａ
がメタライズされる。
体膜２６及び接地導体膜２７上にキャビティ２３部分が
開口されているセラミック板等の誘電体フレーム２９が
配設され、その上面全面に第１のシールド導体層２９ａ
がメタライズされる。
【００２２】そして、誘電体フレーム２９の外側面及び
内側面であって、誘電体基板２２の接地導体膜２７に対
応して第１の導体部３０ａ，３０ｂがそれぞれ形成さ
れ、第１のシールド導体層２９ａと接地導体膜２７とが
導通される。
内側面であって、誘電体基板２２の接地導体膜２７に対
応して第１の導体部３０ａ，３０ｂがそれぞれ形成さ
れ、第１のシールド導体層２９ａと接地導体膜２７とが
導通される。
【００２３】この第１の導体部３０ａ，３０ｂは、例え
ば図１（Ｃ）に示すように、誘電体フレーム２９の外側
面及び内側面に溝３１ａ，３１ｂが形成され、この溝３
１ａ，３１ｂにメタライズペースト等の導電部材３２
ａ，３２ｂを埋設することにより形成される。また、例
えば図１（Ｄ）に示すように、両側面に、スクリーン印
刷等により導電厚膜３３ａ，３３ｂａを形成する。
ば図１（Ｃ）に示すように、誘電体フレーム２９の外側
面及び内側面に溝３１ａ，３１ｂが形成され、この溝３
１ａ，３１ｂにメタライズペースト等の導電部材３２
ａ，３２ｂを埋設することにより形成される。また、例
えば図１（Ｄ）に示すように、両側面に、スクリーン印
刷等により導電厚膜３３ａ，３３ｂａを形成する。
【００２４】このようにして、半導体チップ２５と、信
号導電膜２６及び接地導電膜２７とをワイヤボンディン
グ等により接続し、キャップにより封止することで高
速、高周波パッケージの半導体装置２１が形成される。
なお、図示しないが、信号導電膜２６及び接地導電膜２
７には、それぞれ外部との接続を行う外部端子が設けら
れるものである。
号導電膜２６及び接地導電膜２７とをワイヤボンディン
グ等により接続し、キャップにより封止することで高
速、高周波パッケージの半導体装置２１が形成される。
なお、図示しないが、信号導電膜２６及び接地導電膜２
７には、それぞれ外部との接続を行う外部端子が設けら
れるものである。
【００２５】このような半導体装置２１は、第１のシー
ルド導体層２９ａは第１の導体部３０ａ，３０ｂにより
接地導体膜２７に接続され、第２のシールド導体層２２
ｃは、ビア２８ａ，２８ｂにより接地導体膜２７に接続
される。これにより、第１及び第２のシールド導体層２
９ａ，２２ｃの接地が各部分で十分に行われることにな
り、高周波による電位分布が生じることがなくなる。す
なわち、シールド効果が薄れることなく高速、高周波領
域への対応を図ることができるものである。
ルド導体層２９ａは第１の導体部３０ａ，３０ｂにより
接地導体膜２７に接続され、第２のシールド導体層２２
ｃは、ビア２８ａ，２８ｂにより接地導体膜２７に接続
される。これにより、第１及び第２のシールド導体層２
９ａ，２２ｃの接地が各部分で十分に行われることにな
り、高周波による電位分布が生じることがなくなる。す
なわち、シールド効果が薄れることなく高速、高周波領
域への対応を図ることができるものである。
【００２６】次に、図２に、本発明の第２実施例の構成
図を示す。図２（Ａ）は内部平面図であり、図２（Ｂ）
は図２（Ａ）のＤ−Ｄ断面図である。
図を示す。図２（Ａ）は内部平面図であり、図２（Ｂ）
は図２（Ａ）のＤ−Ｄ断面図である。
【００２７】図２（Ａ），（Ｂ）における半導体装置２
１は、図１における場合の、誘電体フレーム２９の第１
のシールド導体層２９ａより誘電体基板２２上の接地導
体膜２７を通り、第２のシールド導体層２２ｃまでビア
３４を形成し、上述のような導電部材を充填してこれら
を導通させたものである。
１は、図１における場合の、誘電体フレーム２９の第１
のシールド導体層２９ａより誘電体基板２２上の接地導
体膜２７を通り、第２のシールド導体層２２ｃまでビア
３４を形成し、上述のような導電部材を充填してこれら
を導通させたものである。
【００２８】これは、誘電体基板２２上における接地導
体膜２７の接地パターンの長さが長くなった場合に、接
地地点から遠くなる部分の電位分布発生を防止するため
である。
体膜２７の接地パターンの長さが長くなった場合に、接
地地点から遠くなる部分の電位分布発生を防止するため
である。
【００２９】また、図３に、本発明の第３実施例の構成
図を示す。図３は、図２（Ｂ）と同様の断面図であり、
誘電体基板２２の配線層２２ｂ上の接地導体膜２７と第
２のシールド導体層２２ｃを接続する場合に、第２の導
体部を配線層２２ｂの外側面及び内側面に溝３５ａ，３
５ｂを形成して、図１（Ｃ）のように導電部材を埋設し
て行うと共に、導電部材が充填されたビア３６ａ，３６
ｂ，３４により行うものである。なお、図１（Ｄ）に示
すように、第２の導体部を導電厚膜で形成してもよい。
図を示す。図３は、図２（Ｂ）と同様の断面図であり、
誘電体基板２２の配線層２２ｂ上の接地導体膜２７と第
２のシールド導体層２２ｃを接続する場合に、第２の導
体部を配線層２２ｂの外側面及び内側面に溝３５ａ，３
５ｂを形成して、図１（Ｃ）のように導電部材を埋設し
て行うと共に、導電部材が充填されたビア３６ａ，３６
ｂ，３４により行うものである。なお、図１（Ｄ）に示
すように、第２の導体部を導電厚膜で形成してもよい。
【００３０】この場合、導電部材が埋設された溝３５
ａ，３５ｂ（導電厚膜でもよい）と導電部材が充填され
たビア３６ａ，３６ｂ，３４は、第２のシールド導体層
２２ｃ上に高周波による電位分布が生じないような所定
間隔で設けられるものである。なお、上述の第１乃至第
３の実施例では、第２のシールド導体層２２ｃを誘電体
基板２２の内部に設けた場合をしているが、裏面（ベー
ス層２２ａ）に形成しても同様であり、また、ベース層
２２ａ自体を導電金属としてもよい。
ａ，３５ｂ（導電厚膜でもよい）と導電部材が充填され
たビア３６ａ，３６ｂ，３４は、第２のシールド導体層
２２ｃ上に高周波による電位分布が生じないような所定
間隔で設けられるものである。なお、上述の第１乃至第
３の実施例では、第２のシールド導体層２２ｃを誘電体
基板２２の内部に設けた場合をしているが、裏面（ベー
ス層２２ａ）に形成しても同様であり、また、ベース層
２２ａ自体を導電金属としてもよい。
【００３１】
【発明の効果】以上のように本発明によれば、第１のシ
ールド導体層が形成された誘電体フレームの側面で接地
導体層に接続を行う第１の導体部を形成し、誘電体基板
内部の第２のシールド導体層と接地導体層とを所定間隔
で設けられる第２の導体部で接続を行うことにより、シ
ールド効果かが薄れることなく高速、高周波領域への対
応を図ることができる。
ールド導体層が形成された誘電体フレームの側面で接地
導体層に接続を行う第１の導体部を形成し、誘電体基板
内部の第２のシールド導体層と接地導体層とを所定間隔
で設けられる第２の導体部で接続を行うことにより、シ
ールド効果かが薄れることなく高速、高周波領域への対
応を図ることができる。
【図１】本発明の第１実施例の構成図である。
【図２】本発明の第２実施例の構成図である。
【図３】本発明の第３実施例の構成図である。
【図４】従来の高周波パッケージの半導体装置の平面図
である。
である。
【図５】図４の各断面図である。
２１ 半導体装置 ２２ 誘電体基板 ２２ａ ベース層 ２２ｂ 配線層 ２２ｃ 第２のシールド導体層 ２３ キャビティ ２４ ステージ ２５ 半導体チップ ２６ 信号導体膜 ２７ 接地導体膜 ２８ａ，２８ｂ，３４，３６ａ，３６ｂ ビア ２９ 誘電体フレーム ２９ａ 第１のシールド導体層 ３０ａ，３０ｂ 第１の導体部
Claims (8)
- 【請求項１】 表面に所定数の接地導体層（２７）を含
む所定パターンの導体層（２６，２７）が形成された誘
電体基板（２２）上に、上面全面に第１のシールド導体
層（２９ａ）が形成された誘電体フレーム（２９）が配
置されるパッケージの半導体装置において、 前記接地導体層（２７）と前記第１のシールド導体層
（２９ａ）とが、前記誘電体フレーム（２９）の対応す
る側面に形成された所定数の第１の導体部（３０ａ，３
０ｂ）により接続されることを特徴とする半導体装置。 - 【請求項２】 前記第１の導体部（３０ａ，３０ｂ）
は、前記誘電体フレーム（２９）の対応する側面に溝
（３１ａ，３１ｂ）が形成され、該溝（３１ａ，３１
ｂ）に導電部材（３２ａ，３２ｂ）が埋設されることを
特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記第１の導体部（３０ａ，３０ｂ）
は、前記誘電体フレーム（２９）の対応する側面に導電
膜（３３ａ，３３ｂ）が形成されることを特徴とする請
求項１記載の半導体装置。 - 【請求項４】 前記第１のシールド導体層（２９ａ）の
所定部分より前記接地導体層（２７）までスルーホール
（３４）を形成し、該スルーホール（３４）に導電部材
を埋設して、接地導体層（２７）との接続を行うことを
特徴とする請求項１乃至３記載の半導体装置。 - 【請求項５】 表面に所定数の接地導体層（２７）を含
む所定パターンの導体層（２６，２７）が形成された誘
電体基板（２２）上に、上面全面に第１のシールド導体
層（２９ａ）が形成された誘電体フレーム（２９）が配
置されるパッケージの半導体装置において、 前記誘電体基板（２２）の内部及び裏面の少なくとも何
れか一方に、第２のシールド導体層（２２ｃ）が形成さ
れ、前記それぞれの接地導体層（２７）と該第２のシー
ルド導体層（２２ｃ）とが、所定間隔で形成された所定
数の第２の導体部（２８ａ，２８ｂ）により接続される
ことを特徴とする半導体装置。 - 【請求項６】 前記第２の導体部（２８ａ，２８ｂ）
は、前記接地導体層（２７）と前記第２のシールド導体
層（２２ｃ）間に形成される、導電部材が埋設されたス
ルーホール（２８ａ，２８ｂ）で形成されることを特徴
とする請求項５記載の半導体装置。 - 【請求項７】 前記第２の導体部（２８ａ，２８ｂ）
は、前記誘電体基板（２２）の対応する側面に形成され
る溝（３５ａ，３５ｂ）に導電部材を埋設させた導体部
を含むことを特徴とする請求項５記載の半導体装置。 - 【請求項８】 前記第２の導体部（２８ａ，２８ｂ）
は、前記誘電体基板（２２）の対応する側面に形成され
る導体膜を含むことを特徴とする請求項５記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4197196A JPH0645473A (ja) | 1992-07-23 | 1992-07-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4197196A JPH0645473A (ja) | 1992-07-23 | 1992-07-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645473A true JPH0645473A (ja) | 1994-02-18 |
Family
ID=16370413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4197196A Withdrawn JPH0645473A (ja) | 1992-07-23 | 1992-07-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645473A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019017206A1 (ja) * | 2017-07-20 | 2019-01-24 | 株式会社村田製作所 | 回路モジュール |
-
1992
- 1992-07-23 JP JP4197196A patent/JPH0645473A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019017206A1 (ja) * | 2017-07-20 | 2019-01-24 | 株式会社村田製作所 | 回路モジュール |
| US11322429B2 (en) | 2017-07-20 | 2022-05-03 | Murata Manufacturing Co., Ltd. | Circuit module |
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