JPH11177411A - 半導体集積回路とその消費電力の低減方法 - Google Patents
半導体集積回路とその消費電力の低減方法Info
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- JPH11177411A JPH11177411A JP9342376A JP34237697A JPH11177411A JP H11177411 A JPH11177411 A JP H11177411A JP 9342376 A JP9342376 A JP 9342376A JP 34237697 A JP34237697 A JP 34237697A JP H11177411 A JPH11177411 A JP H11177411A
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Abstract
(57)【要約】
【課題】 プリチャージ期間中のダイナミック回路の貫
通電流を低減し、以って、消費電力を小さくした半導体
集積回路を提供する。 【解決手段】 第１の極性のＭＯＳトランジスタＰ１
と、前記第１の極性のＭＯＳトランジスタＰ１のゲート
にクロックをくわえるためのクロックライン１０と、前
記第１の極性のＭＯＳトランジスタＰ１のソースに接続
される第２の極性のＭＯＳトランジスタＮ１、Ｎ２、Ｎ
３からなる論理回路Ｃ１と、前記第１の極性のＭＯＳト
ランジスタＰ１のソースに入力が接続される出力バッフ
ァＢ１とからなるダイナミック回路１１を複数設けると
共に、前段のダイナミック回路１１（１２）の出力が後
段のダイナミック回路１２（１３）を制御するようにし
た半導体集積回路において、前記出力バッファＢ１を前
記クロックＣＬＫで制御するように構成したことを特徴
とする。
通電流を低減し、以って、消費電力を小さくした半導体
集積回路を提供する。 【解決手段】 第１の極性のＭＯＳトランジスタＰ１
と、前記第１の極性のＭＯＳトランジスタＰ１のゲート
にクロックをくわえるためのクロックライン１０と、前
記第１の極性のＭＯＳトランジスタＰ１のソースに接続
される第２の極性のＭＯＳトランジスタＮ１、Ｎ２、Ｎ
３からなる論理回路Ｃ１と、前記第１の極性のＭＯＳト
ランジスタＰ１のソースに入力が接続される出力バッフ
ァＢ１とからなるダイナミック回路１１を複数設けると
共に、前段のダイナミック回路１１（１２）の出力が後
段のダイナミック回路１２（１３）を制御するようにし
た半導体集積回路において、前記出力バッファＢ１を前
記クロックＣＬＫで制御するように構成したことを特徴
とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路と
その消費電力の低減方法に係わり、特に、マイクロプロ
セッサ等に用いられている論理回路用のダイナミック回
路の消費電力の低減に好適な半導体集積回路とその消費
電力の低減方法に関する。
その消費電力の低減方法に係わり、特に、マイクロプロ
セッサ等に用いられている論理回路用のダイナミック回
路の消費電力の低減に好適な半導体集積回路とその消費
電力の低減方法に関する。
【０００２】
【従来の技術】図３は従来技術を示す回路図、図４
（ａ）はクロックの電位と各ノードの電位の変化を示す
図、図４（ｂ）は貫通電流を示す図である。図３の構成
を更に詳しく説明すると、ダイナミック回路２１は、Ｐ
ＭＯＳトランジスタＰ１１と、ＰＭＯＳトランジスタＰ
１１のソースとグランド間に設けられた、ＮＭＯＳトラ
ンジスタＮ１１，Ｎ１２を縦続接続した２入力ＮＡＮＤ
回路Ｃ１１と、ＰＭＯＳトランジスタＰ１１のソースに
入力が接続された出力バッファＢ１１とで構成され、ダ
イナミック回路２１は、次段のダイナミック回路２２を
コントロールするように構成している。
（ａ）はクロックの電位と各ノードの電位の変化を示す
図、図４（ｂ）は貫通電流を示す図である。図３の構成
を更に詳しく説明すると、ダイナミック回路２１は、Ｐ
ＭＯＳトランジスタＰ１１と、ＰＭＯＳトランジスタＰ
１１のソースとグランド間に設けられた、ＮＭＯＳトラ
ンジスタＮ１１，Ｎ１２を縦続接続した２入力ＮＡＮＤ
回路Ｃ１１と、ＰＭＯＳトランジスタＰ１１のソースに
入力が接続された出力バッファＢ１１とで構成され、ダ
イナミック回路２１は、次段のダイナミック回路２２を
コントロールするように構成している。
【０００３】又、ダイナミック回路２２は、ＰＭＯＳト
ランジスタＰ１２と、ＰＭＯＳトランジスタＰ１２のソ
ースとグランド間に設けられたＮＭＯＳトランジスタＮ
１４，Ｎ１６を縦続接続した回路と、ＮＭＯＳトランジ
スタＮ１６に並列に設けたＮＭＯＳトランジスタＮ１５
とからなる論理回路とで構成され、ＮＭＯＳトランジス
タＮ１５のゲートには出力バッファＢ１１を介してダイ
ナミック回路１１の出力が入力され、又、ＮＭＯＳトラ
ンジスタＮ１６のゲートにはＮＯＲゲートＧ１１を介し
てクロックを反転させた信号／ＣＬＫが入力されるよう
に構成している。
ランジスタＰ１２と、ＰＭＯＳトランジスタＰ１２のソ
ースとグランド間に設けられたＮＭＯＳトランジスタＮ
１４，Ｎ１６を縦続接続した回路と、ＮＭＯＳトランジ
スタＮ１６に並列に設けたＮＭＯＳトランジスタＮ１５
とからなる論理回路とで構成され、ＮＭＯＳトランジス
タＮ１５のゲートには出力バッファＢ１１を介してダイ
ナミック回路１１の出力が入力され、又、ＮＭＯＳトラ
ンジスタＮ１６のゲートにはＮＯＲゲートＧ１１を介し
てクロックを反転させた信号／ＣＬＫが入力されるよう
に構成している。
【０００４】同様に、ダイナミック回路２３は、ＰＭＯ
ＳトランジスタＰ１３と、ＰＭＯＳトランジスタＰ１３
のソースとグランド間に設けられたＮＭＯＳトランジス
タＮ１７，Ｎ１９を縦続接続した回路と、ＮＭＯＳトラ
ンジスタＮ１９に並列に設けたＮＭＯＳトランジスタＮ
１８とからなる論理回路とで構成され、ＮＭＯＳトラン
ジスタＮ１８のゲートには出力バッファＢ１２を介して
ダイナミック回路２２の出力が入力され、又、ＮＭＯＳ
トランジスタＮ１９のゲートにはＮＯＲゲートＧ１２を
介してクロックを反転させた信号／ＣＬＫが入力される
ように構成している。
ＳトランジスタＰ１３と、ＰＭＯＳトランジスタＰ１３
のソースとグランド間に設けられたＮＭＯＳトランジス
タＮ１７，Ｎ１９を縦続接続した回路と、ＮＭＯＳトラ
ンジスタＮ１９に並列に設けたＮＭＯＳトランジスタＮ
１８とからなる論理回路とで構成され、ＮＭＯＳトラン
ジスタＮ１８のゲートには出力バッファＢ１２を介して
ダイナミック回路２２の出力が入力され、又、ＮＭＯＳ
トランジスタＮ１９のゲートにはＮＯＲゲートＧ１２を
介してクロックを反転させた信号／ＣＬＫが入力される
ように構成している。
【０００５】このように構成したダイナミック回路で
は、ＣＬＫがＨからＬになるとＰＭＯＳトランジスタＰ
１１〜Ｐ１３がオン状態になりプリチャージ期間にな
る。このとき、信号／ＣＬＫがＬからＨに変化するた
め、ＮＯＲゲートＧ１１，Ｇ１２の出力はＬになり、そ
れぞれを入力とするダイナミック回路２２，２３のＮＭ
ＯＳトランジスタＮ１６，Ｎ１９がオフになる。プリチ
ャージが開始する前に各ＮＭＯＳトランジスタＮ１１〜
Ｎ１７が全てオンであったから、それぞれのダイナミッ
ク回路２２，２３のプリチャージが開始されるのは、Ｎ
ＭＯＳトランジスタＮ１６、Ｎ１９以外にＮ１１又はＮ
１２、Ｎ１４又はＮ１５、Ｎ１７又はＮ１８がオフにな
ってからである。そして、そのためにはそれぞれのＮＭ
ＯＳトランジスタの入力信号即ち、前段のダイナミック
回路の出力がＬにならなければならず、それは各ダイナ
ミック回路がプリチャージ動作をおこなうことでなされ
る。即ち、この図の回路では、ダイナミック回路２１の
プリチャージ動作が終わってから、次段のダイナミック
回路２２のプリチャージが開始し、ダイナミック回路２
２のプリチャージが終了してから次の段のダイナミック
回路２３のプリチャージが開始される。
は、ＣＬＫがＨからＬになるとＰＭＯＳトランジスタＰ
１１〜Ｐ１３がオン状態になりプリチャージ期間にな
る。このとき、信号／ＣＬＫがＬからＨに変化するた
め、ＮＯＲゲートＧ１１，Ｇ１２の出力はＬになり、そ
れぞれを入力とするダイナミック回路２２，２３のＮＭ
ＯＳトランジスタＮ１６，Ｎ１９がオフになる。プリチ
ャージが開始する前に各ＮＭＯＳトランジスタＮ１１〜
Ｎ１７が全てオンであったから、それぞれのダイナミッ
ク回路２２，２３のプリチャージが開始されるのは、Ｎ
ＭＯＳトランジスタＮ１６、Ｎ１９以外にＮ１１又はＮ
１２、Ｎ１４又はＮ１５、Ｎ１７又はＮ１８がオフにな
ってからである。そして、そのためにはそれぞれのＮＭ
ＯＳトランジスタの入力信号即ち、前段のダイナミック
回路の出力がＬにならなければならず、それは各ダイナ
ミック回路がプリチャージ動作をおこなうことでなされ
る。即ち、この図の回路では、ダイナミック回路２１の
プリチャージ動作が終わってから、次段のダイナミック
回路２２のプリチャージが開始し、ダイナミック回路２
２のプリチャージが終了してから次の段のダイナミック
回路２３のプリチャージが開始される。
【０００６】上記した従来のダイナミック回路において
は、一つのダイナミック回路のプリチャージが終了する
まで、その次の段のダイナミック回路のプリチャージが
開始しない。即ち、それまでの間はそのダイナミック回
路のＮＭＯＳトランジスタはオン状態のままであり、Ｐ
ＭＯＳトランジスタもクロックＣＬＫがＬの期間はオン
状態になっているため、貫通電流が流れ続ける。即ち、
（１）ＣＬＫがＨ→Ｌ、（２）ノード１１をプリチャー
ジ（Ｌ→Ｈ）、（３）ノード１２がＨ→Ｌ、（４）ノー
ド１３がプリチャージ（Ｌ→Ｈ）、（５）ノード１４が
Ｈ→Ｌ、（６）ノード１５をプリチャージ、という順番
にプリチャージ動作が伝搬する。そして、クロックＣＬ
ＫがＬになってからノード１２がＬになるまで、または
ノード１４がＬになるまでの間、ＰＭＯＳトランジスタ
Ｐ１２又はＰ１３から、ＮＭＯＳトランジスタＮ１５ま
たはＮ１８をとおって貫通電流ｉ１，ｉ２が流れ続け
る。
は、一つのダイナミック回路のプリチャージが終了する
まで、その次の段のダイナミック回路のプリチャージが
開始しない。即ち、それまでの間はそのダイナミック回
路のＮＭＯＳトランジスタはオン状態のままであり、Ｐ
ＭＯＳトランジスタもクロックＣＬＫがＬの期間はオン
状態になっているため、貫通電流が流れ続ける。即ち、
（１）ＣＬＫがＨ→Ｌ、（２）ノード１１をプリチャー
ジ（Ｌ→Ｈ）、（３）ノード１２がＨ→Ｌ、（４）ノー
ド１３がプリチャージ（Ｌ→Ｈ）、（５）ノード１４が
Ｈ→Ｌ、（６）ノード１５をプリチャージ、という順番
にプリチャージ動作が伝搬する。そして、クロックＣＬ
ＫがＬになってからノード１２がＬになるまで、または
ノード１４がＬになるまでの間、ＰＭＯＳトランジスタ
Ｐ１２又はＰ１３から、ＮＭＯＳトランジスタＮ１５ま
たはＮ１８をとおって貫通電流ｉ１，ｉ２が流れ続け
る。
【０００７】図４（ａ）はクロックと各ノードの電位の
変化を示しており、図４の（ｂ）は貫通電流を示してい
る。このように、従来のダイナミック回路では、貫通電
流が大となり、クロックが速くなるのにともない消費電
流が増大するという問題があった。
変化を示しており、図４の（ｂ）は貫通電流を示してい
る。このように、従来のダイナミック回路では、貫通電
流が大となり、クロックが速くなるのにともない消費電
流が増大するという問題があった。
【０００８】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、プリチャージ期間
中のダイナミック回路の貫通電流を低減し、以て、消費
電力を低減した新規な半導体集積回路とその消費電力の
低減方法を提供するものである。
した従来技術の欠点を改良し、特に、プリチャージ期間
中のダイナミック回路の貫通電流を低減し、以て、消費
電力を低減した新規な半導体集積回路とその消費電力の
低減方法を提供するものである。
【０００９】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体集積回路の第１態様は、第１の極性のＭＯＳトラン
ジスタと、前記第１の極性のＭＯＳトランジスタのゲー
トにクロックをくわえるためのクロックラインと、前記
第１の極性のＭＯＳトランジスタのソースに接続される
第２の極性のＭＯＳトランジスタからなる論理回路と、
前記第１の極性のＭＯＳトランジスタのソースに入力が
接続される出力バッファとからなるダイナミック回路を
複数設けると共に、前段のダイナミック回路の出力が後
段のダイナミック回路を制御するようにした半導体集積
回路において、前記出力バッファを前記クロックで制御
するように構成したものであり、又、第２態様は、前記
出力バッファには、前記クロックと１８０度位相の異な
る信号がくわえられることを特徴とするものであり、
又、第３態様は、前記出力バッファには、前記クロック
と同相の信号がくわえられることを特徴とするものであ
る。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体集積回路の第１態様は、第１の極性のＭＯＳトラン
ジスタと、前記第１の極性のＭＯＳトランジスタのゲー
トにクロックをくわえるためのクロックラインと、前記
第１の極性のＭＯＳトランジスタのソースに接続される
第２の極性のＭＯＳトランジスタからなる論理回路と、
前記第１の極性のＭＯＳトランジスタのソースに入力が
接続される出力バッファとからなるダイナミック回路を
複数設けると共に、前段のダイナミック回路の出力が後
段のダイナミック回路を制御するようにした半導体集積
回路において、前記出力バッファを前記クロックで制御
するように構成したものであり、又、第２態様は、前記
出力バッファには、前記クロックと１８０度位相の異な
る信号がくわえられることを特徴とするものであり、
又、第３態様は、前記出力バッファには、前記クロック
と同相の信号がくわえられることを特徴とするものであ
る。
【００１０】又、本発明に係わる半導体集積回路の消費
電力の低減方法の態様は、ダイナミック回路を複数設
け、前段のダイナミック回路の出力が後段のダイナミッ
ク回路を制御するようにした半導体集積回路において、
前記ダイナミック回路の出力バッファをクロックで制御
することで、ダイナミック回路の電流を低減せしめるこ
とを特徴とするものである。
電力の低減方法の態様は、ダイナミック回路を複数設
け、前段のダイナミック回路の出力が後段のダイナミッ
ク回路を制御するようにした半導体集積回路において、
前記ダイナミック回路の出力バッファをクロックで制御
することで、ダイナミック回路の電流を低減せしめるこ
とを特徴とするものである。
【００１１】
【発明の実施の形態】本発明に係わる半導体集積回路
は、第１の極性のＭＯＳトランジスタと、前記第１の極
性のＭＯＳトランジスタのゲートにクロックをくわえる
ためのクロックラインと、前記第１の極性のＭＯＳトラ
ンジスタのソースに接続される第２の極性のＭＯＳトラ
ンジスタからなる論理回路と、前記第１の極性のＭＯＳ
トランジスタのソースに入力が接続される出力バッファ
とからなるダイナミック回路を複数設けると共に、前段
のダイナミック回路の出力が後段のダイナミック回路を
制御するようにした半導体集積回路において、前記出力
バッファを前記クロックで制御するように構成したもの
であるから、プリチャージが開始すると同時に、出力バ
ッファの出力がＬレベルになるので、論理回路を構成す
る第２の極性のＭＯＳトランジスタがオフになり、従っ
て、貫通電流が著しく低減する。
は、第１の極性のＭＯＳトランジスタと、前記第１の極
性のＭＯＳトランジスタのゲートにクロックをくわえる
ためのクロックラインと、前記第１の極性のＭＯＳトラ
ンジスタのソースに接続される第２の極性のＭＯＳトラ
ンジスタからなる論理回路と、前記第１の極性のＭＯＳ
トランジスタのソースに入力が接続される出力バッファ
とからなるダイナミック回路を複数設けると共に、前段
のダイナミック回路の出力が後段のダイナミック回路を
制御するようにした半導体集積回路において、前記出力
バッファを前記クロックで制御するように構成したもの
であるから、プリチャージが開始すると同時に、出力バ
ッファの出力がＬレベルになるので、論理回路を構成す
る第２の極性のＭＯＳトランジスタがオフになり、従っ
て、貫通電流が著しく低減する。
【００１２】
【実施例】以下に、本発明に係わる半導体集積回路とそ
の消費電力の低減方法の具体例を図面を参照しながら詳
細に説明する。図１は、本発明に係わる半導体集積回路
の具体例を示す回路図であって、図には、第１の極性の
ＭＯＳトランジスタＰ１と、前記第１の極性のＭＯＳト
ランジスタＰ１のゲートにクロックをくわえるためのク
ロックライン１０と、前記第１の極性のＭＯＳトランジ
スタＰ１のソースに接続される第２の極性のＭＯＳトラ
ンジスタＮ１、Ｎ２、Ｎ３からなる論理回路Ｃ１と、前
記第１の極性のＭＯＳトランジスタＰ１のソースに入力
が接続される出力バッファＢ１とからなるダイナミック
回路１１を複数設けると共に、前段のダイナミック回路
１１（１２）の出力が後段のダイナミック回路１２（１
３）を制御するようにした半導体集積回路において、前
記出力バッファＢ１を前記クロックＣＬＫで制御するよ
うに構成した半導体集積回路が示され、更に、ダイナミ
ック回路１１を複数設け、前段のダイナミック回路１１
（１２）の出力が後段のダイナミック回路１２（１３）
を制御するようにした半導体集積回路において、ダイナ
ミック回路１１の出力バッファＢ１を前記クロックＣＬ
Ｋで制御することで、後段のダイナミック回路１２（１
３）の電流を低減せしめる半導体集積回路の消費電力の
低減方法が示されている。
の消費電力の低減方法の具体例を図面を参照しながら詳
細に説明する。図１は、本発明に係わる半導体集積回路
の具体例を示す回路図であって、図には、第１の極性の
ＭＯＳトランジスタＰ１と、前記第１の極性のＭＯＳト
ランジスタＰ１のゲートにクロックをくわえるためのク
ロックライン１０と、前記第１の極性のＭＯＳトランジ
スタＰ１のソースに接続される第２の極性のＭＯＳトラ
ンジスタＮ１、Ｎ２、Ｎ３からなる論理回路Ｃ１と、前
記第１の極性のＭＯＳトランジスタＰ１のソースに入力
が接続される出力バッファＢ１とからなるダイナミック
回路１１を複数設けると共に、前段のダイナミック回路
１１（１２）の出力が後段のダイナミック回路１２（１
３）を制御するようにした半導体集積回路において、前
記出力バッファＢ１を前記クロックＣＬＫで制御するよ
うに構成した半導体集積回路が示され、更に、ダイナミ
ック回路１１を複数設け、前段のダイナミック回路１１
（１２）の出力が後段のダイナミック回路１２（１３）
を制御するようにした半導体集積回路において、ダイナ
ミック回路１１の出力バッファＢ１を前記クロックＣＬ
Ｋで制御することで、後段のダイナミック回路１２（１
３）の電流を低減せしめる半導体集積回路の消費電力の
低減方法が示されている。
【００１３】この具体例を更に詳しく説明すると、ダイ
ナミック回路１１は、ＰＭＯＳトランジスタＰ１と、Ｐ
ＭＯＳトランジスタＰ１のソースとグランド間に設けら
れたＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３を縦続接続
した３入力ＮＡＮＤ回路Ｃ１と、ＰＭＯＳトランジスタ
Ｐ１のソースに入力が接続された出力バッファＢ１とで
構成され、ダイナミック回路１１は、次段のダイナミッ
ク回路１２をコントロールするように構成している。
ナミック回路１１は、ＰＭＯＳトランジスタＰ１と、Ｐ
ＭＯＳトランジスタＰ１のソースとグランド間に設けら
れたＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３を縦続接続
した３入力ＮＡＮＤ回路Ｃ１と、ＰＭＯＳトランジスタ
Ｐ１のソースに入力が接続された出力バッファＢ１とで
構成され、ダイナミック回路１１は、次段のダイナミッ
ク回路１２をコントロールするように構成している。
【００１４】同様に、ダイナミック回路１２（１３）
は、ＰＭＯＳトランジスタＰ２（Ｐ３）と、ＰＭＯＳト
ランジスタＰ２（Ｐ３）のソースとグランド間に設けら
れたＮＭＯＳトランジスタＮ４、Ｎ５、Ｎ６（Ｎ７、Ｎ
８、Ｎ９）を縦続接続した３入力ＮＡＮＤ回路Ｃ２（Ｃ
３）と、ＰＭＯＳトランジスタＰ２（Ｐ３）のソースに
入力が接続された出力バッファＢ２（Ｂ３）とで構成さ
れ、ダイナミック回路１２（１３）は、次段のダイナミ
ック回路１３（図示せず）をコントロールするように構
成している。
は、ＰＭＯＳトランジスタＰ２（Ｐ３）と、ＰＭＯＳト
ランジスタＰ２（Ｐ３）のソースとグランド間に設けら
れたＮＭＯＳトランジスタＮ４、Ｎ５、Ｎ６（Ｎ７、Ｎ
８、Ｎ９）を縦続接続した３入力ＮＡＮＤ回路Ｃ２（Ｃ
３）と、ＰＭＯＳトランジスタＰ２（Ｐ３）のソースに
入力が接続された出力バッファＢ２（Ｂ３）とで構成さ
れ、ダイナミック回路１２（１３）は、次段のダイナミ
ック回路１３（図示せず）をコントロールするように構
成している。
【００１５】又、出力バッファＢ１、Ｂ２、Ｂ３は、本
回路の場合、ＮＯＲゲートで構成され、この回路には、
クロックＣＬＫを反転させた信号／ＣＬＫを入力してい
る。このように構成した図１のダイナミック回路におい
て、クロックＣＬＫがＨからＬに変化すると、ＰＭＯＳ
トランジスタＰ１、Ｐ２、Ｐ３がオン状態になり、ノー
ド１へのプリチャージが開始する。
回路の場合、ＮＯＲゲートで構成され、この回路には、
クロックＣＬＫを反転させた信号／ＣＬＫを入力してい
る。このように構成した図１のダイナミック回路におい
て、クロックＣＬＫがＨからＬに変化すると、ＰＭＯＳ
トランジスタＰ１、Ｐ２、Ｐ３がオン状態になり、ノー
ド１へのプリチャージが開始する。
【００１６】この場合、ノード１への電荷のチャージ
は、ノード１に形成された容量へ電荷が蓄積される。こ
の時、クロックＣＬＫを反転させた信号／ＣＬＫは、Ｌ
からＨに変化し、この信号が出力バッファＢ１、Ｂ２、
Ｂ３にくわえられているから、出力バッファであるＮＯ
Ｒゲートの出力は、全てＬになる。
は、ノード１に形成された容量へ電荷が蓄積される。こ
の時、クロックＣＬＫを反転させた信号／ＣＬＫは、Ｌ
からＨに変化し、この信号が出力バッファＢ１、Ｂ２、
Ｂ３にくわえられているから、出力バッファであるＮＯ
Ｒゲートの出力は、全てＬになる。
【００１７】これにより、出力バッファＢ１、Ｂ２、Ｂ
３の出力信号を受ける次段のダイナミック回路のＮＭＯ
ＳトランジスタＮ６、Ｎ９がオフになるため、ノード
１、３、５からＮＭＯＳトランジスタＮ１〜Ｎ３、Ｎ４
〜Ｎ６、Ｎ７〜Ｎ９を流れる貫通電流ｉ０、ｉ１、ｉ２
は停止する。従って、図３に示した回路では、後段のダ
イナミック回路ほど貫通電流の流れる時間が長かった
が、この発明によれば、ダイナミック回路の貫通電流は
短時間のみ流れるから、電流も小さくなり、消費電力を
低減する。
３の出力信号を受ける次段のダイナミック回路のＮＭＯ
ＳトランジスタＮ６、Ｎ９がオフになるため、ノード
１、３、５からＮＭＯＳトランジスタＮ１〜Ｎ３、Ｎ４
〜Ｎ６、Ｎ７〜Ｎ９を流れる貫通電流ｉ０、ｉ１、ｉ２
は停止する。従って、図３に示した回路では、後段のダ
イナミック回路ほど貫通電流の流れる時間が長かった
が、この発明によれば、ダイナミック回路の貫通電流は
短時間のみ流れるから、電流も小さくなり、消費電力を
低減する。
【００１８】なお、出力バッファは、ダイナミック回路
のノード１、３、５を確実に制御できれば、どのような
ゲートで構成しても良い。又、上記説明では、第１の極
性をＰ型とし、第２の極性をＮ型として説明したが、反
対の極性で構成してもよいことは勿論である。
のノード１、３、５を確実に制御できれば、どのような
ゲートで構成しても良い。又、上記説明では、第１の極
性をＰ型とし、第２の極性をＮ型として説明したが、反
対の極性で構成してもよいことは勿論である。
【００１９】
【発明の効果】本発明によれば、ダイナミック回路の出
力バッファをクロック信号でコントロールしているた
め、前段のダイナミック回路がプリチャージを開始する
ためのクロック信号を受けてダイナミック回路のプリチ
ャージが開始してから、次段以降のダイナミック回路の
ＮＭＯＳトランジスタがオフ状態になるまでの時間が短
縮される。
力バッファをクロック信号でコントロールしているた
め、前段のダイナミック回路がプリチャージを開始する
ためのクロック信号を受けてダイナミック回路のプリチ
ャージが開始してから、次段以降のダイナミック回路の
ＮＭＯＳトランジスタがオフ状態になるまでの時間が短
縮される。
【００２０】このため、プリチャージ期間中にダイナミ
ック回路を流れる貫通電流を著しく低減させる効果があ
る。
ック回路を流れる貫通電流を著しく低減させる効果があ
る。
【図１】本発明の半導体集積回路の一例を示す回路図で
ある。
ある。
【図２】（ａ）は、図１のクロックと各ノードの電位の
変化を示す図、（ｂ）は、貫通電流を示す図である。
変化を示す図、（ｂ）は、貫通電流を示す図である。
【図３】従来技術の一例を示す回路図である。
【図４】（ａ）は、図３のクロックと各ノードの電位の
変化を示す図、（ｂ）は、貫通電流を示す図である。
変化を示す図、（ｂ）は、貫通電流を示す図である。
Ｐ１ 第１の極性のＭＯＳトランジスタ Ｎ１〜Ｎ９ 第２の極性のＭＯＳトランジスタ Ｂ１〜Ｂ３ 出力バッファ Ｃ１〜Ｃ３ 論理回路 ＣＬＫ クロック信号 １〜５ ダイナミックノード（ノード） １０ クロックライン １１、１２、１３ ダイナミック回路
Claims (6)
- 【請求項１】 第１の極性のＭＯＳトランジスタと、前
記第１の極性のＭＯＳトランジスタのゲートにクロック
をくわえるためのクロックラインと、前記第１の極性の
ＭＯＳトランジスタのソースに接続される第２の極性の
ＭＯＳトランジスタからなる論理回路と、前記第１の極
性のＭＯＳトランジスタのソースに入力が接続される出
力バッファとからなるダイナミック回路を複数設けると
共に、前段のダイナミック回路の出力が後段のダイナミ
ック回路を制御するようにした半導体集積回路におい
て、 前記出力バッファを前記クロックで制御するように構成
したことを特徴とする半導体集積回路。 - 【請求項２】 前記出力バッファには、前記クロックと
１８０度位相の異なる信号がくわえられることを特徴と
する請求項１記載の半導体集積回路。 - 【請求項３】 前記出力バッファには、前記クロックと
同相の信号がくわえられることを特徴とする請求項１記
載の半導体集積回路。 - 【請求項４】 ダイナミック回路を複数設け、前段のダ
イナミック回路の出力が後段のダイナミック回路を制御
するようにした半導体集積回路において、 前記ダイナミック回路の出力バッファをクロックで制御
することで、ダイナミック回路の電流を低減せしめるこ
とを特徴とする半導体集積回路の消費電力の低減方法。 - 【請求項５】 前記出力バッファには、前記クロックと
１８０度位相の異なる信号がくわえられることを特徴と
する請求項４記載の半導体集積回路の消費電力の低減方
法。 - 【請求項６】 前記出力バッファには、前記クロックと
同相の信号がくわえられることを特徴とする請求項４記
載の半導体集積回路の消費電力の低減方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9342376A JPH11177411A (ja) | 1997-12-12 | 1997-12-12 | 半導体集積回路とその消費電力の低減方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9342376A JPH11177411A (ja) | 1997-12-12 | 1997-12-12 | 半導体集積回路とその消費電力の低減方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11177411A true JPH11177411A (ja) | 1999-07-02 |
Family
ID=18353257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9342376A Pending JPH11177411A (ja) | 1997-12-12 | 1997-12-12 | 半導体集積回路とその消費電力の低減方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11177411A (ja) |
-
1997
- 1997-12-12 JP JP9342376A patent/JPH11177411A/ja active Pending
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