JPH11177157A - 超電導集積回路構造及びその製造方法 - Google Patents

超電導集積回路構造及びその製造方法

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JPH11177157A
JPH11177157A JP9337211A JP33721197A JPH11177157A JP H11177157 A JPH11177157 A JP H11177157A JP 9337211 A JP9337211 A JP 9337211A JP 33721197 A JP33721197 A JP 33721197A JP H11177157 A JPH11177157 A JP H11177157A
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superconducting integrated
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Masahiro Aoyanagi
昌宏 青柳
Hiroshi Nakagawa
博 仲川
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Abstract

(57)【要約】 【目的】 フリップチップボンディング法を用いずにチ
ップキャリアに一体化された超電導集積回路を有し、要
すれば三次元集積化も可能な超電導集積回路構造を得
る。 【構成】 予め配線パタン15-1〜15-5の形成された複数
枚の絶縁基板11-1〜11-6を積層する。異なる絶縁基板上
の配線パタンは縦方向接続線路13により電気的に接続し
ておく。このような立体配線積層基板構造10の上に、配
線パタンと電気的に接続するように超電導集積回路20を
構築する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は超電導集積回路とそ
れを支持する基板とから成る超電導集積回路構造とその
製造方法に関する。
【0002】
【従来の技術】超電導集積回路は、昨今では3インチ径
ないし4インチ径等、比較的大きな絶縁基板上に複数個
が作製された後、一つずつのチップに切り出されて個々
に“ダイ”と呼ばれ、さらに、それらそれぞれのダイが
“チップキャリア”と呼ばれる支持基板に搭載される。
電子機器には、このチップキャリアをプリント配線基板
等に実装することで組付けられる。超電導集積回路が作
製される絶縁基板はシリコン、石英、サファイアなどが
多く、対してチップキャリアの材質はセラミックスであ
ることが多い。
【0003】各ダイには、絶縁基板とは反対側の面にな
る最表面に、絶縁基板上に形成された超電導集積回路を
外部回路に接続するための電極が必要個数、所定の配置
で露出しており、対して、既に配線済のチップキャリア
の方にも、対応する個数、配置の電極群が設けられてい
て、それぞれにメッキ法や蒸着法等で半田バンプが設け
られている。そこで、ダイをひっくり返してチップキャ
リアの上に載せ、ダイとチップキャリアの電極相互が互
いに接触するようにしながら、それら半田バンプを溶解
させた後、固化させることで、チップキャリア上にダイ
を搭載し、電気的、物理的に接続することができる。一
般にこうした手法がフリップチップボンディング法と呼
ばれている。
【0004】
【発明が解決しようとする課題】しかし、こうしたフリ
ップチップボンディング法では、ダイとチップキャリア
の電極相互を正確に一致させるために特殊で高価な位置
制御アライメント装置を必須とし、生産性を高めたりコ
ストを低減する上での障害になる。
【0005】また、ダイをひっくり返してチップキャリ
アに搭載するため、ダイの絶縁基板の裏面が回路構造全
体としての表面となり、そこにはもちろん電極等は存在
しないから、電気的接触を保ちながらダイの上にまた別
なダイを搭載して超電導回路を三次元集積化する等は不
可能である。高周波集積回路用等、配線幅等の設計寸法
が比較的大きく、かつ小規模なものなら、ダイの裏面か
ら絶縁基板を貫通する孔を開け、超電導集積回路に導通
を取る電極材料を埋め込む技術もないではないが、逆に
言えばそうした技術は、大規模集積回路を製造するには
余りに生産性が悪く、適用することができない。
【0006】そうかと言って、何等かの工夫を新たに施
すにしても、チップキャリアとなるセラミックス基板等
の支持基板上に超電導集積回路をただ単に直接に構築し
て行くという手法では、チップキャリア上の配線が錯綜
し、高密度化に対応するに必要な配線本数が取れないと
いう問題が生ずる。
【0007】
【課題を解決するための手段】本発明はこのような問題
を解決するため、フリップチップボンディングを必要と
せず、かつ高集積密度化に対処し得るように、互いに重
なり関係にある複数枚の絶縁基板を含み、各絶縁基板に
は予め配線パタンが形成されていると共に、異なる絶縁
基板上の配線パタンが絶縁基板を貫通する縦方向接続線
路により電気的に接続されている立体配線積層基板構造
と,この立体配線積層基板構造の上に構築され、上記の
配線パタンと電気的に接続した超電導集積回路と,から
成る超電導集積回路構造を提案する。
【0008】本発明の回路構造中に構築される超電導集
積回路は、基本的には一つでも良いが、立体配線を有す
る積層基板構造に用いる各基板が大きなものであれば、
超電導集積回路はそれぞれ互いに独立で、要すれば構築
された後にダイシングソーを用いた機械的な、ないしレ
ーザを用いた光学的な切断手法等により、その下の積層
基板共々、一つずつに分割可能な複数個から成っていて
良い。
【0009】本発明は方法のカテゴリから捉えることも
できる。すなわち、本発明では基本的にまず、互いに重
なり関係にある複数枚の絶縁基板のそれぞれに配線パタ
ンと絶縁基板を貫通する縦方向接続線路とを予め形成し
た後に重ね合わせ、異なる絶縁基板上の配線パタン相互
が縦方向接続線路により電気的に接続された構造の立体
配線積層基板構造を予め作製し,この立体配線積層基板
構造の上に、上記の配線パタンに電気的に接続する超電
導集積回路を構築すること,を特徴とする超電導集積回
路構造の製造方法も提案する。
【0010】さらに、より実践的な下位態様の発明とし
ては、上記の立体配線積層基板構造を予め作製した後、
当該立体配線積層基板構造の上に、それぞれ上記の配線
パタンに電気的に接続し、互いに独立した複数個の超電
導集積回路を構築し,これら複数個の超電導集積回路を
その下の立体配線積層基板構造共々、一つずつに分割す
ること,を特徴とする超電導集積回路構造の製造方法も
提案する。
【0011】なお、絶縁基板の材質は本来的には任意で
あるが、セラミックス材料であることが望ましく、特に
アルミナないし窒化アルミナであることが好ましい。配
線パタン材料や縦方向接続線路の材質も導電性材料であ
れば良いが、タングステンとかモリブデンは望ましく、
さらにニオブやニオブ化合物(NbN,Nb3Al,Nb3Sn等)を用
いれば超電導線路を実現できる。
【0012】
【発明の実施の形態】図1は、本発明で用いる立体配線
積層基板構造の作製工程例と、最終的に製造された本発
明超電導集積回路構造の一構造例が示されている。まず
前者につき、順を追って説明するに、適当なセラミック
ス材料、好ましくは窒化アルミナないしアルミナの微粉
末を用意し、粉砕機により長時間粉砕して粒度が均一に
なるようにする。得られた粉末を有機溶媒で溶かし、糊
状にする。それを例えばローラ式のプレス機によりシー
ト状に加工した後、方形に打ち抜いて扱い易いサイズに
する。方形の包絡円の径に換算して3インチないし4イ
ンチ程度が良い。
【0013】図1(A) にはこのようにシート状に加工さ
れたセラミックス基板11(ただし、まだ焼成は受けてい
ない)が示されているが、このセラミックス基板11の所
定の個所にヴィアホール12を穿ち、その中に、将来、複
数の基板を積層した場合に異なる基板の配線パタン相互
の接続や外部回路への接続のための端子、あるいはまた
最上層の基板であるならばその上に構築する超電導集積
回路との電気的接続のための端子を構成する縦向接続線
路となる導電ペースト13を充填する。導電ペースト13の
材料としては、先に述べたように、タングステン(W) や
モリブデン(Mo)等の高融点金属、同様に高融点であるが
さらにニオブないしその化合物のような超電導材料が望
ましい。ここでは高融点金属を用いるものとして説明す
る。
【0014】次に、図1(B) に示すように、所定の配線
パタンを得るためのメタルマスク14を介し、上記と同
様、望ましくは高融点金属の導電ペースト15を塗布した
後、マスク14を外して所定の配線パタンを得る。このと
き、図1(C) に示すように、縦方向接続線路13の周りに
できる横方向の隙間部分(隣接する配線パタン15との間
の部分)は、そのまま空間に留めておいても良いが、望
ましくは図1(D) に示すように、基板11と同じ材料の絶
縁ペースト16で充填しておくのが良い。
【0015】このようにして、配線済セラミックス基板
11の原形が一枚完成するので、この工程を必要枚数の基
板に亙り繰返し、それぞれの基板ごとに所定形状の配線
パタン15と所定位置に設けられた縦方向接続線路13がで
きるようにする。
【0016】その上で、予め必要枚数用意された複数の
セラミックス基板11を、縦方向接続線路13の位置の整合
性に注意しながら所定の順番で重ね合わせ、仮固定した
後、要すれば必要形状に裁断し、これも要すれば角を面
取りしてから熱処理を施し、各ペーストに含まれている
溶媒を飛ばす。
【0017】その後、高温炉に入れて焼成し、要すれば
表面の鏡面研磨、平坦化工程を経ると、図1(E) に示さ
れているように、複数枚のセラミックス基板11が積層さ
れ、かつ、それぞれに設けられている配線パタン15が所
定の位置にて縦方向接続線路13により電気的に接続され
た立体配線積層基板構造10が完成する。
【0018】なお、便宜的に図示の場合はセラミックス
基板11の積層枚数が六枚の場合が示されており、下から
順に各セラミックス基板11にはサフィックス“-1”〜
“-6”が示され、それらの中、セラミックス基板11-1〜
11-5の配線パタンにもそれぞれ同じサフィックスが付さ
れている(図示の場合、最上層の基板11-6には配線パタ
ンがない)。ただし、以下において、これらサフィックス
を特に付さないで説明した場合には、どの基板ないしど
の配線パタンにも適用できる説明である。
【0019】図1(E) の場合、一番下に示されているセ
ラミックス基板11-1が、図1(A) 〜(D) にその断面が一
例として示されているパタンに即するもので、その配線
パタン15-1は、実はこの種の超電導集積回路で信号伝送
のために用いられるマイクロストリップ線路構造の接地
導体(対向導体)を構成し、縦方向接続線路13のある部
分の周辺を除いて概ね基板のほぼ全面に設けられる。そ
して、この接地導体を構成する配線パタン15は、一枚置
きの基板11-3,11-5にも設けられており、対してこれら
に挟まれる基板11-2,11-4に設けられている配線パタン
15-2,15-4が、対向導体に対向する信号線路パタンを構
成する。一番上の基板11-6の表面は、その上に直接に以
降で説明する超電導集積回路を構築するための下地面と
なり、図示の場合、既述の通り、これには配線パタンは
設けられておらず、縦方向接続線路13の端面が端子とし
て露出している。一方、一番下の基板11-1の下面にも、
縦方向接続線路13の軸方向端面が露出しているが、これ
は図示しない電子機器のプリント配線基板等に接続する
ための端子として利用できる。これに関しては一般にボ
ールグリッドアレイ法と呼ぶ技術があり、周期的に点々
と設けた導電パッド13P の上に予め半田ボールSBを設け
ておく手法が既に提供されているので、本発明の超電導
集積回路構造でもこの手法を利用し、一番下のセラミッ
クス基板11-1の下面にはそうしたボールグリッドアレイ
を設けると良い。縦方向接続線路13の露出端面は、複数
個の導線パッド13P のどれかを介し、対応する半田ボー
ルに導通するようになる。
【0020】一方で、マイクロストリップ線路構造を構
成するためには、この種の超電導回路にて要求される余
り高くはない線路インピーダンスに鑑みると、各セラミ
ックス基板11の厚味はそれ程には厚くできない。線路イ
ンピーダンスは信号線路と対向導体の離間距離、すなわ
ちセラミックス基板11の厚味に比例して増加し、線路幅
に反比例の関係にあるが、しかし、現状の技術でも、上
述したセラミックス基板11として20μm 程度に薄いもの
を作製することができ、信号線路幅などを調整すれば十
分満足なマイクロストリップ線路構造を得ることができ
る。将来的には10μm 程度にすることも十分可能な段階
に来ているので、そうなれば線路幅も相当に狭くするこ
とができ、一枚の基板当たりにパターニングする線路の
配線密度も十分に高めることができる。
【0021】しかも、この点は本発明の特徴の一つでも
あるが、必要な全配線パタンは積層関係にある複数の配
線パタン15-2,15-4にて分担することができ、必要部分
をその間の基板を貫通する縦方向接続線路13により相互
に接続できるので、複雑かつ精緻な配線パタンも、一枚
当たりの基板ごとには比較的大きなスケールで形成する
ことができ、全体として平面展開して見た時、十分高密
度な配線パタンを高い生産性、歩留まりを保って得るこ
とができる。
【0022】本発明では、このような立体配線積層基板
構造上に直接に、必要な電子回路機能を満たすための超
電導集積回路20を構築する。図1(E) の場合、その一断
面において一つのジョセフソン接合JJと抵抗器Rxを有す
る例が示されているが、以下ではそのような超電導集積
回路を構築して行く過程例につき説明する。
【0023】図2(A) 以降では、図1(E) に示した立体
配線積層基板構造10の最上層部分のみを示しているが、
最も上に位置するセラミックス基板11-6の表面に、望ま
しくはアルゴンガスプラズマにより当該表面のクリーニ
ングを行った後、将来的には図1に示した超電導集積回
路20のグラウンドプレーン21a と縦方向接続線路21bと
なる超電導膜21を例えばスパッタ法により堆積する。限
定的ではないが、ここでは便宜上、用いた超電導膜21は
ニオブ(Nb)であるとし、以降の工程で用いられる超電導
膜もすべてそうであるとする。
【0024】この上に適当なるエッチングレジスト膜22
を付し、公知既存のリソグラフィ技術により、図1(B)
に示すように、将来的にグラウンドプレーン21a と縦方
向接続線路21b となるべき部分を残すように当該レジス
ト膜22をパターニングしてからエッチングする。このと
き、CF4,SF4等のエッチングガスを用いてドライエッチン
グすれば、セラミックス基板11として既述のように窒化
アルミナないしアルミナが用いられている場合には、当
該セラミックス基板材料がエッチングストッパととして
働き、厳密な時間管理をしなくても、セラミックス基板
11-6は殆どエッチングされずに残る。
【0025】次に、図2(C) に示すように、レジスト膜
22を残したまま基板全面に絶縁膜、例えばSiO2膜23を堆
積させ、その後、有機溶媒に浸し、いわゆるリフトオフ
法により、レジスト膜22とその上の絶縁膜23を除去す
る。
【0026】これにより、図2(D) に示されるように、
立体配線積層基板構造10の最上層の上に、まずは超電導
集積回路のグラウンドプレーン21a と縦方向接続線路
(正確にはその一部)21b が形成され、それらの間の横
方向の隙間が絶縁膜23により埋められ、絶縁分離された
格好になる。なお、以降の工程でも、選択的に用いられ
る絶縁膜はSiO2膜で代表する。
【0027】このような構造の上には、図2(E) に示す
ように、望ましくはアルゴンガスプラズマの表面クリー
ニング処理の後、再度、スパッタ法により超電導膜24を
堆積する。
【0028】そして、図3(A) に示すように、その上に
再びレジスト膜25を付して公知既存のリソグラフィ技術
により当該レジスト膜25を所定のパタンに整形し、望ま
しくはドライエッチングを施してその下の超電導膜24を
所定のパタンにエッチングする。これにより残った超電
導膜部分24a,b は、それぞれ縦方向接続線路の一部とな
る。
【0029】レジストパタン25を残したまま、全表面領
域上に絶縁膜26と、後工程でのエッチング時に有効なエ
ッチング停止層27とを順次堆積して図3(B) に示すよう
にした後、有機溶媒を用いたリフトオフ法により、レジ
ストパタン25とその上に堆積している絶縁膜26及びエッ
チング停止層27を除去する。エッチング停止層27は、望
ましくは酸化マグネシウム(MgO) とすることができる。
【0030】リフトオフ工程後、要すればアルゴンガス
プラズマによる表面清浄化処理を施してから、図3(C)
に示すように、ニオブにより構成できる下部超電導体層
31、酸化アルミニウム(AlOx)により構成できるトンネル
障壁層32、ニオブにより構成できる上部超電導体層33を
順次スパッタ法により積層する。ただし、トンネル障壁
層32として上述のAlOxを用いる時には、実際に堆積させ
るのはアルミニウム層であって、堆積後、これを酸素雰
囲気中で酸化する。このようにして形成された三層積層
構造(31+32+33)からは、将来、微小なジョセフソン接合
JJが切り出される。
【0031】三層積層構造(31+32+33)の上に、図3(D)
に示すようにレジスト膜34を形成してリソグラフィによ
り所定のパタンに加工した後、エッチングし、縦方向接
続線路24a,b に連続する部分と、それらの間の少し大き
な面積部分とに三層構造を分断する。この時のエッチン
グに、先と同様、CF4,SF4等のエッチングガスを用いての
ドライエッチング技術を応用すれば、エッチング時間を
厳密に管理しなくてもエッチング停止層27のある所で自
動的に止めることができる。
【0032】パタン化レジスト膜34を残したまま、全面
に絶縁膜35を堆積すると図4(A) に示すようになるの
で、その後、有機溶媒を用いてリフトオフを行うと、図
4(B)に示すように、横方向に三分断された三層構造(31
+32+33)の間及び周囲の部分が絶縁膜35により絶縁され
た構造になる。
【0033】この後、図4(C) に示すように、全面に付
したレジスト膜36を適当なるリソグラフィによりジョセ
フソン接合の平面的面積領域を規定する所定パタンに加
工してから望ましくはドライエッチングし、上部超電導
体層33をのみ、微小な平面積寸法に切り出す。このと
き、CF4,SF4等のエッチングガスを用いてのドライエッチ
ングとすれば、トンネル障壁層32がAlOX膜であるなら
ば、それはエッチング停止層としても働き、厳密な時間
管理は不要になる。
【0034】このようにして切り出された微小な上部超
電導体層33の平面積領域にて規定される三層構造部分(3
1+32+33)が、いわゆるジョセフソン接合JJとなる。この
部分は仮想線で囲って示した。
【0035】図4(D) に示すように、レジスト膜36を残
したまま全面にSiO2等の絶縁膜37を堆積させ、有機溶媒
に浸してリフトオフすると、図5(A) に示すようにジョ
セフソン接合JJの上部超電導体層33の表面のみが露出
し、他は絶縁膜37により覆われた状態になる。そして、
ジョセフソン接合JJの形成されている三層構造部分の両
側にあって離れてはいるが元々は下部超電導体層31の一
部に相当する部分31a,bは、それぞれ、既に形成さ
れている縦方向接続線路24a,b に位置的に整合し
て連続する縦方向接続線路の一部を構成する。
【0036】この上に再度、図5(B) に示すように全面
に亙って付したレジスト膜38を所定のパタンに加工して
から望ましくはドライエッチングを行い、ジョセフソン
接合JJの形成されている三層構造部分に連続する下部超
電導体層31の一部と、同じく下部超電導体層31の一部で
あってジョセフソン接合JJと離れている縦方向接続線路
31a,b の部分の表面とを露出させるヴィアホールを穿
つ。このときのエッチングで、当該ジョセフソン接合JJ
に連続する下部超電導体層31の一部と、その両側に離れ
ている縦方向接続線路31a,b の上のトンネル障壁層32も
除去される。
【0037】次いで、図5(C) に示すように、全面に超
電導膜39をスパッタ法等により堆積する。その後、有機
溶媒に浸してのリフトオフ法により、残っていたレジス
ト膜38共々、その上の超電導膜39を除去すると図5(D)
に示すようになり、ジョセフソン接合JJの上部電極とな
る部分33と、下部電極に導通の取られた縦方向接続線路
39c と、両側の縦方向接続線路のさらに上方への延長部
分39a,b の各表面が露呈する。
【0038】その後、図6(A) に示すように、全面に付
したレジスト膜40を適当なるリソグラフィ技術により所
定パタンに加工した後、最終的に図1(E) に示した抵抗
器Rxを得るために、適当なる抵抗材料(例えばここでは
Pdとする)を例えば電子ビーム蒸着法により堆積する。
【0039】これを有機溶媒に浸し、リフトオフ法によ
りレジスト膜40共々、その上の不要な抵抗層41を除去す
れば、図6(B) に示すように、所定の位置に抵抗器Rxを
作ることができる。
【0040】必要に応じ、表面清浄化のため、適当な深
さ分に亙りエッチングを施してから図6(C) に示すよう
に全面に超電導膜42を堆積させる。
【0041】図6(D) に示すように、その上にレジスト
膜43を付して所定パタンに加工し、抵抗器Rx上の表面を
除去してその両側にてのみ超電導膜42が接触するよう
に、また、抵抗器Rxの右側に伸びる超電導膜42はジョセ
フソン接合JJの上部電極33に、下部電極31に縦方向接続
線路39c を介して接続する部分は縦方向接続線路39b の
表面に接するように、当該超電導膜42を望ましくはドラ
イエッチングする。
【0042】その後、残存レジスト膜43を有機溶媒によ
り除去すれば、図1(E) に示したように、立体配線積層
基板構造10の上に直接かつ一体に構築された超電導集積
回路20を得ることができる。
【0043】なお、図1(E) に示されている縦方向接続
線路13は、既述の所から理解されるように、各工程でそ
れぞれ一部が形成されながら上に伸ばされてきた縦方向
導電線路の集合体である。また、最下層のセラミックス
基板11-6の下面に露出している縦方向接続線路13の端面
は、例えば先に述べたように望ましくはボールグリッド
アレイ構造を介し、図示しないプリント基板に実装する
時の信号端子となり得る。一方、グラウンドプレーン21
a に接続する接地端子は、例えば図示の場合は第一、
三、五層11-1,11-3,11-5の配線パタン15-1,15-3,15
-5の側面に露出している部分から取り出すこともできる
し、インピーダンス条件が許せば、図示していないがや
はりこれら接地導体を構成する配線パタン相互の間に縦
方向接続線路を設けて、最終的には最下層基板11-6の裏
面から取り出すようにすることができ、これに際しても
ボールグリッドアレイは有効に使うことができる。
【0044】もちろん、構築する超電導集積回路20は任
意の回路、任意の配線パタンであって良く、また、単一
のものであることに限らない。むしろ、一般には同種
の、特殊な場合には異種のものを一つの大きな立体配線
積層基板構造10上に並設的に複数個形成し、図1(E) に
示すように完成した後、その下の積層基板構造共々、こ
れを個々に切り分けるようにすることの方が多いと思わ
れる。その場合にも分割手法は任意であって、ダイシン
グソーを用いた機械的な手法であっても良いし、パワー
レーザビームを用いた光学的手法等であって良い。
【0045】さらに、本発明により作製された超電導集
積回路構造では、超電導集積回路20の表面に電極を露出
した状態にできるので、要すれば別途に作製した超電導
集積回路構造をひっくり返して搭載するか、あるいは露
出している電極構造の上にさらに二層目以降の超電導集
積回路を順次構築する等、三次元集積回路構造に発展さ
せることが容易である。
【0046】配線密度に関しても、既に述べたように、
必要な配線本数及び配置を、縦方向接続線路13を有効に
用いることにより、複数の基板上に形成したもので分担
できるので、個々の基板ごとにはそれほど隣接配線間を
近接させずとも、全体として見ると極めて高い配線密度
を良好な歩留まりをもって得ることができる。
【0047】
【発明の効果】本発明によると、高価なアライメント装
置を用いてのフリップチップボンディング法によるダイ
とチップキャリアの結合作業が必要がなく、言わばチッ
プキャリア上にダイが一体化された状態となるので、生
産性を高め、コストを低減することができる。また、超
電導集積回路の表面に電極が存在するので、三次元集積
回路化することが容易である。さらに、チップキャリア
側に要求される必要な配線数を積層されている複数の基
板で分担できるので、個々の基板ごとにはそれ程に配線
密度を上げなくても、全体として見ると極めて高い配線
密度を得ることができ、良好な歩留まりを得る上で好都
合である。
【図面の簡単な説明】
【図1】本発明で用いる立体配線積層基板構造部分の作
製工程と、当該積層基板構造の上に構築された超電導集
積回路を含む本発明超電導集積回路構造の一例の概略構
成図である。
【図2】本発明で用いる立体配線積層基板構造の上に超
電導集積回路を構築して行く工程群例の初期過程におけ
る説明図である。
【図3】図2に続く工程群の説明図である。
【図4】図3に続く工程群の説明図である。
【図5】図4に続く工程群の説明図である。
【図6】図5に続き最終工程直前に至る工程群の説明図
である。
【符号の説明】
10 立体配線積層基板構造, 11 セラミックス基板, 13 縦方向接続線路, 15 配線パタン, 20 超電導集積回路, 21a 超電導集積回路のグラウンドプレーン, 21b 立体配線積層基板構造の縦方向接続線路に接続する
縦方向接続線路, 31 ジョセフソン接合の下部電極, 32 ジョセフソン接合のトンネル障壁層, 33 ジョセフソン接合の上部電極, JJ ジョセフソン接合, Rx 抵抗器.
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成9年12月18日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】請求項1
【補正方法】変更
【補正内容】

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 互いに重なり関係にある複数枚の絶縁基
    板を含み、各絶縁基板には予め配線パタンが形成されて
    いると共に、異なる絶縁基板上の配線パタンが該絶縁基
    板を貫通する縦方向接続線路により電気的に接続されて
    いる立体配線積層基板構造と,該立体配線積層基板構造
    の上に構築され、上記配線パタンと電気的に接続した超
    電導集積回路と,から成る超電導集積回路構造。を特徴
    とする超電導集積回路構造。
  2. 【請求項2】 請求項1記載の超電導集積回路構造であ
    って;上記超電導集積回路は、互いに独立な複数個から
    成っていること,を特徴とする超電導集積回路構造。
  3. 【請求項3】 請求項2記載の超電導集積回路構造であ
    って;上記複数個の超電導集積回路は、それぞれその下
    の上記立体配線積層基板構造共々、一つずつに分割され
    ること,を特徴とする超電導集積回路構造。
  4. 【請求項4】 互いに重なり関係にある複数枚の絶縁基
    板のそれぞれに配線パタンと該絶縁基板を貫通する縦方
    向接続線路とを予め形成した後に重ね合わせ、異なる絶
    縁基板上の配線パタン相互が縦方向接続線路により電気
    的に接続された構造の立体配線積層基板構造を予め作製
    し,該立体配線積層基板構造の上に、上記配線パタンに
    電気的に接続する超電導集積回路を構築すること,を特
    徴とする超電導集積回路構造の製造方法。
  5. 【請求項5】 互いに重なり関係にある複数枚の絶縁基
    板のそれぞれに配線パタンと該絶縁基板を貫通する縦方
    向接続線路とを予め形成した後に重ね合わせ、異なる絶
    縁基板上の配線パタン相互が縦方向接続線路により電気
    的に接続された構造の立体配線積層基板構造を予め作製
    し,該立体配線積層基板構造の上に、それぞれ上記配線
    パタンに電気的に接続し、互いに独立した複数個の超電
    導集積回路を構築した後,これら複数個の超電導集積回
    路をその下の上記立体配線積層基板構造共々、一つずつ
    に分割すること,を特徴とする超電導集積回路構造の製
    造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006278384A (ja) * 2005-03-28 2006-10-12 Nec Corp 超伝導ランダムアクセスメモリおよびその製造方法
JP2009111306A (ja) * 2007-11-01 2009-05-21 Hitachi Ltd ジョセフソン接合を備えた電子デバイスとその製造方法
WO2022201253A1 (ja) * 2021-03-22 2022-09-29 富士通株式会社 超電導デバイス、超電導デバイスの製造方法及び積層体
WO2023132063A1 (ja) * 2022-01-07 2023-07-13 富士通株式会社 量子演算装置及び量子演算装置の製造方法
WO2023132064A1 (ja) * 2022-01-07 2023-07-13 富士通株式会社 量子演算装置及び量子演算装置の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006278384A (ja) * 2005-03-28 2006-10-12 Nec Corp 超伝導ランダムアクセスメモリおよびその製造方法
JP2009111306A (ja) * 2007-11-01 2009-05-21 Hitachi Ltd ジョセフソン接合を備えた電子デバイスとその製造方法
WO2022201253A1 (ja) * 2021-03-22 2022-09-29 富士通株式会社 超電導デバイス、超電導デバイスの製造方法及び積層体
WO2023132063A1 (ja) * 2022-01-07 2023-07-13 富士通株式会社 量子演算装置及び量子演算装置の製造方法
WO2023132064A1 (ja) * 2022-01-07 2023-07-13 富士通株式会社 量子演算装置及び量子演算装置の製造方法

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