JPH11176985A - パッケージ基板 - Google Patents
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- JPH11176985A JPH11176985A JP9361947A JP36194797A JPH11176985A JP H11176985 A JPH11176985 A JP H11176985A JP 9361947 A JP9361947 A JP 9361947A JP 36194797 A JP36194797 A JP 36194797A JP H11176985 A JPH11176985 A JP H11176985A
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【課題】 上層の導体配線と下層の導体配線との間の伝
送路を短縮できるパッケージ基板を提供する。 【解決手段】 ランド４１ａとパッド４１ｂとを一体化
し、該ランド４１ａとパッド４１ｂとを配線を介さずに
接続してあるため、下層（コア基板３０の下層側の導体
回路５８Ｄ）と上層（層間樹脂絶縁層５０）の上側の導
体配線５８Ｕとの間での伝送路を短縮し、信号の伝送速
度を高めると共に、抵抗値を低減することができる。ま
た、該ランド４１ａとパッド４１ｂとを配線を介さずに
接続してあるので、従来技術のパッケージ基板のように
配線とランドとの間及び配線とパッドとの間の接続部で
応力が集中せず、応力集中によるクラックで断線をパッ
ケージ基板内に生じさせない。
送路を短縮できるパッケージ基板を提供する。 【解決手段】 ランド４１ａとパッド４１ｂとを一体化
し、該ランド４１ａとパッド４１ｂとを配線を介さずに
接続してあるため、下層（コア基板３０の下層側の導体
回路５８Ｄ）と上層（層間樹脂絶縁層５０）の上側の導
体配線５８Ｕとの間での伝送路を短縮し、信号の伝送速
度を高めると共に、抵抗値を低減することができる。ま
た、該ランド４１ａとパッド４１ｂとを配線を介さずに
接続してあるので、従来技術のパッケージ基板のように
配線とランドとの間及び配線とパッドとの間の接続部で
応力が集中せず、応力集中によるクラックで断線をパッ
ケージ基板内に生じさせない。
Description
【０００１】
【発明の属する技術分野】この発明は、ＩＣチップを載
置させるためのパッケージ基板に関し、更に詳細には、
グランド層及び／又は電源層が配設されるパッケージ基
板に関するものである。
置させるためのパッケージ基板に関し、更に詳細には、
グランド層及び／又は電源層が配設されるパッケージ基
板に関するものである。
【０００２】
【従来の技術】高集積ＩＣチップは、パッケージ基板に
載置され、マザーボード、サブボード等の基板へ接続さ
れている。このパッケージ基板の構成について、図２６
を参照して説明する。図２６（Ａ）は、パッケージ基板
３００にＩＣチップ８０を載置して、マザーボード９０
へ取り付けた状態を示す断面図である。該パッケージ基
板３００は、コア基板３３０の両面に内層導体回路３３
８が形成され、該内層導体回路３３８の上層には、層間
樹脂絶縁層３５０を介在させて複数層の導体回路３５８
が形成されている。該パッケージ基板３００のＩＣチッ
プ８０側の表面（上面）には、ＩＣチップ側のパッド８
２と接続するための半田バンプ３７６Ｕが形成され、サ
ブボード９０側の表面（下面）には、マザーボード側の
パッド９２と接続するための半田バンプ３７６Ｄが形成
されている。
載置され、マザーボード、サブボード等の基板へ接続さ
れている。このパッケージ基板の構成について、図２６
を参照して説明する。図２６（Ａ）は、パッケージ基板
３００にＩＣチップ８０を載置して、マザーボード９０
へ取り付けた状態を示す断面図である。該パッケージ基
板３００は、コア基板３３０の両面に内層導体回路３３
８が形成され、該内層導体回路３３８の上層には、層間
樹脂絶縁層３５０を介在させて複数層の導体回路３５８
が形成されている。該パッケージ基板３００のＩＣチッ
プ８０側の表面（上面）には、ＩＣチップ側のパッド８
２と接続するための半田バンプ３７６Ｕが形成され、サ
ブボード９０側の表面（下面）には、マザーボード側の
パッド９２と接続するための半田バンプ３７６Ｄが形成
されている。
【０００３】一般的に、パッケージ基板には、ＩＣチッ
プとマザーボード間の信号のノイズの低減等を行うコン
デンサが内部に形成されている。図２６（Ａ）に示す例
では、コア基板３３０の両面に設けられる内層導体回路
３３８，３３８は、電源層及びグランド層として形成さ
れ、コア基板３３０を介在させて上下に電源層及びグラ
ンド層を配設することでコンデンサを形成している。
プとマザーボード間の信号のノイズの低減等を行うコン
デンサが内部に形成されている。図２６（Ａ）に示す例
では、コア基板３３０の両面に設けられる内層導体回路
３３８，３３８は、電源層及びグランド層として形成さ
れ、コア基板３３０を介在させて上下に電源層及びグラ
ンド層を配設することでコンデンサを形成している。
【０００４】図２６（Ｂ）に図２６（Ａ）のＢ−Ｂ横断
面、即ち、コア基板３３０の上面に形成された内層導体
回路３３８を示している。該内層導体回路３３８には、
グランド層３３８Ｇと、上層と下層との接続用のランド
−パッド３４０とが形成され、該ランド−パッド３４０
の周囲には絶縁緩衝帯３４２が形成されている。
面、即ち、コア基板３３０の上面に形成された内層導体
回路３３８を示している。該内層導体回路３３８には、
グランド層３３８Ｇと、上層と下層との接続用のランド
−パッド３４０とが形成され、該ランド−パッド３４０
の周囲には絶縁緩衝帯３４２が形成されている。
【０００５】ランド−パッド３４０は、図２６（Ａ）及
び図２６（Ｂ）に示すようにコア基板３３０を貫通する
スルーホール３３６のランド３４０ａと、上層の層間樹
脂絶縁層３５０を貫通するバイアホール３６０へ接続す
るパッド３４０ｂと、該ランド３４０ａとパッド３４０
ｂとを接続する配線３４０ｃ（図２６（Ｂ）参照）とか
ら構成されている。
び図２６（Ｂ）に示すようにコア基板３３０を貫通する
スルーホール３３６のランド３４０ａと、上層の層間樹
脂絶縁層３５０を貫通するバイアホール３６０へ接続す
るパッド３４０ｂと、該ランド３４０ａとパッド３４０
ｂとを接続する配線３４０ｃ（図２６（Ｂ）参照）とか
ら構成されている。
【０００６】
【発明が解決しようとする課題】ここで、従来技術のパ
ッケージ基板においては、ランド３４０ａとパッド３４
０ｂとを配線３４０ｃを介して接続していたため、上層
の導体層と下層の導体層との間の伝送路が長くなり、信
号の伝達が遅れると共に、接続抵抗が高くなっていた。
ッケージ基板においては、ランド３４０ａとパッド３４
０ｂとを配線３４０ｃを介して接続していたため、上層
の導体層と下層の導体層との間の伝送路が長くなり、信
号の伝達が遅れると共に、接続抵抗が高くなっていた。
【０００７】また、図２６（Ｂ）に示すように、該ラン
ド−パッド３４０において、配線３４０ｃとランド３４
０ａとの間及び配線３４０ｃとパッド３４０ｂとの間の
接続部に角部Ｋができる。パッケージ基板のヒートサイ
クルにおいて、樹脂製のコア基板３０及び層間樹脂絶縁
層５０と銅等の金属製のランド−パッド３４０との熱膨
張率の違いから、該角部Ｋにて応力が集中し、図２６
（Ａ）に示すようにクラックＬを層間樹脂絶縁層５０に
発生させ、該層間樹脂絶縁層５０上の導体回路或いはバ
イアホールに断線を生ぜしめることがあった。
ド−パッド３４０において、配線３４０ｃとランド３４
０ａとの間及び配線３４０ｃとパッド３４０ｂとの間の
接続部に角部Ｋができる。パッケージ基板のヒートサイ
クルにおいて、樹脂製のコア基板３０及び層間樹脂絶縁
層５０と銅等の金属製のランド−パッド３４０との熱膨
張率の違いから、該角部Ｋにて応力が集中し、図２６
（Ａ）に示すようにクラックＬを層間樹脂絶縁層５０に
発生させ、該層間樹脂絶縁層５０上の導体回路或いはバ
イアホールに断線を生ぜしめることがあった。
【０００８】本発明は、上述した課題を解決するために
なされたものであり、その目的とするところは、上層の
導体配線と下層の導体配線との間の伝送路を短縮できる
パッケージ基板を提供することにある。
なされたものであり、その目的とするところは、上層の
導体配線と下層の導体配線との間の伝送路を短縮できる
パッケージ基板を提供することにある。
【０００９】
【課題を解決するための手段】上述した目的を達成する
ため請求項１の発明は、コア基板の両面に導体層を形成
し、層間樹脂絶縁層を介在させて更に導体層を形成して
成り、前記コア基板のいずれかの面の導体層を電極層と
して用いるパッケージ基板であって、前記電極層を形成
する導体層に配設する、コア基板貫通用のスルーホール
のランドと、上面側の層間樹脂絶縁層を貫通するバイア
ホールとの接続用のパッドとを一体化したことを技術的
特徴とする。
ため請求項１の発明は、コア基板の両面に導体層を形成
し、層間樹脂絶縁層を介在させて更に導体層を形成して
成り、前記コア基板のいずれかの面の導体層を電極層と
して用いるパッケージ基板であって、前記電極層を形成
する導体層に配設する、コア基板貫通用のスルーホール
のランドと、上面側の層間樹脂絶縁層を貫通するバイア
ホールとの接続用のパッドとを一体化したことを技術的
特徴とする。
【００１０】また、請求項２の発明は、コア基板の両面
に導体層を形成し、層間樹脂絶縁層を介在させて更に導
体層を形成して成り、前記いずれかの層間樹脂絶縁層の
上面の導体層を電極層として用いるパッケージ基板であ
って、前記電極層を形成する導体層に配設する、下面層
間樹脂絶縁層を貫通するバイアホールのランドと、上面
側の層間樹脂絶縁層を貫通するバイアホールとの接続用
のパッドとを一体化したことを技術的特徴とする。
に導体層を形成し、層間樹脂絶縁層を介在させて更に導
体層を形成して成り、前記いずれかの層間樹脂絶縁層の
上面の導体層を電極層として用いるパッケージ基板であ
って、前記電極層を形成する導体層に配設する、下面層
間樹脂絶縁層を貫通するバイアホールのランドと、上面
側の層間樹脂絶縁層を貫通するバイアホールとの接続用
のパッドとを一体化したことを技術的特徴とする。
【００１１】本発明においては、ランドとパッドとを一
体化し、該ランドとパッドとを配線を介さずに接続して
あるため、上層の導体層と下層の導体層との間での伝送
路を短縮すると共に、抵抗値を低減することができる。
また、該ランドとパッドとを配線を介さずに接続してあ
るので、配線とランドとの間及び配線とパッドの間の接
続部で応力が集中せず、応力集中によって発生するクラ
ックによる断線をパッケージ基板内に生じさせない。
体化し、該ランドとパッドとを配線を介さずに接続して
あるため、上層の導体層と下層の導体層との間での伝送
路を短縮すると共に、抵抗値を低減することができる。
また、該ランドとパッドとを配線を介さずに接続してあ
るので、配線とランドとの間及び配線とパッドの間の接
続部で応力が集中せず、応力集中によって発生するクラ
ックによる断線をパッケージ基板内に生じさせない。
【００１２】
【発明の実施の形態】本発明の第１実施形態に係るパッ
ケージ基板の構成について図２２を参照して説明する。
図２２に断面を示す第１実施形態のパッケージ基板は、
上面に集積回路（図示せず）を載置した状態で、マザー
ボード（図示せず）に取り付けるためのいわゆる集積回
路パッケージを構成するものである。該パッケージ基板
は、上面に集積回路のバンプ側に接続するための半田バ
ンプ７６Ｕが設けられ、下面側にマザーボードのバンプ
に接続するための半田バンプ７６Ｄが配設され、該集積
回路−マザーボード間の信号等の受け渡し、及び、マザ
ーボード側からの電源供給を中継する役割を果たす。
ケージ基板の構成について図２２を参照して説明する。
図２２に断面を示す第１実施形態のパッケージ基板は、
上面に集積回路（図示せず）を載置した状態で、マザー
ボード（図示せず）に取り付けるためのいわゆる集積回
路パッケージを構成するものである。該パッケージ基板
は、上面に集積回路のバンプ側に接続するための半田バ
ンプ７６Ｕが設けられ、下面側にマザーボードのバンプ
に接続するための半田バンプ７６Ｄが配設され、該集積
回路−マザーボード間の信号等の受け渡し、及び、マザ
ーボード側からの電源供給を中継する役割を果たす。
【００１３】パッケージ基板のコア基板３０の上面及び
下面には、グランド層となる内層銅パターン３４Ｕ、３
４Ｄが形成されている。また、内層銅パターン３４Ｕの
上層には、層間樹脂絶縁層５０を介在させて信号線を形
成する導体回路５８Ｕ、及び、該層間樹脂絶縁層５０を
貫通してバイアホール６０Ｕが形成されている。導体回
路５８Ｕの上層には、層間樹脂絶縁層１５０を介して最
外層の導体回路１５８Ｕ及び該層間樹脂絶縁層１５０を
貫通するバイアホール１６０Ｕが形成され、該導体回路
１５８Ｕ、バイアホール１６０Ｕには半田バンプ７６Ｕ
を支持する半田パッド７５Ｕが形成されている。ここ
で、ＩＣチップ側の半田パッド７５Ｕは、直径１３３〜
１７０μｍに形成されている。
下面には、グランド層となる内層銅パターン３４Ｕ、３
４Ｄが形成されている。また、内層銅パターン３４Ｕの
上層には、層間樹脂絶縁層５０を介在させて信号線を形
成する導体回路５８Ｕ、及び、該層間樹脂絶縁層５０を
貫通してバイアホール６０Ｕが形成されている。導体回
路５８Ｕの上層には、層間樹脂絶縁層１５０を介して最
外層の導体回路１５８Ｕ及び該層間樹脂絶縁層１５０を
貫通するバイアホール１６０Ｕが形成され、該導体回路
１５８Ｕ、バイアホール１６０Ｕには半田バンプ７６Ｕ
を支持する半田パッド７５Ｕが形成されている。ここ
で、ＩＣチップ側の半田パッド７５Ｕは、直径１３３〜
１７０μｍに形成されている。
【００１４】一方、コア基板３０の下面側の内層銅パタ
ーン３４Ｄの上層（ここで、上層とは基板３０を中心と
して上面については上側を、基板の下面については下側
を意味する）には、層間樹脂絶縁層５０を介して信号線
を形成する導体回路５８Ｄが形成されている。該導体回
路５８Ｄの上層には、層間樹脂絶縁層１５０を介して最
外層の導体回路１５８Ｄ及び該層間樹脂絶縁層１５０を
貫通するバイアホール１６０Ｄが形成され、該導体回路
１５８Ｄ、バイアホール１６０Ｄには半田バンプ７６Ｄ
を支持する半田パッド７５Ｄが形成されている。このマ
ザーボード側の半田パッド７５Ｄは、直径６００μｍに
形成されている。また、コア基板３０を介在させて対向
する内層銅パターン３４Ｕ、３４Ｄには、グランド（電
極）層が配設されており、両内層銅パターン３４Ｕ、３
４Ｄによりコンデンサが形成されている。
ーン３４Ｄの上層（ここで、上層とは基板３０を中心と
して上面については上側を、基板の下面については下側
を意味する）には、層間樹脂絶縁層５０を介して信号線
を形成する導体回路５８Ｄが形成されている。該導体回
路５８Ｄの上層には、層間樹脂絶縁層１５０を介して最
外層の導体回路１５８Ｄ及び該層間樹脂絶縁層１５０を
貫通するバイアホール１６０Ｄが形成され、該導体回路
１５８Ｄ、バイアホール１６０Ｄには半田バンプ７６Ｄ
を支持する半田パッド７５Ｄが形成されている。このマ
ザーボード側の半田パッド７５Ｄは、直径６００μｍに
形成されている。また、コア基板３０を介在させて対向
する内層銅パターン３４Ｕ、３４Ｄには、グランド（電
極）層が配設されており、両内層銅パターン３４Ｕ、３
４Ｄによりコンデンサが形成されている。
【００１５】図２３（Ａ）は、コア基板３０の上面に形
成された内層銅パターン３４Ｕの平面図である。この内
層銅パターン３４Ｕには、グランド層３４Ｇと、上層側
と下層側とを接続するためのランド−パッド４１とが形
成されている。この図２３（Ａ）中のＢで示す領域内の
ランド−パッド４１を拡大して図２３（Ｂ）に示す。図
２３（Ｂ）のＸ１−Ｘ１断面が図２２のＸ１−Ｘ１断面
に相当する。
成された内層銅パターン３４Ｕの平面図である。この内
層銅パターン３４Ｕには、グランド層３４Ｇと、上層側
と下層側とを接続するためのランド−パッド４１とが形
成されている。この図２３（Ａ）中のＢで示す領域内の
ランド−パッド４１を拡大して図２３（Ｂ）に示す。図
２３（Ｂ）のＸ１−Ｘ１断面が図２２のＸ１−Ｘ１断面
に相当する。
【００１６】図２３（Ｂ）に示すように該ランド−パッ
ド４１は、図２２に示すスルーホール３６のランド４１
ａと、上層の層間樹脂絶縁層５０を貫通するバイアホー
ル６０Ｕへ接続するパッド４１ｂとを一体にしたもので
あり、該ランド−パッド４１の周囲には、約２００μｍ
幅の絶縁緩衝帯４３が配設されている。
ド４１は、図２２に示すスルーホール３６のランド４１
ａと、上層の層間樹脂絶縁層５０を貫通するバイアホー
ル６０Ｕへ接続するパッド４１ｂとを一体にしたもので
あり、該ランド−パッド４１の周囲には、約２００μｍ
幅の絶縁緩衝帯４３が配設されている。
【００１７】ここで、本実施形態のパッケージ基板にお
いては、図２３（Ｂ）に示すようにランド４１ａとパッ
ド４１ｂとを一体化し、該ランド４１ａとパッド４１ｂ
とを配線を介さずに接続してあるため、下層（コア基板
３０の下層側の導体回路５８Ｄ）と上層（層間樹脂絶縁
層５０）の上側の導体配線５８Ｕとの間の伝送路を短縮
し、信号の伝送速度を高めると共に、抵抗値を低減する
ことができる。また、該ランド４１ａとパッド４１ｂと
を配線を介さずに接続してあるので、図２６（Ｂ）を参
照して上述した従来技術のパッケージ基板のように配線
とランドとの間及び配線とパッドとの間の接続部で応力
が集中せず、応力集中によって発生するクラックによる
断線をパッケージ基板内に生じさせない。ここでは、コ
ア基板３０の上側の内層銅パターン３４Ｕについて図示
及び説明を行ったが、下側の内層銅パターン３４Ｄにつ
いても同様に構成されている。
いては、図２３（Ｂ）に示すようにランド４１ａとパッ
ド４１ｂとを一体化し、該ランド４１ａとパッド４１ｂ
とを配線を介さずに接続してあるため、下層（コア基板
３０の下層側の導体回路５８Ｄ）と上層（層間樹脂絶縁
層５０）の上側の導体配線５８Ｕとの間の伝送路を短縮
し、信号の伝送速度を高めると共に、抵抗値を低減する
ことができる。また、該ランド４１ａとパッド４１ｂと
を配線を介さずに接続してあるので、図２６（Ｂ）を参
照して上述した従来技術のパッケージ基板のように配線
とランドとの間及び配線とパッドとの間の接続部で応力
が集中せず、応力集中によって発生するクラックによる
断線をパッケージ基板内に生じさせない。ここでは、コ
ア基板３０の上側の内層銅パターン３４Ｕについて図示
及び説明を行ったが、下側の内層銅パターン３４Ｄにつ
いても同様に構成されている。
【００１８】引き続き、図２２に示すパッケージ基板の
製造工程について図１〜図２２を参照して説明する。 （１）厚さ１ｍｍのガラスエポキシ樹脂またはＢＴ（ビ
スマレイミドトリアジン）樹脂からなるコア基板３０の
両面に１８μｍの銅箔３２がラミネートされている銅張
積層板３０Ａを出発材料とする（図１参照）。まず、こ
の銅張積層板３０Ａをドリル削孔し、無電解めっき処理
を施し、パターン状にエッチングすることにより、基板
３０の両面に内層銅パターン３４Ｕ、３４Ｄとスルーホ
ール３６を形成する（図２参照）。
製造工程について図１〜図２２を参照して説明する。 （１）厚さ１ｍｍのガラスエポキシ樹脂またはＢＴ（ビ
スマレイミドトリアジン）樹脂からなるコア基板３０の
両面に１８μｍの銅箔３２がラミネートされている銅張
積層板３０Ａを出発材料とする（図１参照）。まず、こ
の銅張積層板３０Ａをドリル削孔し、無電解めっき処理
を施し、パターン状にエッチングすることにより、基板
３０の両面に内層銅パターン３４Ｕ、３４Ｄとスルーホ
ール３６を形成する（図２参照）。
【００１９】該内層銅パターン３４Ｕ、３４Ｄは、図２
３（Ａ）及び図２３（Ｂ）を参照して上述したようにス
ルーホール３６の周囲に構成されるランド−パッド４１
と、該ランド−パッド４１の周囲に約２００μｍ幅の絶
縁緩衝帯４３を介在させたグランド層３４Ｇとからな
る。即ち、本実施形態では、ランドとパッドとを一体に
形成したランド−パッド４１により上層と下層との接続
を取る。
３（Ａ）及び図２３（Ｂ）を参照して上述したようにス
ルーホール３６の周囲に構成されるランド−パッド４１
と、該ランド−パッド４１の周囲に約２００μｍ幅の絶
縁緩衝帯４３を介在させたグランド層３４Ｇとからな
る。即ち、本実施形態では、ランドとパッドとを一体に
形成したランド−パッド４１により上層と下層との接続
を取る。
【００２０】（２）製造工程の説明を図３を参照して更
に続ける。内層銅パターン３４Ｕ、３４Ｄおよびスルー
ホール３６を形成した基板３０を、水洗いして乾燥した
後、酸化一還元処理し、内層銅パターン３４Ｕ、３４Ｄ
およびスルーホール３６の表面に粗化層３８を設ける。
に続ける。内層銅パターン３４Ｕ、３４Ｄおよびスルー
ホール３６を形成した基板３０を、水洗いして乾燥した
後、酸化一還元処理し、内層銅パターン３４Ｕ、３４Ｄ
およびスルーホール３６の表面に粗化層３８を設ける。
【００２１】（３）一方、基板表面を平滑化するための
樹脂充填剤を調整する。ここでは、ビスフェノールＦ型
エポキシモノマー（油化シェル製、分子量３１０、ＹＬ
９８３Ｕ）１００重量部、イミダゾール硬化剤（四国化
成製、２Ｅ４ＭＺ−ＣＮ）６重量部を混合し、これらの
混合物に対し、表面にシランカップリング剤がコーティ
ングされた平均粒径１．６μｍのＳｉＯ2 球状粒子（ア
ドマテック製、ＣＲＳ１１０１−ＣＥ、ここで、最大粒
子の大きさは後述する内層銅パターンの厚み（１５μ
ｍ）以下とする）１７０重量部、消泡剤（サンノプコ
製、ペレノールＳ４）０．５重量部を混合し、３本ロー
ルにて混練することにより、その混合物の粘度を２３±
１℃で４５，０００〜４９，０００ｃｐｓに調整して、
樹脂充填剤を得る。この樹脂充填剤は無溶剤である。も
し溶剤入りの樹脂充填剤を用いると、後工程において層
間剤を塗布して加熱・乾燥させる際に、樹脂充填剤の層
から溶剤が揮発して、樹脂充填剤の層と層間材との間で
剥離が発生するからである。
樹脂充填剤を調整する。ここでは、ビスフェノールＦ型
エポキシモノマー（油化シェル製、分子量３１０、ＹＬ
９８３Ｕ）１００重量部、イミダゾール硬化剤（四国化
成製、２Ｅ４ＭＺ−ＣＮ）６重量部を混合し、これらの
混合物に対し、表面にシランカップリング剤がコーティ
ングされた平均粒径１．６μｍのＳｉＯ2 球状粒子（ア
ドマテック製、ＣＲＳ１１０１−ＣＥ、ここで、最大粒
子の大きさは後述する内層銅パターンの厚み（１５μ
ｍ）以下とする）１７０重量部、消泡剤（サンノプコ
製、ペレノールＳ４）０．５重量部を混合し、３本ロー
ルにて混練することにより、その混合物の粘度を２３±
１℃で４５，０００〜４９，０００ｃｐｓに調整して、
樹脂充填剤を得る。この樹脂充填剤は無溶剤である。も
し溶剤入りの樹脂充填剤を用いると、後工程において層
間剤を塗布して加熱・乾燥させる際に、樹脂充填剤の層
から溶剤が揮発して、樹脂充填剤の層と層間材との間で
剥離が発生するからである。
【００２２】（４）上記（３）で得た樹脂充填剤４０
を、基板３０の両面にロールコータを用いて塗布するこ
とにより、上面の導体回路（内層銅パターン）３４Ｕ間
あるいはスルーホール３６内に充填し、７０℃，２０分
間で乾燥させ、下面についても同様にして樹脂充填剤４
０を導体回路３４Ｄ間あるいはスルーホール３６内に充
填し、７０℃，２０分間で乾燥させる（図４参照）。
を、基板３０の両面にロールコータを用いて塗布するこ
とにより、上面の導体回路（内層銅パターン）３４Ｕ間
あるいはスルーホール３６内に充填し、７０℃，２０分
間で乾燥させ、下面についても同様にして樹脂充填剤４
０を導体回路３４Ｄ間あるいはスルーホール３６内に充
填し、７０℃，２０分間で乾燥させる（図４参照）。
【００２３】（５）上記（４）の処理を終えた基板３０
の片面を、♯６００のベルト研磨紙（三共理化学製）を
用いたベルトサンダー研磨により、内層銅パターン３４
Ｕ、３４Ｄの表面やスルーホール３６のランド４１ａ表
面に樹脂充填剤４０が残らないように研磨し、次いで、
上記ベルトサンダー研磨による傷を取り除くためのバフ
研磨を行う（図５参照）。次いで、１００℃で１時間、
１２０℃で３時間、１５０℃で１時間、１８０℃で７時
間の加熱処理を行って樹脂充填剤４０を硬化させる。
の片面を、♯６００のベルト研磨紙（三共理化学製）を
用いたベルトサンダー研磨により、内層銅パターン３４
Ｕ、３４Ｄの表面やスルーホール３６のランド４１ａ表
面に樹脂充填剤４０が残らないように研磨し、次いで、
上記ベルトサンダー研磨による傷を取り除くためのバフ
研磨を行う（図５参照）。次いで、１００℃で１時間、
１２０℃で３時間、１５０℃で１時間、１８０℃で７時
間の加熱処理を行って樹脂充填剤４０を硬化させる。
【００２４】このようにして、スルーホール３６等に充
填された樹脂充填剤４０の表層部および導体回路３４
Ｕ、３４Ｄ上面の粗化層３８を除去して基板両面を平滑
化することで、樹脂充填剤４０と導体回路３４Ｕ、３４
Ｄの側面とが粗化層３８を介して強固に密着し、またス
ルーホール３６の内壁面と樹脂充填剤４０とが粗化層３
８を介して強固に密着した配線基板を得る。即ち、この
工程により、掛脂充填剤４０の表面と内層銅パターン３
４Ｕ、３４Ｄの表面とを同一平面にする。
填された樹脂充填剤４０の表層部および導体回路３４
Ｕ、３４Ｄ上面の粗化層３８を除去して基板両面を平滑
化することで、樹脂充填剤４０と導体回路３４Ｕ、３４
Ｄの側面とが粗化層３８を介して強固に密着し、またス
ルーホール３６の内壁面と樹脂充填剤４０とが粗化層３
８を介して強固に密着した配線基板を得る。即ち、この
工程により、掛脂充填剤４０の表面と内層銅パターン３
４Ｕ、３４Ｄの表面とを同一平面にする。
【００２５】（６）上記（５）の処理で露出した導体回
路３４Ｕ、３４Ｄおよびスルーホール３６のランド上面
に、厚さ２．５μｍのＣｕ−Ｎｉ−Ｐ合金からなる粗化
層（凹凸層）４２を形成し、さらに、その粗化層４２の
表面に厚さ０．３μｍのＳｎ層を設ける（図６参照、但
し、Ｓｎ層については図示しない）。その形成方法は以
下のようである。即ち、基板３０を酸性脱脂してソフト
エッチングし、次いで、塩化パラジウムと有機酸からな
る触媒溶液で処理して、Ｐｄ触媒を付与し、この触媒を
活性化した後、硫酸銅８ｇ／ｌ、硫酸ニッケル０．６ｇ
／ｌ、クエン酸１５ｇ／ｌ、次亜リン酸ナトリウム２９
ｇ／ｌ、ホウ酸３１ｇ／ｌ、界面活性剤０．１ｇ／ｌ、
ｐＨ＝９からなる無電解めっき浴にてめっきを施し、銅
導体回路４およびスルーホール９のランド上面にＣｕ−
Ｎｉ−Ｐ合金の粗化層４２を形成する。ついで、ホウフ
ッ化スズ０．１ｍｏｌ／ｌ、チオ尿素１．０ｍｏｌ／
ｌ、温度５０℃、ｐＨ＝１．２の条件でＣｕ−Ｓｎ置換
反応させ、粗化層４２の表面に厚さ０．３μｍのＳｎ層
を設ける（Ｓｎ層については図示しない）。
路３４Ｕ、３４Ｄおよびスルーホール３６のランド上面
に、厚さ２．５μｍのＣｕ−Ｎｉ−Ｐ合金からなる粗化
層（凹凸層）４２を形成し、さらに、その粗化層４２の
表面に厚さ０．３μｍのＳｎ層を設ける（図６参照、但
し、Ｓｎ層については図示しない）。その形成方法は以
下のようである。即ち、基板３０を酸性脱脂してソフト
エッチングし、次いで、塩化パラジウムと有機酸からな
る触媒溶液で処理して、Ｐｄ触媒を付与し、この触媒を
活性化した後、硫酸銅８ｇ／ｌ、硫酸ニッケル０．６ｇ
／ｌ、クエン酸１５ｇ／ｌ、次亜リン酸ナトリウム２９
ｇ／ｌ、ホウ酸３１ｇ／ｌ、界面活性剤０．１ｇ／ｌ、
ｐＨ＝９からなる無電解めっき浴にてめっきを施し、銅
導体回路４およびスルーホール９のランド上面にＣｕ−
Ｎｉ−Ｐ合金の粗化層４２を形成する。ついで、ホウフ
ッ化スズ０．１ｍｏｌ／ｌ、チオ尿素１．０ｍｏｌ／
ｌ、温度５０℃、ｐＨ＝１．２の条件でＣｕ−Ｓｎ置換
反応させ、粗化層４２の表面に厚さ０．３μｍのＳｎ層
を設ける（Ｓｎ層については図示しない）。
【００２６】引き続き、絶縁層を形成する感光性接着剤
（上層用）及び層間樹脂絶縁剤（下層用）を用意する。 （７）感光性接着剤（上層用）は、ＤＭＤＧ（ジエチレ
ングリコールジメチルエーテル）に溶解した濃度８０ｗ
ｔ％のクレゾールノボラック型エポキシ樹脂（日本化薬
製、分子量２５００）の２５％アクリル化物を３５重量
部、ポリエーテルスルフォン（ＰＥＳ）１２重量部、イ
ミダゾール硬化剤（四国化成製、２Ｅ４ＭＺ−ＣＮ）２
重量部、感光性モノマー（東亜合成製、アロニックスＭ
３１５）４重量部、光開始剤（チバガイギー製、イルガ
キュアＩ−９０７）２重量部、光増感剤（日本化薬製、
ＤＥＴＸ−Ｓ）０．２重量部を混合し、これらの混合物
に対し、エポキシ樹脂粒子（三洋化成製、ポリマーポー
ル）の平均粒径１．０μｍのものを７．２重量部、平均
粒経０．５μｍのものを３．０９重量部、消泡剤（サン
ノプコ製 Ｓ−６５）０．５重量部を混合した後、さら
にＮＭＰ３０重量部を添加しながら混合して粘度７Ｐａ
・ｓの感光性接着剤（上層用）を得る。
（上層用）及び層間樹脂絶縁剤（下層用）を用意する。 （７）感光性接着剤（上層用）は、ＤＭＤＧ（ジエチレ
ングリコールジメチルエーテル）に溶解した濃度８０ｗ
ｔ％のクレゾールノボラック型エポキシ樹脂（日本化薬
製、分子量２５００）の２５％アクリル化物を３５重量
部、ポリエーテルスルフォン（ＰＥＳ）１２重量部、イ
ミダゾール硬化剤（四国化成製、２Ｅ４ＭＺ−ＣＮ）２
重量部、感光性モノマー（東亜合成製、アロニックスＭ
３１５）４重量部、光開始剤（チバガイギー製、イルガ
キュアＩ−９０７）２重量部、光増感剤（日本化薬製、
ＤＥＴＸ−Ｓ）０．２重量部を混合し、これらの混合物
に対し、エポキシ樹脂粒子（三洋化成製、ポリマーポー
ル）の平均粒径１．０μｍのものを７．２重量部、平均
粒経０．５μｍのものを３．０９重量部、消泡剤（サン
ノプコ製 Ｓ−６５）０．５重量部を混合した後、さら
にＮＭＰ３０重量部を添加しながら混合して粘度７Ｐａ
・ｓの感光性接着剤（上層用）を得る。
【００２７】（８）一方、層間樹脂絶縁剤（下層用）
は、ＤＭＤＧ（ジエチレングリコールジメチルエーテ
ル）に溶解した濃度８０ｗｔ％のクレゾールノボラック
型エポキシ樹脂（日本化薬製、分子量２５００）の２５
％アクリル化物を３５重量部、ポリエーテルスルフォン
（ＰＥＳ）１２重量部、イミダゾール硬化剤（四国化成
製、２Ｅ４ＭＺ−ＣＮ）２重量部、感光性モノマー（東
亜合成製、アロニックスＭ３１５）４重量部、光開始剤
（チバガイギー製、イルガキュアI −９０７）２重量
部、光増感剤（日本化薬製、ＤＥＴＥ−Ｓ）０．２重量
部を混合し、これらの混合物に対し、エポキシ樹脂粒子
（三洋化成製、ポリマーポール）の平均粒経０．５μｍ
のものを１４．４９重量部、消泡剤（サンノプコ製、Ｓ
−６５）０．５重量部を混合した後、さらにＮＭＰ３０
重量部を添加しながら混合して粘度１．５Ｐａ・ｓの層
間樹脂絶縁剤（下層用）を得る。
は、ＤＭＤＧ（ジエチレングリコールジメチルエーテ
ル）に溶解した濃度８０ｗｔ％のクレゾールノボラック
型エポキシ樹脂（日本化薬製、分子量２５００）の２５
％アクリル化物を３５重量部、ポリエーテルスルフォン
（ＰＥＳ）１２重量部、イミダゾール硬化剤（四国化成
製、２Ｅ４ＭＺ−ＣＮ）２重量部、感光性モノマー（東
亜合成製、アロニックスＭ３１５）４重量部、光開始剤
（チバガイギー製、イルガキュアI −９０７）２重量
部、光増感剤（日本化薬製、ＤＥＴＥ−Ｓ）０．２重量
部を混合し、これらの混合物に対し、エポキシ樹脂粒子
（三洋化成製、ポリマーポール）の平均粒経０．５μｍ
のものを１４．４９重量部、消泡剤（サンノプコ製、Ｓ
−６５）０．５重量部を混合した後、さらにＮＭＰ３０
重量部を添加しながら混合して粘度１．５Ｐａ・ｓの層
間樹脂絶縁剤（下層用）を得る。
【００２８】（９）基板３０の両面に、上記（７）で得
られた粘度１．５Ｐａ・ｓの層間樹脂絶縁剤（下層用）
をロールコ一夕で塗布し、水平状態で２０分間放置して
から、６０℃で３０分の乾燥（プリベーク）を行い、絶
縁剤層４４を形成する。さらにこの絶縁剤層４４の上に
上記（８）で得られた粘度７Ｐａ・ｓの感光性接着剤
（上層用）をロールコ一タを用いて塗布し、水平状態で
２０分間放置してから、６０℃で３０分の乾燥を行い、
接着剤層４６を形成する（図７参照）。
られた粘度１．５Ｐａ・ｓの層間樹脂絶縁剤（下層用）
をロールコ一夕で塗布し、水平状態で２０分間放置して
から、６０℃で３０分の乾燥（プリベーク）を行い、絶
縁剤層４４を形成する。さらにこの絶縁剤層４４の上に
上記（８）で得られた粘度７Ｐａ・ｓの感光性接着剤
（上層用）をロールコ一タを用いて塗布し、水平状態で
２０分間放置してから、６０℃で３０分の乾燥を行い、
接着剤層４６を形成する（図７参照）。
【００２９】上述したように導体回路３４Ｕ、３４Ｄ
は、粗化層（凹凸層）４２が形成され、即ち、粗化処理
が施されることで、上層の絶縁剤層４４との密着性が高
められている。
は、粗化層（凹凸層）４２が形成され、即ち、粗化処理
が施されることで、上層の絶縁剤層４４との密着性が高
められている。
【００３０】（１０）上記（９）で絶縁剤層４４および
接着剤層４６を形成した基板３０の両面に、１００μｍ
φの黒円が印刷されたフォトマスクフィルムを密着さ
せ、超高圧水銀灯により５００ｍＪ／ｃｍ2 で露光す
る。これをＤＭＤＧ溶液でスプレー現像し、さらに、当
該基板を超高圧水銀灯により３０００ｍＪ／ｃｍ2 で露
光し、１００℃で１時間、その後１５０℃で５時間の加
熱処理（ポストベーク）をすることにより、フォトマス
クフィルムに相当する寸法精度に優れた１００μｍφの
開口（バイアホール形成用開口４８）を有する厚さ３５
μｍの層間樹脂絶縁層（２層構造）５０を形成する（図
８参照）。なお、バイアホールとなる開口４８には、ス
ズめっき層を部分的に露出させる。
接着剤層４６を形成した基板３０の両面に、１００μｍ
φの黒円が印刷されたフォトマスクフィルムを密着さ
せ、超高圧水銀灯により５００ｍＪ／ｃｍ2 で露光す
る。これをＤＭＤＧ溶液でスプレー現像し、さらに、当
該基板を超高圧水銀灯により３０００ｍＪ／ｃｍ2 で露
光し、１００℃で１時間、その後１５０℃で５時間の加
熱処理（ポストベーク）をすることにより、フォトマス
クフィルムに相当する寸法精度に優れた１００μｍφの
開口（バイアホール形成用開口４８）を有する厚さ３５
μｍの層間樹脂絶縁層（２層構造）５０を形成する（図
８参照）。なお、バイアホールとなる開口４８には、ス
ズめっき層を部分的に露出させる。
【００３１】（１１）開口４８が形成された基板３０
を、クロム酸に１分間浸漬し、接着剤層４６の表面のエ
ポキシ樹脂粒子を溶解除去することにより、層間樹脂絶
縁層５０の表面を粗面とし、その後、中和溶液（シプレ
イ社製）に浸漬してから水洗いする（図９参照）。さら
に、粗面化処理した該基板の表面に、パラジウム触媒
（アトテック製）を付与することにより、層間樹脂絶縁
層５０の表面およびバイアホール用開口４８の内壁面に
触媒核を付ける。
を、クロム酸に１分間浸漬し、接着剤層４６の表面のエ
ポキシ樹脂粒子を溶解除去することにより、層間樹脂絶
縁層５０の表面を粗面とし、その後、中和溶液（シプレ
イ社製）に浸漬してから水洗いする（図９参照）。さら
に、粗面化処理した該基板の表面に、パラジウム触媒
（アトテック製）を付与することにより、層間樹脂絶縁
層５０の表面およびバイアホール用開口４８の内壁面に
触媒核を付ける。
【００３２】（１２）以下の組成の無電解銅めっき浴中
に基板を浸漬して、粗面全体に厚さ１．６μｍの無電解
銅めっき膜５２を形成する（図１０参照）。 〔無電解めっき液〕 ＥＤＴＡ １５０ ｇ／ｌ 硫酸銅 ２０ ｇ／ｌ ＨＣＨＯ ３０ｍｌ／ｌ ＮａＯＨ ４０ ｇ／ｌ α、α’−ビピリジル ８０ ｍｇ／ｌ ＰＥＧ ０．１ｇ／ｌ 〔無電解めっき条件〕 ７０℃の液温度で３０分
に基板を浸漬して、粗面全体に厚さ１．６μｍの無電解
銅めっき膜５２を形成する（図１０参照）。 〔無電解めっき液〕 ＥＤＴＡ １５０ ｇ／ｌ 硫酸銅 ２０ ｇ／ｌ ＨＣＨＯ ３０ｍｌ／ｌ ＮａＯＨ ４０ ｇ／ｌ α、α’−ビピリジル ８０ ｍｇ／ｌ ＰＥＧ ０．１ｇ／ｌ 〔無電解めっき条件〕 ７０℃の液温度で３０分
【００３３】（１３）上記（１２）で形成した無電解銅
めっき膜５２上に市販の感光性ドライフィルムを張り付
け、マスクを載置して、１００ｍＪ／ｃｍ2 で露光、
０．８％炭酸ナトリウムで現像処理し、厚さ１５μｍの
めっきレジスト５４を設ける（図１１参照）。
めっき膜５２上に市販の感光性ドライフィルムを張り付
け、マスクを載置して、１００ｍＪ／ｃｍ2 で露光、
０．８％炭酸ナトリウムで現像処理し、厚さ１５μｍの
めっきレジスト５４を設ける（図１１参照）。
【００３４】（１４）ついで、レジスト非形成部分に以
下の条件で電解銅めっきを施し、厚さ１５μｍの電解銅
めっき膜５６を形成する（図１２参照）。 〔電解めっき液〕 硫酸 １８０ ｇ／ｌ 硫酸銅 ８０ ｇ／ｌ 添加剤（アトテックジャパン製、カパラシドＧＬ） １ ｍｌ／ｌ 〔電解めっき条件〕 電流密度 １Ａ／ｄｍ2 時間 ３０分 温度 室温
下の条件で電解銅めっきを施し、厚さ１５μｍの電解銅
めっき膜５６を形成する（図１２参照）。 〔電解めっき液〕 硫酸 １８０ ｇ／ｌ 硫酸銅 ８０ ｇ／ｌ 添加剤（アトテックジャパン製、カパラシドＧＬ） １ ｍｌ／ｌ 〔電解めっき条件〕 電流密度 １Ａ／ｄｍ2 時間 ３０分 温度 室温
【００３５】（１５）めっきレジスト５４を５％ＫＯＨ
で剥離除去した後、そのめっきレジスト５４下の無電解
めっき膜５２を硫酸と過酸化水素の混合液でエッチング
処理して溶解除去し、無電解銅めっき膜５２と電解銅め
っき膜５６からなる厚さ１８μｍの導体回路５８Ｕ、５
８Ｄ及びバイアホール６０Ｕ、６０Ｄを形成する（図１
３参照）。引き続き、その基板３０を８００ｇ／ｌのク
ロム酸中に３分間浸漬して粗化面上に残留しているパラ
ジウム触媒核を除去する。
で剥離除去した後、そのめっきレジスト５４下の無電解
めっき膜５２を硫酸と過酸化水素の混合液でエッチング
処理して溶解除去し、無電解銅めっき膜５２と電解銅め
っき膜５６からなる厚さ１８μｍの導体回路５８Ｕ、５
８Ｄ及びバイアホール６０Ｕ、６０Ｄを形成する（図１
３参照）。引き続き、その基板３０を８００ｇ／ｌのク
ロム酸中に３分間浸漬して粗化面上に残留しているパラ
ジウム触媒核を除去する。
【００３６】（１６）導体回路５８Ｕ、５８Ｄ及びバイ
アホール６０Ｕ、６０Ｄを形成した基板３０を、硫酸銅
８ｇ／ｌ、硫酸ニッケル０．６ｇ／ｌ、クエン酸１５ｇ
／ｌ、次亜リン酸ナトリウム２９ｇ／ｌ、ホウ酸３１ｇ
／ｌ、界面活性剤０．１ｇ／ｌからなるｐＨ＝９の無電
解めっき液に浸漬し、該導体回路５８Ｕ、５８Ｄ及びバ
イアホール６０Ｕ、６０Ｄの表面に厚さ３μｍの銅−ニ
ッケル−リンからなる粗化層６２を形成する（図１４参
照）。さらに、ホウフッ化スズ０．１ｍｏｌ／ｌ、チオ
尿素１．０ｍｏｌ／ｌ、温度５０℃、ｐＨ＝１．２の条
件でＣｕ−Ｓｎ置換反応を行い、上記粗化層６２の表面
に厚さ０．３μｍのＳｎ層を設ける（Ｓｎ層については
図示しない）。
アホール６０Ｕ、６０Ｄを形成した基板３０を、硫酸銅
８ｇ／ｌ、硫酸ニッケル０．６ｇ／ｌ、クエン酸１５ｇ
／ｌ、次亜リン酸ナトリウム２９ｇ／ｌ、ホウ酸３１ｇ
／ｌ、界面活性剤０．１ｇ／ｌからなるｐＨ＝９の無電
解めっき液に浸漬し、該導体回路５８Ｕ、５８Ｄ及びバ
イアホール６０Ｕ、６０Ｄの表面に厚さ３μｍの銅−ニ
ッケル−リンからなる粗化層６２を形成する（図１４参
照）。さらに、ホウフッ化スズ０．１ｍｏｌ／ｌ、チオ
尿素１．０ｍｏｌ／ｌ、温度５０℃、ｐＨ＝１．２の条
件でＣｕ−Ｓｎ置換反応を行い、上記粗化層６２の表面
に厚さ０．３μｍのＳｎ層を設ける（Ｓｎ層については
図示しない）。
【００３７】（１７）上記（２）〜（１６）の工程を繰
り返すことにより、さらに上層の導体回路を形成する。
即ち、基板３０の両面に、層間樹脂絶縁剤（下層用）を
ロールコ一夕で塗布し、絶縁剤層１４４を形成する。ま
た、この絶縁剤層１４４の上に感光性接着剤（上層用）
をロールコ一タを用いて塗布し、接着剤層１４６を形成
する（図１５参照）。絶縁剤層１４４および接着剤層１
４６を形成した基板３０の両面に、フォトマスクフィル
ムを密着させ、露光・現像し、開口（バイアホール形成
用開口１４８）を有する層間樹脂絶縁層１５０を形成し
た後、該層間樹脂絶縁層１５０の表面を粗面とする（図
１６参照）。その後、該粗面化処理した該基板３０の表
面に、無電解銅めっき膜１５２を形成する（図１７参
照）。引き続き、無電解銅めっき膜１５２上にめっきレ
ジスト１５４を設けた後、レジスト非形成部分に電解銅
めっき膜１５６を形成する（図１８参照）。そして、め
っきレジスト１５４をＫＯＨで剥離除去した後、そのめ
っきレジスト５４下の無電解めっき膜１５２を溶解除去
し導体回路１５８Ｕ、１５８Ｄ及びバイアホール１６０
Ｕ、１６０Ｄを形成する（図１９参照）。さらに、該導
体回路１５８Ｕ、１５８Ｄ及びバイアホール１６０Ｕ、
１６０Ｄの表面に粗化層１６２を形成し、パッケージ基
板を完成する（図２０参照）。
り返すことにより、さらに上層の導体回路を形成する。
即ち、基板３０の両面に、層間樹脂絶縁剤（下層用）を
ロールコ一夕で塗布し、絶縁剤層１４４を形成する。ま
た、この絶縁剤層１４４の上に感光性接着剤（上層用）
をロールコ一タを用いて塗布し、接着剤層１４６を形成
する（図１５参照）。絶縁剤層１４４および接着剤層１
４６を形成した基板３０の両面に、フォトマスクフィル
ムを密着させ、露光・現像し、開口（バイアホール形成
用開口１４８）を有する層間樹脂絶縁層１５０を形成し
た後、該層間樹脂絶縁層１５０の表面を粗面とする（図
１６参照）。その後、該粗面化処理した該基板３０の表
面に、無電解銅めっき膜１５２を形成する（図１７参
照）。引き続き、無電解銅めっき膜１５２上にめっきレ
ジスト１５４を設けた後、レジスト非形成部分に電解銅
めっき膜１５６を形成する（図１８参照）。そして、め
っきレジスト１５４をＫＯＨで剥離除去した後、そのめ
っきレジスト５４下の無電解めっき膜１５２を溶解除去
し導体回路１５８Ｕ、１５８Ｄ及びバイアホール１６０
Ｕ、１６０Ｄを形成する（図１９参照）。さらに、該導
体回路１５８Ｕ、１５８Ｄ及びバイアホール１６０Ｕ、
１６０Ｄの表面に粗化層１６２を形成し、パッケージ基
板を完成する（図２０参照）。
【００３８】（１９）そして、上述したパッケージ基板
にはんだバンプを形成する。先ず、はんだバンプ用のソ
ルダーレジスト組成物の調整について説明する。ここで
は、ＤＭＤＧに溶解させた６０重量％のクレゾールノボ
ラック型エポキシ樹脂（日本化薬製）のエポキシ基５０
％をアクリル化した感光性付与のオリゴマー（分子量４
０００）を４６．６７ｇ、メチルエチルケトンに溶解さ
せた８０重量％のビスフェノールＡ型エポキシ樹脂（油
化シェル製、エピコート１００１）１５．０ｇ、イミダ
ゾール硬化剤（四国化成製、２Ｅ４ＭＺ−ＣＮ）１．６
ｇ、感光性モノマーである多価アクリルモノマー（日本
化薬製、Ｒ６０４）３ｇ、同じく多価アクリルモノマー
（共栄社化学製、ＤＰＥ６Ａ）１．５ｇ、分散系消泡剤
（サンノプコ社製、Ｓ−６５）０．７１ｇを混合し、さ
らにこれらの混合物に対し、光開始剤としてのべンゾフ
ェノン（関東化学製）を２ｇ、光増感剤としてのミヒラ
ーケトン（関東化学製）を０．２ｇ加えて、粘度を２５
℃で２．０Ｐａ・ｓに調整したソルダーレジスト組成物
を得る。
にはんだバンプを形成する。先ず、はんだバンプ用のソ
ルダーレジスト組成物の調整について説明する。ここで
は、ＤＭＤＧに溶解させた６０重量％のクレゾールノボ
ラック型エポキシ樹脂（日本化薬製）のエポキシ基５０
％をアクリル化した感光性付与のオリゴマー（分子量４
０００）を４６．６７ｇ、メチルエチルケトンに溶解さ
せた８０重量％のビスフェノールＡ型エポキシ樹脂（油
化シェル製、エピコート１００１）１５．０ｇ、イミダ
ゾール硬化剤（四国化成製、２Ｅ４ＭＺ−ＣＮ）１．６
ｇ、感光性モノマーである多価アクリルモノマー（日本
化薬製、Ｒ６０４）３ｇ、同じく多価アクリルモノマー
（共栄社化学製、ＤＰＥ６Ａ）１．５ｇ、分散系消泡剤
（サンノプコ社製、Ｓ−６５）０．７１ｇを混合し、さ
らにこれらの混合物に対し、光開始剤としてのべンゾフ
ェノン（関東化学製）を２ｇ、光増感剤としてのミヒラ
ーケトン（関東化学製）を０．２ｇ加えて、粘度を２５
℃で２．０Ｐａ・ｓに調整したソルダーレジスト組成物
を得る。
【００３９】（２０）上記（１８）で得た配線板の両面
に、上記ソルダーレジスト組成物を２０μｍの厚さで塗
布する。次いで、７０℃で２０分間、７０℃で３０分間
の乾燥処理を行った後、円パターン（マスクパターン）
が描画された厚さ５ｍｍのフォトマスクフィルムを密着
させて載置し、１０００ｍＪ／ｃｍ2 の紫外線で露光
し、ＤＭＴＧ現像処理する。そしてさらに、８０℃で１
時間、１００℃で１時間、１２０℃で１時間、１５０℃
で３時間の条件で加熱処理し、はんだパッド部分（バイ
アホールとそのランド部分を含む）７１が開口した（上
面側開口径２００μｍ、下面側７００μm ）ソルダーレ
ジスト層（厚み２０μｍ）７０を形成する（図２１参
照）。
に、上記ソルダーレジスト組成物を２０μｍの厚さで塗
布する。次いで、７０℃で２０分間、７０℃で３０分間
の乾燥処理を行った後、円パターン（マスクパターン）
が描画された厚さ５ｍｍのフォトマスクフィルムを密着
させて載置し、１０００ｍＪ／ｃｍ2 の紫外線で露光
し、ＤＭＴＧ現像処理する。そしてさらに、８０℃で１
時間、１００℃で１時間、１２０℃で１時間、１５０℃
で３時間の条件で加熱処理し、はんだパッド部分（バイ
アホールとそのランド部分を含む）７１が開口した（上
面側開口径２００μｍ、下面側７００μm ）ソルダーレ
ジスト層（厚み２０μｍ）７０を形成する（図２１参
照）。
【００４０】（２１）次に、ソルダーレジスト層７０を
形成した基板３０を、塩化ニッケル３０ｇ／ｌ、次亜リ
ン酸ナトリウム１０ｇ／ｌ、クエン酸ナトリウム１０ｇ
／ｌからなるｐＨ＝５の無電解ニッケルめっき液に２０
分間浸漬して、開口部７１に厚さ５μｍのニッケルめっ
き層７２を形成する（図２２参照）。さらに、その基板
３０を、シアン化金カリウム２ｇ／ｌ、塩化アンモニウ
ム７５ｇ／ｌ、クエン酸ナトリウム５０ｇ／ｌ、次亜リ
ン酸ナトリウム１０ｇ／ｌからなる無電解金めっき液に
９３℃の条件で２３秒間浸漬して、ニッケルめっき層７
２上に厚さ０．０３μｍの金めっき層７４を析出し、上
面に直径１３３〜１７０μｍの半田パッド７５Ｕを、下
面に直径６００μｍの半田パッド７５Ｄを形成する。
形成した基板３０を、塩化ニッケル３０ｇ／ｌ、次亜リ
ン酸ナトリウム１０ｇ／ｌ、クエン酸ナトリウム１０ｇ
／ｌからなるｐＨ＝５の無電解ニッケルめっき液に２０
分間浸漬して、開口部７１に厚さ５μｍのニッケルめっ
き層７２を形成する（図２２参照）。さらに、その基板
３０を、シアン化金カリウム２ｇ／ｌ、塩化アンモニウ
ム７５ｇ／ｌ、クエン酸ナトリウム５０ｇ／ｌ、次亜リ
ン酸ナトリウム１０ｇ／ｌからなる無電解金めっき液に
９３℃の条件で２３秒間浸漬して、ニッケルめっき層７
２上に厚さ０．０３μｍの金めっき層７４を析出し、上
面に直径１３３〜１７０μｍの半田パッド７５Ｕを、下
面に直径６００μｍの半田パッド７５Ｄを形成する。
【００４１】（２２）そして、ソルダーレジスト層７０
の開口部７１内の半田パッド７５Ｕ、７５Ｄに、はんだ
ペーストを印刷して２００℃でリフローすることにより
はんだバンプ７６Ｕ、７６Ｄを形成し、はんだバンプ７
６Ｕ、７６Ｄを有するパッケージ基板を完成する。
の開口部７１内の半田パッド７５Ｕ、７５Ｄに、はんだ
ペーストを印刷して２００℃でリフローすることにより
はんだバンプ７６Ｕ、７６Ｄを形成し、はんだバンプ７
６Ｕ、７６Ｄを有するパッケージ基板を完成する。
【００４２】引き続き、本発明の第２実施形態に係るパ
ッケージ基板について図２４及び図２５を参照して説明
する。図２２を参照して上述した第１実施形態において
は、コア基板３０の両面に形成される内層銅パターン３
４Ｕ、３４Ｄにグランド層（電極層）３４Ｇ及びランド
−パッド４１が形成された。これに対して、第２実施形
態では、層間樹脂絶縁層５０の上層に形成される導体回
路５８Ｕ、５８Ｄに図２３（Ａ）を参照したと同様に電
源層（電極層）５８Ｇ及びランド−パッド６１が形成さ
れる。
ッケージ基板について図２４及び図２５を参照して説明
する。図２２を参照して上述した第１実施形態において
は、コア基板３０の両面に形成される内層銅パターン３
４Ｕ、３４Ｄにグランド層（電極層）３４Ｇ及びランド
−パッド４１が形成された。これに対して、第２実施形
態では、層間樹脂絶縁層５０の上層に形成される導体回
路５８Ｕ、５８Ｄに図２３（Ａ）を参照したと同様に電
源層（電極層）５８Ｇ及びランド−パッド６１が形成さ
れる。
【００４３】図２４は、第２実施形態のパッケージ基板
の断面図であり、図２５（Ａ）は、層間樹脂絶縁層５０
の上面に形成された導体回路５８Ｕの平面図である。こ
の導体回路５８Ｕには、電源層５８Ｇと、上層側と下層
側とを接続するためのランド−パッド６１とが形成され
ている。図２５（Ａ）中のＢで示す領域内のランド−パ
ッド６１を拡大して図２５（Ｂ）に示す。図２５（Ｂ）
のＸ２−Ｘ２断面が図２４のＸ２−Ｘ２断面に相当す
る。
の断面図であり、図２５（Ａ）は、層間樹脂絶縁層５０
の上面に形成された導体回路５８Ｕの平面図である。こ
の導体回路５８Ｕには、電源層５８Ｇと、上層側と下層
側とを接続するためのランド−パッド６１とが形成され
ている。図２５（Ａ）中のＢで示す領域内のランド−パ
ッド６１を拡大して図２５（Ｂ）に示す。図２５（Ｂ）
のＸ２−Ｘ２断面が図２４のＸ２−Ｘ２断面に相当す
る。
【００４４】図２４に示すように該ランド−パッド６１
は、内層銅パターン３４Ｕに接続されたバイアホール６
０Ｕのランド６１ａと、上層の層間樹脂絶縁層１５０を
貫通するバイアホール１６０Ｕへ接続するパッド６１ｂ
とを一体にしたものであり、該ランド−パッド６１の周
囲には、図２５（Ｂ）に示すように約２００μｍ幅の絶
縁緩衝帯６３が配設されている。
は、内層銅パターン３４Ｕに接続されたバイアホール６
０Ｕのランド６１ａと、上層の層間樹脂絶縁層１５０を
貫通するバイアホール１６０Ｕへ接続するパッド６１ｂ
とを一体にしたものであり、該ランド−パッド６１の周
囲には、図２５（Ｂ）に示すように約２００μｍ幅の絶
縁緩衝帯６３が配設されている。
【００４５】この第２実施形態のパッケージ基板におい
ても、ランド６１ａとパッド６１ｂとを一体化し、該ラ
ンド６１ａとパッド６１ｂとを配線を介さずに接続して
あるため、下層（コア基板３０の上層側の内層銅パター
ン３４Ｕ）と上層（層間樹脂絶縁層１５０）の上側の１
導体配線１５８Ｕとの間での伝送路を短縮し、信号の伝
送速度を高めると共に、抵抗値を低減することができ
る。また、該ランド６１ａとパッド６１ｂとを配線を介
さずに接続してあるので、図２６（Ｂ）を参照して上述
した従来技術のパッケージ基板のように配線とランドと
の間及び配線とパッドとの間の接続部で応力が集中せ
ず、応力集中によって発生するクラックによる断線をパ
ッケージ基板内に生じさせない。
ても、ランド６１ａとパッド６１ｂとを一体化し、該ラ
ンド６１ａとパッド６１ｂとを配線を介さずに接続して
あるため、下層（コア基板３０の上層側の内層銅パター
ン３４Ｕ）と上層（層間樹脂絶縁層１５０）の上側の１
導体配線１５８Ｕとの間での伝送路を短縮し、信号の伝
送速度を高めると共に、抵抗値を低減することができ
る。また、該ランド６１ａとパッド６１ｂとを配線を介
さずに接続してあるので、図２６（Ｂ）を参照して上述
した従来技術のパッケージ基板のように配線とランドと
の間及び配線とパッドとの間の接続部で応力が集中せ
ず、応力集中によって発生するクラックによる断線をパ
ッケージ基板内に生じさせない。
【００４６】なお、上述した実施形態では、セミアディ
ティブ法により形成するパッケージ基板を例示したが、
本発明の構成は、フルアディティブ法により形成するパ
ッケージ基板にも適用し得ることは言うまでもない。ま
た、上述した実施形態では、パッケージ基板をマザーボ
ードに直接取り付ける例を挙げたが、パッケージ基板を
サブボード等を介してマザーボードに接続する場合に
も、本発明のパッケージ基板を好適に使用することがで
きる。また、上述した実施形態では、円形に形成された
ランドとパッドとを一体にしたが、本発明では、楕円、
多角形等の種々の形状のランドとパッドとを一体にする
ことができる。
ティブ法により形成するパッケージ基板を例示したが、
本発明の構成は、フルアディティブ法により形成するパ
ッケージ基板にも適用し得ることは言うまでもない。ま
た、上述した実施形態では、パッケージ基板をマザーボ
ードに直接取り付ける例を挙げたが、パッケージ基板を
サブボード等を介してマザーボードに接続する場合に
も、本発明のパッケージ基板を好適に使用することがで
きる。また、上述した実施形態では、円形に形成された
ランドとパッドとを一体にしたが、本発明では、楕円、
多角形等の種々の形状のランドとパッドとを一体にする
ことができる。
【００４７】
【発明の効果】以上説明したように請求項１及び請求項
２のパッケージ基板においては、ランドとパッドとを配
線を介さずに接続してあるため、下層と上層の導体配線
（導体層）間での伝送路を短縮し、信号の伝送速度を高
めると共に、抵抗値を低減することができる。また、該
ランドとパッドとを配線を介さずに接続してあるので、
配線とランドとの間及び配線とパッドとの間の接続部で
応力が集中せず、応力集中によって発生するクラックに
よる断線をパッケージ基板内に生じさせない。
２のパッケージ基板においては、ランドとパッドとを配
線を介さずに接続してあるため、下層と上層の導体配線
（導体層）間での伝送路を短縮し、信号の伝送速度を高
めると共に、抵抗値を低減することができる。また、該
ランドとパッドとを配線を介さずに接続してあるので、
配線とランドとの間及び配線とパッドとの間の接続部で
応力が集中せず、応力集中によって発生するクラックに
よる断線をパッケージ基板内に生じさせない。
【図１】本発明の第１実施形態に係るパッケージ基板の
製造工程を示す図である。
製造工程を示す図である。
【図２】本発明の第１実施形態に係るパッケージ基板の
製造工程を示す図である。
製造工程を示す図である。
【図３】本発明の第１実施形態に係るパッケージ基板の
製造工程を示す図である。
製造工程を示す図である。
【図４】本発明の第１実施形態に係るパッケージ基板の
製造工程を示す図である。
製造工程を示す図である。
【図５】本発明の第１実施形態に係るパッケージ基板の
製造工程を示す図である。
製造工程を示す図である。
【図６】本発明の第１実施形態に係るパッケージ基板の
製造工程を示す図である。
製造工程を示す図である。
【図７】本発明の第１実施形態に係るパッケージ基板の
製造工程を示す図である。
製造工程を示す図である。
【図８】本発明の第１実施形態に係るパッケージ基板の
製造工程を示す図である。
製造工程を示す図である。
【図９】本発明の第１実施形態に係るパッケージ基板の
製造工程を示す図である。
製造工程を示す図である。
【図１０】本発明の第１実施形態に係るパッケージ基板
の製造工程を示す図である。
の製造工程を示す図である。
【図１１】本発明の第１実施形態に係るパッケージ基板
の製造工程を示す図である。
の製造工程を示す図である。
【図１２】本発明の第１実施形態に係るパッケージ基板
の製造工程を示す図である。
の製造工程を示す図である。
【図１３】本発明の第１実施形態に係るパッケージ基板
の製造工程を示す図である。
の製造工程を示す図である。
【図１４】本発明の第１実施形態に係るパッケージ基板
の製造工程を示す図である。
の製造工程を示す図である。
【図１５】本発明の第１実施形態に係るパッケージ基板
の製造工程を示す図である。
の製造工程を示す図である。
【図１６】本発明の第１実施形態に係るパッケージ基板
の製造工程を示す図である。
の製造工程を示す図である。
【図１７】本発明の第１実施形態に係るパッケージ基板
の製造工程を示す図である。
の製造工程を示す図である。
【図１８】本発明の第１実施形態に係るパッケージ基板
の製造工程を示す図である。
の製造工程を示す図である。
【図１９】本発明の第１実施形態に係るパッケージ基板
の製造工程を示す図である。
の製造工程を示す図である。
【図２０】本発明の第１実施形態に係るパッケージ基板
の製造工程を示す図である。
の製造工程を示す図である。
【図２１】本発明の第１実施形態に係るパッケージ基板
の製造工程を示す図である。
の製造工程を示す図である。
【図２２】本発明の第１実施形態に係るパッケージ基板
を示す断面図である。
を示す断面図である。
【図２３】図２３（Ａ）は、内層銅パターンの形成され
たコア基板の平面図であり、図２３（Ｂ）は、図２３
（Ａ）の一部を拡大して示す平面図である。
たコア基板の平面図であり、図２３（Ｂ）は、図２３
（Ａ）の一部を拡大して示す平面図である。
【図２４】本発明の第２実施形態に係るパッケージ基板
を示す断面図である。
を示す断面図である。
【図２５】図２５（Ａ）は、第２実施形態に係るパッケ
ージ基板に形成された導体回路の平面図であり、図２５
（Ｂ）は、図２５（Ａ）の一部を拡大して示す平面図で
ある。
ージ基板に形成された導体回路の平面図であり、図２５
（Ｂ）は、図２５（Ａ）の一部を拡大して示す平面図で
ある。
【図２６】図２６（Ａ）は従来技術に係るパッケージ基
板の断面図であり、図２６（Ｂ）は、図２６（Ａ）のＢ
−Ｂ断面図である。
板の断面図であり、図２６（Ｂ）は、図２６（Ａ）のＢ
−Ｂ断面図である。
３０ コア基板 ３４Ｕ、３４Ｄ 内層銅パターン（導体層） ３４Ｇ グランド層（電極層） ４１ ランド−パッド ４１ａ ランド ４１ｂ パッド ５０ 層間樹脂絶縁層 ５８Ｕ、５８Ｄ 導体回路 ５８Ｇ 電源層（電極層） ６０Ｕ、６０Ｄ バイアホール ６１ ランド−パッド ６１ａ ランド ６１ｂ パッド
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 23/12 Ｎ
Claims (2)
- 【請求項１】 コア基板の両面に導体層を形成し、層間
樹脂絶縁層を介在させて更に導体層を形成して成り、前
記コア基板のいずれかの面の導体層を電極層として用い
るパッケージ基板であって、 前記電極層を形成する導体層に配設する、コア基板貫通
用のスルーホールのランドと、上面側の層間樹脂絶縁層
を貫通するバイアホールとの接続用のパッドとを一体化
したことを特徴とするパッケージ基板。 - 【請求項２】 コア基板の両面に導体層を形成し、層間
樹脂絶縁層を介在させて更に導体層を形成して成り、前
記いずれかの層間樹脂絶縁層の上面の導体層を電極層と
して用いるパッケージ基板であって、 前記電極層を形成する導体層に配設する、下面層間樹脂
絶縁層を貫通するバイアホールのランドと、上面側の層
間樹脂絶縁層を貫通するバイアホールとの接続用のパッ
ドとを一体化したことを特徴とするパッケージ基板。
Priority Applications (21)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36194797A JP3188863B2 (ja) | 1997-12-10 | 1997-12-10 | パッケージ基板 |
| EP98944278A EP1030365A4 (en) | 1997-10-17 | 1998-09-28 | SUBSTRATE OF A HOUSING |
| CN200610101902XA CN1971899B (zh) | 1997-10-17 | 1998-09-28 | 封装基板 |
| CNB2004100456190A CN100426491C (zh) | 1997-10-17 | 1998-09-28 | 封装基板 |
| US10/850,584 USRE41242E1 (en) | 1997-10-17 | 1998-09-28 | Package substrate |
| CN 200610100699 CN101013685B (zh) | 1997-10-17 | 1998-09-28 | 封装基板 |
| EP07122502A EP1895586A3 (en) | 1997-10-17 | 1998-09-28 | Semiconductor package substrate |
| CN 200610094490 CN1909226B (zh) | 1997-10-17 | 1998-09-28 | 封装基板 |
| EP07122506A EP1895589A3 (en) | 1997-10-17 | 1998-09-28 | Semiconductor package substrate |
| EP07122509A EP1895587A3 (en) | 1997-10-17 | 1998-09-28 | Semiconductor package substrate |
| US09/529,597 US6392898B1 (en) | 1997-10-17 | 1998-09-28 | Package substrate |
| KR1020007004062A KR100691296B1 (ko) | 1997-10-17 | 1998-09-28 | 패키지기판 |
| CNB988102153A CN1161838C (zh) | 1997-10-17 | 1998-09-28 | 封装基板 |
| PCT/JP1998/004350 WO1999021224A1 (fr) | 1997-10-17 | 1998-09-28 | Substrat d'un boitier |
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| MYPI98004731A MY128327A (en) | 1997-10-17 | 1998-10-16 | Package board |
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| US09/905,973 US6490170B2 (en) | 1997-10-17 | 2001-07-17 | Package substrate |
| US09/906,078 US6487088B2 (en) | 1997-10-17 | 2001-07-17 | Package substrate |
| US09/906,076 US20010054513A1 (en) | 1997-10-17 | 2001-07-17 | Package substrate |
| US10/876,287 USRE41051E1 (en) | 1997-10-17 | 2004-06-25 | Package substrate |
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|---|---|---|---|
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|---|---|---|---|
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| Country | Link |
|---|---|
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004055825A (ja) * | 2002-07-19 | 2004-02-19 | Fujitsu Ltd | 実装構造体 |
| EP1835790A1 (en) * | 2004-12-15 | 2007-09-19 | Ibiden Co., Ltd. | Printed wiring board |
| JP2010140990A (ja) * | 2008-12-10 | 2010-06-24 | Renesas Electronics Corp | 配線基板、配線基板の製造方法、半導体装置 |
| JPWO2014002923A1 (ja) * | 2012-06-26 | 2016-05-30 | 株式会社村田製作所 | 実装基板および発光装置 |
-
1997
- 1997-12-10 JP JP36194797A patent/JP3188863B2/ja not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004055825A (ja) * | 2002-07-19 | 2004-02-19 | Fujitsu Ltd | 実装構造体 |
| EP1835790A1 (en) * | 2004-12-15 | 2007-09-19 | Ibiden Co., Ltd. | Printed wiring board |
| US7804031B2 (en) | 2004-12-15 | 2010-09-28 | Ibiden Co., Ltd. | Printed wiring board and manufacturing method thereof |
| EP1835790B1 (en) * | 2004-12-15 | 2011-11-02 | Ibiden Co., Ltd. | Printed wiring board |
| US8198544B2 (en) | 2004-12-15 | 2012-06-12 | Ibiden Co., Ltd. | Printed wiring board and manufacturing method thereof |
| JP2010140990A (ja) * | 2008-12-10 | 2010-06-24 | Renesas Electronics Corp | 配線基板、配線基板の製造方法、半導体装置 |
| US8367939B2 (en) | 2008-12-10 | 2013-02-05 | Renesas Electronics Corporation | Interconnect substrate, method of manufacturing interconnect substrate and semiconductor device |
| JPWO2014002923A1 (ja) * | 2012-06-26 | 2016-05-30 | 株式会社村田製作所 | 実装基板および発光装置 |
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|---|---|
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