JPH11163052A - 半導体装置 - Google Patents
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- JPH11163052A JPH11163052A JP9331980A JP33198097A JPH11163052A JP H11163052 A JPH11163052 A JP H11163052A JP 9331980 A JP9331980 A JP 9331980A JP 33198097 A JP33198097 A JP 33198097A JP H11163052 A JPH11163052 A JP H11163052A
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- 239000000758 substrate Substances 0.000 claims abstract description 43
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Abstract
(57)【要約】
【課題】 フリップチップ半導体装置において、電源配
線パターンのインピーダンスを信号配線パターンのイン
ピーダンスに比べて選択的に増大させ、高周波電気信号
の電源配線パターンへの混入を最小化する。 【解決手段】 実装基板上に、半導体チップ上の電源配
線パターンに対応して凹部を形成し、前記電源配線パタ
ーンと実装基板上の接地パターンとの間隔を増大させ
る。
線パターンのインピーダンスを信号配線パターンのイン
ピーダンスに比べて選択的に増大させ、高周波電気信号
の電源配線パターンへの混入を最小化する。 【解決手段】 実装基板上に、半導体チップ上の電源配
線パターンに対応して凹部を形成し、前記電源配線パタ
ーンと実装基板上の接地パターンとの間隔を増大させ
る。
Description
【０００１】
【発明の属する技術分野】本発明は一般に半導体装置に
関し、特にフリップチップ実装構造を有する半導体装置
に関する。フリップチップ実装技術は、電極パッドを形
成された半導体チップを実装基板上に、前記電極パッド
を形成された面が前記実装基板上の配線パターンに面す
るように裏返した状態で、はんだバンプを介して実装す
る技術であり、ボンディングワイヤを使った場合のよう
な寄生インダクタンスの問題が回避でき、特に携帯電話
等の無線通信システムや自動車用ミリ波レーダ等の高周
波・広帯域用途で使われる半導体装置において広く使わ
れている。フリップチップ実装技術は表面実装技術であ
るため、半導体装置あるいはかかる半導体装置を使った
電子装置を安価に製造することを可能にする。
関し、特にフリップチップ実装構造を有する半導体装置
に関する。フリップチップ実装技術は、電極パッドを形
成された半導体チップを実装基板上に、前記電極パッド
を形成された面が前記実装基板上の配線パターンに面す
るように裏返した状態で、はんだバンプを介して実装す
る技術であり、ボンディングワイヤを使った場合のよう
な寄生インダクタンスの問題が回避でき、特に携帯電話
等の無線通信システムや自動車用ミリ波レーダ等の高周
波・広帯域用途で使われる半導体装置において広く使わ
れている。フリップチップ実装技術は表面実装技術であ
るため、半導体装置あるいはかかる半導体装置を使った
電子装置を安価に製造することを可能にする。
【０００２】
【従来の技術】図９は従来の典型的なフリップチップ構
造の半導体装置１０の構成を示す。図９を参照するに、
半導体装置１０は配線パターン１Ａを担持した実装基板
１と、前記実装基板１上に実装される半導体チップ２と
よりなり、前記半導体チップ２はその主面上に電極等を
含む配線パターン２Ａを担持する。半導体チップ２は前
記実装基板１上に、前記主面が前記実装基板１に面する
ように反転した状態で実装されており、チップ２上の配
線パターン２Ａは実装基板１上の対応する配線パターン
１Ａにはんだバンプ３により電気的および機械的に接続
されている。
造の半導体装置１０の構成を示す。図９を参照するに、
半導体装置１０は配線パターン１Ａを担持した実装基板
１と、前記実装基板１上に実装される半導体チップ２と
よりなり、前記半導体チップ２はその主面上に電極等を
含む配線パターン２Ａを担持する。半導体チップ２は前
記実装基板１上に、前記主面が前記実装基板１に面する
ように反転した状態で実装されており、チップ２上の配
線パターン２Ａは実装基板１上の対応する配線パターン
１Ａにはんだバンプ３により電気的および機械的に接続
されている。
【０００３】
【発明が解決しようとする課題】ところで、このような
フリップチップ構造の半導体装置では、実装基板１と半
導体チップ２との間の距離、あるいは配線パターン１
Ａ、２Ａの幅は、前記配線パターン１Ａあるいは２Ａを
介しての信号伝達が促進されるように、前記配線パター
ン１Ａ，２Ａが所定の最適インピーダンス、典型的には
５０Ωのインピーダンスを有するように設計される。
フリップチップ構造の半導体装置では、実装基板１と半
導体チップ２との間の距離、あるいは配線パターン１
Ａ、２Ａの幅は、前記配線パターン１Ａあるいは２Ａを
介しての信号伝達が促進されるように、前記配線パター
ン１Ａ，２Ａが所定の最適インピーダンス、典型的には
５０Ωのインピーダンスを有するように設計される。
【０００４】ところが、このように設計された半導体装
置では、配線パターン１Ａあるいは２Ａ中の信号ライン
も、また配線パターン１Ａあるいは２Ａ中の電源ライン
も同じ５０Ωのインピーダンスを有するため、高周波信
号が電源ラインにリークしやすい問題があった。この問
題を回避するには電源ラインとして使われる配線パター
ンのインピーダンスを、配線幅を狭める等により増大さ
せればよいが、電源ラインでは配線幅を減少させるのは
電流供給能力を減少させることになり、好ましくない。
置では、配線パターン１Ａあるいは２Ａ中の信号ライン
も、また配線パターン１Ａあるいは２Ａ中の電源ライン
も同じ５０Ωのインピーダンスを有するため、高周波信
号が電源ラインにリークしやすい問題があった。この問
題を回避するには電源ラインとして使われる配線パター
ンのインピーダンスを、配線幅を狭める等により増大さ
せればよいが、電源ラインでは配線幅を減少させるのは
電流供給能力を減少させることになり、好ましくない。
【０００５】そこで、本発明は上記の課題を解決した新
規で有用な半導体装置を提供することを概括的課題とす
る本発明のより具体的な課題は、フリップチップ構成の
半導体装置において、簡単な構成により、配線パターン
のインピーダンスを所望値に設定できる半導体装置を提
供することにある。
規で有用な半導体装置を提供することを概括的課題とす
る本発明のより具体的な課題は、フリップチップ構成の
半導体装置において、簡単な構成により、配線パターン
のインピーダンスを所望値に設定できる半導体装置を提
供することにある。
【０００６】本発明のさらに具体的な課題は、フリップ
チップ構成の半導体装置において、配線パターンのイン
ピーダンスを、電源供給系配線パターンのインピーダン
スが高くなるように設定できる半導体装置を提供するこ
とにある。
チップ構成の半導体装置において、配線パターンのイン
ピーダンスを、電源供給系配線パターンのインピーダン
スが高くなるように設定できる半導体装置を提供するこ
とにある。
【０００７】
【課題を解決するための手段】本発明は、上記の課題
を、請求項１に記載したように、第１の主面を有し、前
記第１の主面上に第１の配線パターンを担持する基板
と、第２の主面を有し、前記第２の主面上に第２の配線
パターンを担持し、前記基板上に前記第２の主面が前記
第１の主面に対面するように配設される半導体チップ
と、前記第１の配線パターンと前記第２の配線パターン
とを相互に電気的および機械的に接続する接続手段とよ
りなる半導体装置において、前記第２の配線パターンは
電源配線パターンを含み、前記第１の主面と前記第２の
主面との間隔は、前記第２の主面上の前記電源配線パタ
ーンに対応する部分において選択的に増大されているこ
とを特徴とする半導体装置により、または請求項２に記
載したように、前記基板の前記第１の主面上には、前記
電源配線パターンに対応して凹部が形成されていること
を特徴とする請求項１記載の半導体装置により、または
請求項３に記載したように、前記半導体チップの前記第
２の主面上には、前記電源配線パターンに対応して凹部
が形成されていることを特徴とする請求項２または３記
載の半導体装置により、または請求項４に記載したよう
に、前記第１の配線パターンは接地パターンを含み、前
記接地パターンは前記凹部の表面を覆うように形成され
ていることを特徴とする請求項２記載の半導体装置によ
り、または請求項５に記載したように、前記凹部は斜面
により画成されており、前記接地パターンは前記斜面上
をも覆うことを特徴とする請求項４記載の半導体装置に
より、または請求項６に記載したように、前記第１の基
板上の前記第１の配線パターンは、前記第１の主面上に
形成された第１の接地パターンを含み、前記基板は、前
記第１の配線パターンの下に、前記第１の主面に実質的
に平行な別の接地パターンをさらに含み、前記凹部は前
記第１の接地パターン中に形成され、前記別の接地パタ
ーンを露出することを特徴とする請求項２記載の半導体
装置により、または請求項７に記載したように、前記基
板は、前記第１の主面に対向する主面上に接地パターン
を担持することを特徴とする請求項２記載の半導体装置
により、または請求項８に記載したように、前記第２の
配線パターンは、マイクロストリップ線路を含むことを
特徴とする請求項１〜７のうち、いずれか一項記載の半
導体装置により、解決する。 ［作用］本発明によれば、前記電源配線パターンのイン
ピーダンスを、前記基板上の第１の主面あるいは前記半
導体チップ上の第２の主面に、前記電源配線パターンに
対応して凹部を形成することにより、前記半導体チップ
上の信号ラインのインピーダンスに対して増大させるこ
とが可能になり、信号ラインから電源配線パターンへの
信号のリークの問題が軽減される。本発明では、前記電
源配線パターンのインピーダンスを増大させるにあた
り、前記電源配線パターンの幅を狭める必要がないた
め、電源配線パターンの抵抗が増大することはない。
を、請求項１に記載したように、第１の主面を有し、前
記第１の主面上に第１の配線パターンを担持する基板
と、第２の主面を有し、前記第２の主面上に第２の配線
パターンを担持し、前記基板上に前記第２の主面が前記
第１の主面に対面するように配設される半導体チップ
と、前記第１の配線パターンと前記第２の配線パターン
とを相互に電気的および機械的に接続する接続手段とよ
りなる半導体装置において、前記第２の配線パターンは
電源配線パターンを含み、前記第１の主面と前記第２の
主面との間隔は、前記第２の主面上の前記電源配線パタ
ーンに対応する部分において選択的に増大されているこ
とを特徴とする半導体装置により、または請求項２に記
載したように、前記基板の前記第１の主面上には、前記
電源配線パターンに対応して凹部が形成されていること
を特徴とする請求項１記載の半導体装置により、または
請求項３に記載したように、前記半導体チップの前記第
２の主面上には、前記電源配線パターンに対応して凹部
が形成されていることを特徴とする請求項２または３記
載の半導体装置により、または請求項４に記載したよう
に、前記第１の配線パターンは接地パターンを含み、前
記接地パターンは前記凹部の表面を覆うように形成され
ていることを特徴とする請求項２記載の半導体装置によ
り、または請求項５に記載したように、前記凹部は斜面
により画成されており、前記接地パターンは前記斜面上
をも覆うことを特徴とする請求項４記載の半導体装置に
より、または請求項６に記載したように、前記第１の基
板上の前記第１の配線パターンは、前記第１の主面上に
形成された第１の接地パターンを含み、前記基板は、前
記第１の配線パターンの下に、前記第１の主面に実質的
に平行な別の接地パターンをさらに含み、前記凹部は前
記第１の接地パターン中に形成され、前記別の接地パタ
ーンを露出することを特徴とする請求項２記載の半導体
装置により、または請求項７に記載したように、前記基
板は、前記第１の主面に対向する主面上に接地パターン
を担持することを特徴とする請求項２記載の半導体装置
により、または請求項８に記載したように、前記第２の
配線パターンは、マイクロストリップ線路を含むことを
特徴とする請求項１〜７のうち、いずれか一項記載の半
導体装置により、解決する。 ［作用］本発明によれば、前記電源配線パターンのイン
ピーダンスを、前記基板上の第１の主面あるいは前記半
導体チップ上の第２の主面に、前記電源配線パターンに
対応して凹部を形成することにより、前記半導体チップ
上の信号ラインのインピーダンスに対して増大させるこ
とが可能になり、信号ラインから電源配線パターンへの
信号のリークの問題が軽減される。本発明では、前記電
源配線パターンのインピーダンスを増大させるにあた
り、前記電源配線パターンの幅を狭める必要がないた
め、電源配線パターンの抵抗が増大することはない。
【０００８】図１は、上記本発明による半導体装置の原
理を説明する図である図１を参照するに、実装基板１１
の上面上には接地電極パターン１１Ａが、全面を覆うよ
うに形成されており、前記実装基板１１上には、主面上
に電極パッド１２Ａ〜１２Ｄを形成された半導体チップ
が、前記主面が前記実装基板１１の上面に対面するよう
に、はんだバンプ等の接続手段１３により、フリップチ
ップ実装されている。
理を説明する図である図１を参照するに、実装基板１１
の上面上には接地電極パターン１１Ａが、全面を覆うよ
うに形成されており、前記実装基板１１上には、主面上
に電極パッド１２Ａ〜１２Ｄを形成された半導体チップ
が、前記主面が前記実装基板１１の上面に対面するよう
に、はんだバンプ等の接続手段１３により、フリップチ
ップ実装されている。
【０００９】より具体的には、電極パッド１２Ａおよび
１２Ｄは接地電極であり、はんだバンプ１３により前記
接地電極パターン１１Ａに電気的および機械的に接続さ
れており、また電極１２Ｂは信号配線パターンの一部を
形成している。信号配線パターン１２Ｂは前記実装基板
１１上の接地電極パターン１１Ａに対面し、例えば５０
Ωの所定インピーダンスを有するマイクロストリップ線
路を形成する。また、このために、前記信号配線パター
ン１２Ｂと前記接地電極パターン１１Ａとの間隔Ｈ1 は
所定値、例えば約１５μｍに設定される。
１２Ｄは接地電極であり、はんだバンプ１３により前記
接地電極パターン１１Ａに電気的および機械的に接続さ
れており、また電極１２Ｂは信号配線パターンの一部を
形成している。信号配線パターン１２Ｂは前記実装基板
１１上の接地電極パターン１１Ａに対面し、例えば５０
Ωの所定インピーダンスを有するマイクロストリップ線
路を形成する。また、このために、前記信号配線パター
ン１２Ｂと前記接地電極パターン１１Ａとの間隔Ｈ1 は
所定値、例えば約１５μｍに設定される。
【００１０】さらに、本発明では、前記半導体チップ１
２上において電源配線パターンの一部を構成する電極パ
ッド１２Ｃに対応して、前記実装基板１１の主面に凹部
１１Ｂが形成されている。前記凹部１１Ｂは前記接地電
極パターン１１Ａにより覆われているが、前記電源配線
パターン１２Ｃと前記凹部１１Ｂ上の接地電極パターン
１１Ａとの間の間隔Ｈ2 は前記間隔Ｈ1 よりも増大され
ており、その結果前記電源配線パターン１２Ｃのインピ
ーダンスは前記信号配線パターン１２Ｂのインピーダン
スよりも増大する。
２上において電源配線パターンの一部を構成する電極パ
ッド１２Ｃに対応して、前記実装基板１１の主面に凹部
１１Ｂが形成されている。前記凹部１１Ｂは前記接地電
極パターン１１Ａにより覆われているが、前記電源配線
パターン１２Ｃと前記凹部１１Ｂ上の接地電極パターン
１１Ａとの間の間隔Ｈ2 は前記間隔Ｈ1 よりも増大され
ており、その結果前記電源配線パターン１２Ｃのインピ
ーダンスは前記信号配線パターン１２Ｂのインピーダン
スよりも増大する。
【００１１】図２は、電源配線パターン１２Ｃについ
て、幅が１０μｍの場合と２０μｍの場合に前記間隔な
いし高さＨ2 を様々に変化させた場合のインピーダンス
を計算した結果を示す。図２を参照するに、パターン幅
が１０μｍの場合、予想される通り、パターン幅が２０
μｍの場合よりもインピーダンスは高いが、いずれの場
合でも、インピーダンスは高さＨ2 の増大と共に増大
し、高さＨ2 を１００μｍまで増大させた場合、インピ
ーダンスは約１００Ωあるいはそれ以上に達することが
わかる。
て、幅が１０μｍの場合と２０μｍの場合に前記間隔な
いし高さＨ2 を様々に変化させた場合のインピーダンス
を計算した結果を示す。図２を参照するに、パターン幅
が１０μｍの場合、予想される通り、パターン幅が２０
μｍの場合よりもインピーダンスは高いが、いずれの場
合でも、インピーダンスは高さＨ2 の増大と共に増大
し、高さＨ2 を１００μｍまで増大させた場合、インピ
ーダンスは約１００Ωあるいはそれ以上に達することが
わかる。
【００１２】
【発明の実施の形態】図３（Ａ），（Ｂ）は、本発明の
一実施例によるフリップチップ半導体装置２０の構成を
示す。ただし、図３（Ａ）は前記フリップチップ半導体
装置２０の一部を構成する半導体チップ２１の下面上に
形成される配線パターンを、また図３（Ｂ）は、前記図
３（Ａ）の配線パターンに対応して前記半導体装置２０
の一部を構成する実装基板２２上に形成される配線パタ
ーンを示す。
一実施例によるフリップチップ半導体装置２０の構成を
示す。ただし、図３（Ａ）は前記フリップチップ半導体
装置２０の一部を構成する半導体チップ２１の下面上に
形成される配線パターンを、また図３（Ｂ）は、前記図
３（Ａ）の配線パターンに対応して前記半導体装置２０
の一部を構成する実装基板２２上に形成される配線パタ
ーンを示す。
【００１３】図３（Ａ）を参照するに、前記半導体チッ
プ２１の下面上には、半導体チップ２１中に直列接続し
て形成された一対のＦＥＴの各々のゲート電極に共通に
接続され、入力電圧信号を供給する入力信号配線パター
ン２１Ａと、前記信号ラインパターン２１Ａに接続さ
れ、これに電源電圧をバイアス電圧として供給する第１
の電源配線パターン２１Ｂと、前記各々のＦＥＴのドレ
イン電極に共通に接続され、出力電圧信号を担持する出
力信号配線パターン２１Ｃと、前記配線パターン２１Ｃ
に接続され、これに電源電圧を供給する第２の電源配線
パターン２１Ｄとが形成されており、さらに前記各々の
ＦＥＴのソース電極パターン２１Ｅおよび２１Ｆが形成
されている。また、前記電源配線パターン２１Ｂおよび
２１Ｄは、それぞれダイオードあるいは抵抗よりなる保
護素子２１Ｇ、２１Ｈにより接地端子に接続されてい
る。
プ２１の下面上には、半導体チップ２１中に直列接続し
て形成された一対のＦＥＴの各々のゲート電極に共通に
接続され、入力電圧信号を供給する入力信号配線パター
ン２１Ａと、前記信号ラインパターン２１Ａに接続さ
れ、これに電源電圧をバイアス電圧として供給する第１
の電源配線パターン２１Ｂと、前記各々のＦＥＴのドレ
イン電極に共通に接続され、出力電圧信号を担持する出
力信号配線パターン２１Ｃと、前記配線パターン２１Ｃ
に接続され、これに電源電圧を供給する第２の電源配線
パターン２１Ｄとが形成されており、さらに前記各々の
ＦＥＴのソース電極パターン２１Ｅおよび２１Ｆが形成
されている。また、前記電源配線パターン２１Ｂおよび
２１Ｄは、それぞれダイオードあるいは抵抗よりなる保
護素子２１Ｇ、２１Ｈにより接地端子に接続されてい
る。
【００１４】一方、図３（Ｂ）に示すように、前記実装
基板２２の主面は接地パターン２２Ｇにより一様に覆わ
れ、さらに前記接地パターン２２Ｇ中には、前記電極パ
ターン２１Ａに対応して信号配線パターン２２Ａが、対
応するカットアウト部２２Ｇ a 中に形成される。同様
に、前記電極パターン２１Ｂに対応する電源配線パター
ン２２Ｂが、対応するカットアウト部２２Ｇb 中に、ま
た前記電極パターン２１Ｃに対応する信号配線パターン
２２Ｃが対応するカットアウト部２２Ｇc 中に、さらに
前記電源配線パターン２２Ｄに対応する電源配線パター
ン２２Ｄが、対応するカットアウト部２２Ｇd 中に形成
される。ただし、図３（Ｂ）中、図３（Ａ）の半導体チ
ップ２１を実装した場合のチップ２１上の配線パターン
を、前記接地パターン２２Ｇおよびパターン２２Ａ〜２
２Ｄに重畳して、破線で示してある。
基板２２の主面は接地パターン２２Ｇにより一様に覆わ
れ、さらに前記接地パターン２２Ｇ中には、前記電極パ
ターン２１Ａに対応して信号配線パターン２２Ａが、対
応するカットアウト部２２Ｇ a 中に形成される。同様
に、前記電極パターン２１Ｂに対応する電源配線パター
ン２２Ｂが、対応するカットアウト部２２Ｇb 中に、ま
た前記電極パターン２１Ｃに対応する信号配線パターン
２２Ｃが対応するカットアウト部２２Ｇc 中に、さらに
前記電源配線パターン２２Ｄに対応する電源配線パター
ン２２Ｄが、対応するカットアウト部２２Ｇd 中に形成
される。ただし、図３（Ｂ）中、図３（Ａ）の半導体チ
ップ２１を実装した場合のチップ２１上の配線パターン
を、前記接地パターン２２Ｇおよびパターン２２Ａ〜２
２Ｄに重畳して、破線で示してある。
【００１５】図４は、図３（Ｂ）に示す実装基板２２
の、ラインＡ−Ａ’に沿った断面図を示す。図４を参照
するに、前記実装基板２２中には前記接地パターン２２
Ｇの下側にさらに別の接地パターン２２Ｈが埋設されて
おり、前記接地パターン２２Ｇと前記接地パターン２２
Ｈとは、導体プラグ２２ｇにより相互に接続されてい
る。また、前記基板２２上には前記半導体チップ２１上
の電源配線パターン２１Ｂに対応して凹部２２Ｇ1 が形
成されており、前記凹部２２Ｇ1 において前記下側接地
パターン２２Ｈが露出している。同様に、前記電源配線
パターン２１Ｄに対応して前記実装基板２２上には凹部
２２Ｇ2 が形成されており、前記下側接地パターン２２
Ｈは前記凹部２２Ｇ2 においても、前記凹部２２Ｇ1 に
おけると同様に露出されている。
の、ラインＡ−Ａ’に沿った断面図を示す。図４を参照
するに、前記実装基板２２中には前記接地パターン２２
Ｇの下側にさらに別の接地パターン２２Ｈが埋設されて
おり、前記接地パターン２２Ｇと前記接地パターン２２
Ｈとは、導体プラグ２２ｇにより相互に接続されてい
る。また、前記基板２２上には前記半導体チップ２１上
の電源配線パターン２１Ｂに対応して凹部２２Ｇ1 が形
成されており、前記凹部２２Ｇ1 において前記下側接地
パターン２２Ｈが露出している。同様に、前記電源配線
パターン２１Ｄに対応して前記実装基板２２上には凹部
２２Ｇ2 が形成されており、前記下側接地パターン２２
Ｈは前記凹部２２Ｇ2 においても、前記凹部２２Ｇ1 に
おけると同様に露出されている。
【００１６】かかる構成では、前記信号配線パターン２
１Ａあるいは２１Ｃは、前記実装基板２２上の接地パタ
ーン２２Ｇと所定の間隔で対向し、所定のインピーダン
スを有するマイクロストリップ線路を形成するが、前記
電源配線パターン２１Ｂあるいは２１Ｄは、前記下側接
地パターン２２Ｈと対向するため、前記信号配線パター
ン２１Ａあるいは２１Ｃよりも高いインピーダンスを有
する。このため、信号配線パターン２１Ａあるいは２１
Ｃ上の高周波信号が前記電源配線パターン２１Ｂあるい
は２１Ｄを伝播して、半導体装置が使われている電子装
置中の他の部分に干渉を生じる問題が実質的に軽減され
る。
１Ａあるいは２１Ｃは、前記実装基板２２上の接地パタ
ーン２２Ｇと所定の間隔で対向し、所定のインピーダン
スを有するマイクロストリップ線路を形成するが、前記
電源配線パターン２１Ｂあるいは２１Ｄは、前記下側接
地パターン２２Ｈと対向するため、前記信号配線パター
ン２１Ａあるいは２１Ｃよりも高いインピーダンスを有
する。このため、信号配線パターン２１Ａあるいは２１
Ｃ上の高周波信号が前記電源配線パターン２１Ｂあるい
は２１Ｄを伝播して、半導体装置が使われている電子装
置中の他の部分に干渉を生じる問題が実質的に軽減され
る。
【００１７】図５は、図３，図４の実装基板２２の一変
形例を示す。ただし、図５は図３のラインＢ−Ｂ’に沿
った断面図に対応する断面図である。図５の変形例で
は、前記下側接地パターン２２Ｈの更に下側に別の接地
パターン２２Ｉが、導体プラグ２２ｈにより前記接地パ
ターン２２Ｈに接続・形成され、さらに前記凹部２２Ｇ
1 中に、前記接地パターン２２Ｉを露出する別の開口部
を形成する。その際、前記接地パターン２２Ｉを露出す
る開口部の径を前記凹部２２Ｇ1 の径Ｌよりも小さく設
定することにより、かかる凹部ないし溝における接地パ
ターン２２Ｉのインピーダンスの急変を緩和でき、かか
る凹部における信号の反射等の問題を軽減できる。
形例を示す。ただし、図５は図３のラインＢ−Ｂ’に沿
った断面図に対応する断面図である。図５の変形例で
は、前記下側接地パターン２２Ｈの更に下側に別の接地
パターン２２Ｉが、導体プラグ２２ｈにより前記接地パ
ターン２２Ｈに接続・形成され、さらに前記凹部２２Ｇ
1 中に、前記接地パターン２２Ｉを露出する別の開口部
を形成する。その際、前記接地パターン２２Ｉを露出す
る開口部の径を前記凹部２２Ｇ1 の径Ｌよりも小さく設
定することにより、かかる凹部ないし溝における接地パ
ターン２２Ｉのインピーダンスの急変を緩和でき、かか
る凹部における信号の反射等の問題を軽減できる。
【００１８】図４あるいは図５の凹部２２Ｇ1 あるいは
２２Ｇ2 は、周知のエッチング技術により、容易に形成
することができる。図６は、本発明の第２実施例による
フリップチップ半導体装置３０の構成を示す。ただし、
図６も、図３中ラインＢ−Ｂ’に沿った断面図に対応す
る断面図である。
２２Ｇ2 は、周知のエッチング技術により、容易に形成
することができる。図６は、本発明の第２実施例による
フリップチップ半導体装置３０の構成を示す。ただし、
図６も、図３中ラインＢ−Ｂ’に沿った断面図に対応す
る断面図である。
【００１９】図６を参照するに、フリップチップ半導体
装置３０は、下面に図３の信号配線パターン２１Ａに対
応する信号配線パターン３１Ａおよびこれに連続し図３
の電源配線パターン２１Ｂに対応する電源配線パターン
３１Ｂを形成された半導体チップ３１と、主面上に前記
接地電極パターン２２Ｇに対応する接地電極パターン３
２Ａおよび前記電源配線パターン２２Ｂに対応する電源
配線パターン３２Ｂを形成され、前記半導体チップ３１
を、前記配線パターン３１Ａ，３１Ｂが前記配線パター
ン３２Ａ，３２Ｂに対面する状態で担持する実装基板３
２とよりなり、前記半導体チップ３１は前記実装基板３
２上に、前記チップ３１上の電極中に含まれる電源パタ
ーン３１Ｂを、前記実装基板３２上の電源配線パターン
３２Ｂにはんだバンプ３３により電気的および機械的に
結合することにより実装される。
装置３０は、下面に図３の信号配線パターン２１Ａに対
応する信号配線パターン３１Ａおよびこれに連続し図３
の電源配線パターン２１Ｂに対応する電源配線パターン
３１Ｂを形成された半導体チップ３１と、主面上に前記
接地電極パターン２２Ｇに対応する接地電極パターン３
２Ａおよび前記電源配線パターン２２Ｂに対応する電源
配線パターン３２Ｂを形成され、前記半導体チップ３１
を、前記配線パターン３１Ａ，３１Ｂが前記配線パター
ン３２Ａ，３２Ｂに対面する状態で担持する実装基板３
２とよりなり、前記半導体チップ３１は前記実装基板３
２上に、前記チップ３１上の電極中に含まれる電源パタ
ーン３１Ｂを、前記実装基板３２上の電源配線パターン
３２Ｂにはんだバンプ３３により電気的および機械的に
結合することにより実装される。
【００２０】かかる構成では、前記チップ３１の電極中
に含まれ高周波信号を担持する信号配線パターン３１Ａ
は、前記接地電極パターン３２Ａに対して所定の間隔Ｈ
1 で保持され、所定の例えば５０Ωのインピーダンスを
有するマイクロストリップラインを形成する。これに対
し、前記実装基板３２上には、前記チップ３１上の電源
配線パターン電極３１Ｂに対応して凹部ないし溝３２Ｇ
が形成され、その結果前記電源配線パターン３１Ｂと前
記溝３２Ｇ上の前記接地電極パターン３２Ａとの間の間
隔Ｈ2 は前記凹部３２Ｇにおいて前記間隔Ｈ1 よりも大
きくなっている。これに伴い、前記電源配線パターン３
１Ｂのインピーダンスは前記信号配線パターン３１Ａの
インピーダンスよりも高くなる。
に含まれ高周波信号を担持する信号配線パターン３１Ａ
は、前記接地電極パターン３２Ａに対して所定の間隔Ｈ
1 で保持され、所定の例えば５０Ωのインピーダンスを
有するマイクロストリップラインを形成する。これに対
し、前記実装基板３２上には、前記チップ３１上の電源
配線パターン電極３１Ｂに対応して凹部ないし溝３２Ｇ
が形成され、その結果前記電源配線パターン３１Ｂと前
記溝３２Ｇ上の前記接地電極パターン３２Ａとの間の間
隔Ｈ2 は前記凹部３２Ｇにおいて前記間隔Ｈ1 よりも大
きくなっている。これに伴い、前記電源配線パターン３
１Ｂのインピーダンスは前記信号配線パターン３１Ａの
インピーダンスよりも高くなる。
【００２１】特に、本実施例では前記凹部３２Ｇが、領
域３２Ｇａにおいて滑らかな側壁で画成されており、こ
のため前記凹部３２Ｇにおけるインピーダンスの変化が
ゆるやかになり、前記チップ３１上において前記凹部３
２Ｇを横切って延在する配線電源パターン３１Ｃにおけ
るインピーダンスの急変、およびこれに伴う信号の反射
の問題が、図５の実施例の場合と同様に最小化される。
域３２Ｇａにおいて滑らかな側壁で画成されており、こ
のため前記凹部３２Ｇにおけるインピーダンスの変化が
ゆるやかになり、前記チップ３１上において前記凹部３
２Ｇを横切って延在する配線電源パターン３１Ｃにおけ
るインピーダンスの急変、およびこれに伴う信号の反射
の問題が、図５の実施例の場合と同様に最小化される。
【００２２】図７は、本発明の第３実施例によるフリッ
プチップ半導体装置４０の構成を示す。図７を参照する
に、前記フリップチップ半導体装置４０は、図示してい
ない信号電極の他に接地電極４１Ａおよび電源配線パタ
ーン４１Ｂを担持する半導体チップ４１と、前記半導体
チップ４１がはんだバンプ４３によりフリップチップ実
装される、接地電極パターン４２Ａを一様な厚さに形成
された実装基板４２とよりなるが、前記電源配線パター
ン４１Ｂに対応して前記半導体チップ４１の下面には凹
部ないし溝４１Ｇが形成され、前記電源配線パターン４
１Ｂはかかる凹部４１Ｇに形成される。
プチップ半導体装置４０の構成を示す。図７を参照する
に、前記フリップチップ半導体装置４０は、図示してい
ない信号電極の他に接地電極４１Ａおよび電源配線パタ
ーン４１Ｂを担持する半導体チップ４１と、前記半導体
チップ４１がはんだバンプ４３によりフリップチップ実
装される、接地電極パターン４２Ａを一様な厚さに形成
された実装基板４２とよりなるが、前記電源配線パター
ン４１Ｂに対応して前記半導体チップ４１の下面には凹
部ないし溝４１Ｇが形成され、前記電源配線パターン４
１Ｂはかかる凹部４１Ｇに形成される。
【００２３】かかる構成によっても、電源配線パターン
４１Ｂのインピーダンスを選択的に増大させ、信号配線
パターンからの高周波電気信号の電源配線パターンへの
リークを軽減することが可能になる。図８は、本発明の
第４実施例によるフリップチップ半導体装置５０の構成
を示す。
４１Ｂのインピーダンスを選択的に増大させ、信号配線
パターンからの高周波電気信号の電源配線パターンへの
リークを軽減することが可能になる。図８は、本発明の
第４実施例によるフリップチップ半導体装置５０の構成
を示す。
【００２４】図８を参照するに、フリップチップ半導体
装置５０は下面に電極パターン５１Ａ〜５１Ｄを形成さ
れた半導体チップ５１と、主面上に接地電極パターン５
２Ａを形成され、前記半導体チップ５１を、前記電極パ
ターン５１Ａ〜５１Ｄが前記接地電極パターン５２Ａに
対面する状態で担持する実装基板５２とよりなり、前記
半導体チップ５１は前記実装基板５２上に、前記電極中
に含まれる接地電極パターン５１Ａ，５１Ｄを前記接地
電極パターン５１Ａにはんだバンプ５３により電気的お
よび機械的に結合することにより実装される。
装置５０は下面に電極パターン５１Ａ〜５１Ｄを形成さ
れた半導体チップ５１と、主面上に接地電極パターン５
２Ａを形成され、前記半導体チップ５１を、前記電極パ
ターン５１Ａ〜５１Ｄが前記接地電極パターン５２Ａに
対面する状態で担持する実装基板５２とよりなり、前記
半導体チップ５１は前記実装基板５２上に、前記電極中
に含まれる接地電極パターン５１Ａ，５１Ｄを前記接地
電極パターン５１Ａにはんだバンプ５３により電気的お
よび機械的に結合することにより実装される。
【００２５】かかる構成では、前記チップ５１の電極中
に含まれ高周波信号を担持する信号電極配線パターンを
形成する電極パターン５１Ｂは、前記接地電極パターン
５２Ａに対して所定の間隔Ｈ1 で保持され、所定の例え
ば５０Ωのインピーダンスを有するマイクロストリップ
ラインを形成する。これに対し、前記実装基板５２上の
接地電極パターン５２Ａには、前記チップ５１の電極中
に含まれ電源配線パターンを構成する電極パターン５１
Ｃに対応してカットアウト５２Ｇが形成され、その結果
前記電源配線パターン５１Ｃのインピーダンスは前記信
号配線パターン５１Ｂのインピーダンスよりも高くな
る。
に含まれ高周波信号を担持する信号電極配線パターンを
形成する電極パターン５１Ｂは、前記接地電極パターン
５２Ａに対して所定の間隔Ｈ1 で保持され、所定の例え
ば５０Ωのインピーダンスを有するマイクロストリップ
ラインを形成する。これに対し、前記実装基板５２上の
接地電極パターン５２Ａには、前記チップ５１の電極中
に含まれ電源配線パターンを構成する電極パターン５１
Ｃに対応してカットアウト５２Ｇが形成され、その結果
前記電源配線パターン５１Ｃのインピーダンスは前記信
号配線パターン５１Ｂのインピーダンスよりも高くな
る。
【００２６】本実施例では、前記カットアウト５２Ｇで
実装基板５２が露出しているが、このような構成でも、
前記電源配線パターン５１Ｃのインピーダンスを信号配
線パターン５１Ｂよりも増大させることが可能になる。
一方、前記カットアウト５２Ｇを形成した構成では、前
記電源配線パターンのインピーダンスが不安定になりや
すいので、図８の例では、実装基板５２の対向主面上に
別の接地電極５２Ｂを設けている。接地電極５２Ｂは、
実装基板５２中に埋設してもよい。
実装基板５２が露出しているが、このような構成でも、
前記電源配線パターン５１Ｃのインピーダンスを信号配
線パターン５１Ｂよりも増大させることが可能になる。
一方、前記カットアウト５２Ｇを形成した構成では、前
記電源配線パターンのインピーダンスが不安定になりや
すいので、図８の例では、実装基板５２の対向主面上に
別の接地電極５２Ｂを設けている。接地電極５２Ｂは、
実装基板５２中に埋設してもよい。
【００２７】以上、本発明を好ましい実施例について説
明したが、本発明はかかる特定の実施例に限定されるも
のではなく、特許請求の範囲に記載した本発明の要旨内
において様々な変形・変更が可能である。
明したが、本発明はかかる特定の実施例に限定されるも
のではなく、特許請求の範囲に記載した本発明の要旨内
において様々な変形・変更が可能である。
【００２８】
【発明の効果】請求項１〜８記載の本発明の特徴によれ
ば、第１の主面を有し、前記第１の主面上に第１の配線
パターンを担持する基板と、第２の主面を有し、前記第
２の主面上に第２の配線パターンを担持し、前記基板上
に前記第２の主面が前記第１の主面に対面するように配
設される半導体チップと、前記第１の配線パターンと前
記第２の配線パターンとを相互に電気的および機械的に
接続する接続手段とよりなる半導体装置において、前記
第２の配線パターンは電源配線パターンを含み、前記第
１の主面と前記第２の主面との間隔を、前記第２の主面
上の前記電源配線パターンに対応する部分において選択
的に増大させることにより、前記電源配線パターンのイ
ンピーダンスを、前記第２の配線パターンに含まれる信
号配線パターンのインピーダンスよりも増大させること
ができ、前記信号配線パターンから前記電源配線パター
ンへの高周波電気信号のリークを軽減することが可能に
なる。
ば、第１の主面を有し、前記第１の主面上に第１の配線
パターンを担持する基板と、第２の主面を有し、前記第
２の主面上に第２の配線パターンを担持し、前記基板上
に前記第２の主面が前記第１の主面に対面するように配
設される半導体チップと、前記第１の配線パターンと前
記第２の配線パターンとを相互に電気的および機械的に
接続する接続手段とよりなる半導体装置において、前記
第２の配線パターンは電源配線パターンを含み、前記第
１の主面と前記第２の主面との間隔を、前記第２の主面
上の前記電源配線パターンに対応する部分において選択
的に増大させることにより、前記電源配線パターンのイ
ンピーダンスを、前記第２の配線パターンに含まれる信
号配線パターンのインピーダンスよりも増大させること
ができ、前記信号配線パターンから前記電源配線パター
ンへの高周波電気信号のリークを軽減することが可能に
なる。
【図１】本発明の原理を説明する図である。
【図２】本発明の原理を説明する別の図である。
【図３】（Ａ），（Ｂ）は本発明の第１実施例によるフ
リップチップ半導体装置の構成を示す図である。
リップチップ半導体装置の構成を示す図である。
【図４】本発明の第１実施例で使われる実装基板の構成
を示す断面図である。
を示す断面図である。
【図５】図４の実装基板の変形例を示す図である。
【図６】本発明の第２実施例によるフリップチップ半導
体装置の構成を示す図である。
体装置の構成を示す図である。
【図７】本発明の第３実施例によるフリップチップ半導
体装置の構成を示す図である。
体装置の構成を示す図である。
【図８】本発明の第４実施例によるフリップチップ半導
体装置の構成を示す図である。
体装置の構成を示す図である。
【図９】従来のフリップチップ半導体装置の構成を示す
図である。
図である。
１０，２０，３０，４０，５０ 半導体装置 １，１１．２２，３２，４２，５２ 実装基板 １Ａ，２Ａ，１２Ａ〜１２Ｄ，２１Ａ〜２１Ｈ, ２２Ａ
〜２２Ｄ，３１Ａ〜３１Ｄ，４１Ａ〜４１Ｂ，５１Ａ〜
５１Ｄ 配線パターン ２，１２，２１，３１，４１，５１ 半導体チップ ３，１３ はんだバンプ １１Ａ，２２Ｇ，２２Ｇ1 ，２２Ｇ2 ，２２Ｈ，２２
Ｉ，３２Ａ，４２Ａ，５２Ａ，５２Ｂ 接地パターン １１Ｂ，２２Ａ〜２２Ｄ，３２Ｇ，４１Ｇ 凹部 ２２Ｇa 〜２２Ｇd ，５２Ｇカットアウト ２２ｇ，２２ｈ 導体プラグ
〜２２Ｄ，３１Ａ〜３１Ｄ，４１Ａ〜４１Ｂ，５１Ａ〜
５１Ｄ 配線パターン ２，１２，２１，３１，４１，５１ 半導体チップ ３，１３ はんだバンプ １１Ａ，２２Ｇ，２２Ｇ1 ，２２Ｇ2 ，２２Ｈ，２２
Ｉ，３２Ａ，４２Ａ，５２Ａ，５２Ｂ 接地パターン １１Ｂ，２２Ａ〜２２Ｄ，３２Ｇ，４１Ｇ 凹部 ２２Ｇa 〜２２Ｇd ，５２Ｇカットアウト ２２ｇ，２２ｈ 導体プラグ
Claims (8)
- 【請求項１】 第１の主面を有し、前記第１の主面上に
第１の配線パターンを担持する基板と、 第２の主面を有し、前記第２の主面上に第２の配線パタ
ーンを担持し、前記基板上に前記第２の主面が前記第１
の主面に対面するように配設される半導体チップと、 前記第１の配線パターンと前記第２の配線パターンとを
相互に電気的および機械的に接続する接続手段とよりな
る半導体装置において、 前記第２の配線パターンは電源配線パターンを含み、 前記第１の主面と前記第２の主面との間隔は、前記第２
の主面上の前記電源配線パターンに対応する部分におい
て選択的に増大されていることを特徴とする半導体装
置。 - 【請求項２】 前記基板の前記第１の主面上には、前記
電源配線パターンに対応して凹部が形成されていること
を特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記半導体チップの前記第２の主面上に
は、前記電源配線パターンに対応して凹部が形成されて
いることを特徴とする請求項２または３記載の半導体装
置。 - 【請求項４】 前記第１の配線パターンは接地パターン
を含み、前記接地パターンは前記凹部の表面を覆うよう
に形成されていることを特徴とする請求項２記載の半導
体装置。 - 【請求項５】 前記凹部は斜面により画成されており、
前記接地パターンは前記斜面上をも覆うことを特徴とす
る請求項４記載の半導体装置。 - 【請求項６】 前記第１の基板上の前記第１の配線パタ
ーンは、前記第１の主面上に形成された第１の接地パタ
ーンを含み、前記基板は、前記第１の配線パターンの下
に、前記第１の主面に実質的に平行な別の接地パターン
をさらに含み、前記凹部は前記第１の接地パターン中に
形成され、前記別の接地パターンを露出することを特徴
とする請求項２記載の半導体装置。 - 【請求項７】 前記基板は、前記第１の主面に対向する
主面上に接地パターンを担持することを特徴とする請求
項２記載の半導体装置。 - 【請求項８】 前記第２の配線パターンは、マイクロス
トリップ線路を含むことを特徴とする請求項１〜７のう
ち、いずれか一項記載の半導体装置。
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