JP4045181B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、数GHz以上の超高周波の信号処理や、数Gbps以上の高速の光通信などに用いられる、半導体素子を内蔵した半導体装置に関する発明である。
【0002】
【従来の技術】
従来の半導体装置の構造について簡単に説明する。
【0003】
従来の半導体装置は、誘電体基板上に半導体素子が搭載され、その半導体素子を誘電体リングが取り囲み、さらにその誘電体リングの上には、半導体素子を覆うように金属蓋が搭載された構造を有する。そして、外部の他の機器と接続するための外部電極が複数、誘電体基板上に配置されている。さらに、半導体素子には金属細線が接続されており、その金属細線は、誘電体基板上に配置された配線を介して外部電極と電気的に接続されている。
【0004】
また、半導体素子を搭載している誘電体基板は、裏側に放熱用の金属板が貼りつけられており、この金属板と半導体素子とを接続するように、誘電体基板には複数のスルーホールが形成されている。
【0005】
【特許文献1】
特開平5−129462号公報
【特許文献2】
特開平7−50362号公報
【0006】
【発明が解決しようとする課題】
しかしながら、従来の半導体装置は、特開平7−50362号公報にあるように、半導体素子と外部電極とをつなぐ配線が、誘電体基板上に形成された導体層と単一のスルーホールで形成されている。このために、導体層とスルーホールとの間が直角に折れ曲がっている構造を有するので、配線に大きな寄生容量が発生する。ゆえに、半導体装置と外部機器との間で特に周波数の高い信号を入出力しにくいという問題点があった。
【0007】
【課題を解決するための手段】
以上の問題を解決するために、本発明の半導体装置は、半導体素子と、半導体素子の周囲を取り囲む第1の誘電体基板と、半導体素子の周囲を取り囲み、第1の誘電体基板上に配置された第2の誘電体基板と、第2の誘電体基板上に配置され、半導体素子を覆うように配置された金属蓋と、前記第1の誘電体基板を貫通し、外部電極と電気的に接続される第1のスルーホール配線と、第2の誘電体基板を貫通し、半導体素子と電気的に接続される第2のスルーホール配線と、第1の誘電体基板と第2の誘電体基板に挟まれた内部配線とを有し、半導体素子は、第1のスルーホール配線、第2のスルーホール配線、内部配線を介して外部電極と接続されており、第1のスルーホール配線と、第2のスルーホール配線とが、互いに内部配線に対して離間して電気的に接続されている。
【0008】
【発明の実施の形態】
(第1の実施例)図1は、本発明の第1、第2、第3の実施例である半導体装置を示す平面図である。本発明の各実施例は、平面図で表すとどの実施例も同じなので、平面図は各実施例の説明において共通使用する。なお、図1の平面図においては、半導体装置の内部構造を示すため、金属蓋15を省略してある。一方、図2は、本発明の第1の実施例である半導体装置を示す断面図であり、図1を点線XYに沿って切断した断面を示している。また、図3は、本発明の第1の実施例の変形例を示す断面図である。以下、図1、図2、図3を用いて、本発明の第1の実施例について説明する。
【0009】
本発明の半導体装置は、半導体素子12が搭載されている金属板11と、請求項において外部電極に相当するリード端子18とが同一仮想平面上に配置されている。リード端子18は、この半導体装置を外部の他の機器と電気的に接続するためのものであり、金属板11の周囲に複数配置されている。この金属板11とリード端子18は、ほぼ同一の厚さを有している。
【0010】
そして、金属板11とリード端子18を共通の土台として、両者にまたがるように第1の誘電体基板13aが配置されており、さらにこの第1の誘電体基板13aの上に、第2の誘電体基板13bが重ねてある。この第1及び第2の誘電体基板13a及び13bは、中央部が開口されており、そこでは金属板11が露出している。金属板11が露出している部分には、半導体素子12が実装されている。別の言い方をすれば、半導体素子12の周囲を第1の誘電体基板13a及び第2の誘電体基板13bが取り囲んでいる。
【0011】
さらに、第2の誘電体基板13bの上には、誘電体リング14を介して金属蓋15が載せられている。つまり、金属蓋は、半導体素子12の上方に配置されている。
【0012】
したがって、この半導体装置は、金属板11、第1の誘電体基板13a、第2の誘電体基板13b、誘電体リング14、金属蓋15によって、半導体素子12が内部に封入されている構造を有することになる。
【0013】
なお、図1においてリード端子18は、その一部が第1の誘電体基板13a及び第2の誘電体基板13bからはみ出しているが、図3に示すように、リード端子18の全体が、第1の誘電体基板13aまたは第2の誘電体基板13bの外縁よりも内側に収まるように配置すると、半導体装置自体を小型化することができる。図示しないが、リード端子18を、球形または半球形のバンプ電極にしても同様の効果が得られる。
【0014】
一方、第2の誘電体基板13b上には、上部配線17aが形成されている。そして、第1の誘電体基板13aと第2の誘電体基板13bに挟まれるように、内部配線17bが形成されている。さらに、第1の誘電体基板13a及び第2の誘電体基板13bの中には、それぞれ下側スルーホール配線17c及び上側スルーホール配線17dが形成されている。下側スルーホール配線17c及び上側スルーホール配線17dは、それぞれ請求項1における第1のスルーホール配線と第2のスルーホール配線に相当する。この下側スルーホール配線17cと上側スルーホール配線17dとは、図1のような平面図で表示した場合、またはその平面図を下側スルーホール配線17cと上側スルーホール配線17dとに重なる平面で切ったときの図2のような断面図において表示した場合、離間しているように配置される。
【0015】
次に、装置内部の半導体素子12と、リード端子18との電気的な接続について説明する。半導体素子12と上部配線17aとは、金属細線16を介して接続されている。そして、上部配線17aと内部配線17bとは、上側スルーホール配線17dによって接続されている。さらに、内部配線17bとリード端子18とは、下側スルーホール配線17cによって接続されている。この結果、半導体素子12とリード端子18とが以下の順に電気的に接続されている構造を得ることができる。その順番は、半導体素子12、金属細線16、上部配線17a、上側スルーホール配線17d、内部配線17b、下側スルーホール配線17c、リード端子18である。なお、上側スルーホール配線17dは、下側スルーホール配線17cよりも、半導体素子12寄りに配置させる。また、上記のそれぞれ金属細線16、上部配線17a、上側スルーホール配線17d、内部配線17b、下側スルーホール配線17c、リード端子18は、それぞれのインピーダンスを一定の値にしておく。また、それによって、リード端子から半導体素子を見た場合のインピーダンスの合計が特定の値(例えば50Ω)にしておく。
【0016】
以上のように、本発明の第1の実施例においては、外部電極と電気的に接続される第1のスルーホール配線と、第2の誘電体基板を貫通し、半導体素子と電気的に接続される第2のスルーホール配線と、第1の誘電体基板と第2の誘電体基板に挟まれた内部配線とを有し、半導体素子は、第1のスルーホール配線、第2のスルーホール配線、内部配線を介して外部電極と接続されており、第1のスルーホール配線と、第2のスルーホール配線とが、互いに内部配線に対して離間して電気的に接続されている。特に、第2のスルーホール配線は、第1のスルーホール配線よりも半導体素子に近い位置に配置されており、半導体素子と外部電極とが電気的に接続されている。本発明の第1の実施例は、このような構造を有するので、半導体素子と外部電極とが、ジグザク型の配線で接続されていることになる。なお、ここで述べるジグザグ型とは、直線が左右に何回も折れ曲がっているような形の意味である。半導体素子と外部電極とをジグザグ型に接続した場合の効果を、以下に説明する。
【0017】
図6は、半導体素子と外部電極とを、スルーホールを1つ使って接続した場合と、2つ使ってジグザグ型に接続した場合の、周波数に対する電気信号の通過量を示す図である。また、図7は、半導体素子と外部電極とを、スルーホールを1つ使って接続した場合と、2つ使ってジグザグ型に接続した場合の、周波数に対する電気信号の反射量を示す図である。図6、図7ともに、スルーホールを1つ使った接続は実線、スルーホールを2つ使った接続は点線で示してある。
【0018】
一般的に、電気信号の周波数が上がるほど通過量が減り反射量が増えるので、半導体装置と外部機器との電気信号の入出力が阻害される傾向にある。しかしながら、図6及び図7を見て分かる通り、スルーホールを2つ使って接続した方が、電気信号の周波数が上がっても電気信号の通過量があまり減少せず、反射量があまり増加しない。このような特性を示す理由は、スルーホールを1つしか使わずに半導体素子と外部電極とを接続すると、配線全体の形状が、途中で直角に折れ曲がった形状を呈するからである。このような形状の配線は、配線自体が大きな容量を持つので、周波数に対するインピーダンスの変化が大きくなる。すると、高い周波数の電気信号が配線を通過するとき、通過量が減少して反射量が増加するので、半導体装置と外部機器との間で、効率よく電気信号の入出力を行うことができなくなる。したがって、半導体素子と外部電極とは、なるべく直線に近い形状の配線で接続することが望ましい。
【0019】
本発明の第1の実施例では、半導体素子と外部電極とがジグザグ型、つまり、途中で一回のみ直角に折れ曲がる形状の配線に比べて、直線に近い形状の配線で接続されていることになる。そのため、本発明では高い周波数における通過量の減少と反射量の増加を低減できるので、装置と外部機器との間で、効率よく電気信号の入出力を行うことができる。
【0020】
(第2の実施例)図1は、本発明の第1、第2、第3の実施例である半導体装置を示す平面図である。また、図4は、本発明の第2の実施例である半導体装置を示す断面図であり、図1を点線XYに沿って切断した断面を示している。以下、図1及び図4を用いて、本発明の第2の実施例について説明する。
【0021】
本発明の第2の実施例が第1の実施例と異なる点は、第2の誘電体基板23bの上、誘電体リング24の下に、上側金属層29aが形成されていることである。上側金属層29aは、上部配線27aとともに第2の誘電体基板23b上に形成されているが、互いに電気的に接続されてはいない。また、第2の実施例では、リード端子28の一部が接地用になっている。上側金属層29aは、接地用のリード端子28に電気的に接続されており、接地電位を供給されることが可能である。これにより、内部配線27bと金属蓋25との間に、接地電位を供給させることが可能な上側金属層29aが挟まれた構造を得ることができる。上記の説明以外、本発明の第2の実施例は、第1の実施例とほぼ同じ構造なので、詳細は省略する。
【0022】
以上のように、本発明の第2の実施例は、第1の実施例とほぼ同様の効果を奏する。加えて、内部配線と金属蓋との間に接地用の外部電極と接続してある金属層を配置してあるので、表面実装したときに、配線と金属蓋と間に発生する寄生容量を減少させる効果がある。
【0023】
(第3の実施例)図1は、本発明の第1、第2、第3の実施例である半導体装置を示す平面図である。また、図4は、本発明の第3の実施例である半導体装置を示す断面図であり、図1を点線XYに沿って切断した断面を示している。以下、図1及び図5を用いて、本発明の第3の実施例について説明する。
【0024】
本発明の第3の実施例が第2の実施例と異なる点は、第1の誘電体基板33aの下に下側金属層39bが配置されていることである。また、第3の実施例でも第2の実施例と同様に、リード端子28の一部が接地用になっている。そして、下側金属層39bは、上側金属層39aと同様、接地用のリード端子28に電気的に接続されており、接地電位を供給されることが可能である。これにより、内部配線37bが、それぞれ接地電位を供給させることが可能な上側金属層39aと下側金属層39bとに挟まれた構造を得ることができる。上記の説明以外、本発明の第3の実施例は、第2の実施例とほぼ同じ構造なので、詳細は省略する。
【0025】
以上のように、本発明の第3の実施例は、第2の実施例とほぼ同様の効果を奏する。また、内部配線の上下両方に接地された金属層が、接地用の外部電極と接続してあるので、第2の実施例よりも、内部配線に発生する寄生容量をさらに減少させる効果がある。
【0026】
なお、第3の実施例において、上側金属層39aを省いても、第2の実施例ほどでないにせよ、寄生容量を減少させる効果を得ることができる。
【0027】
【発明の効果】
以上に説明したように本発明では、外部電極と電気的に接続される第1のスルーホール配線と、第2の誘電体基板を貫通し、半導体素子と電気的に接続される第2のスルーホール配線と、第1の誘電体基板と第2の誘電体基板に挟まれた内部配線とを有し、半導体素子は、第1のスルーホール配線、第2のスルーホール配線、内部配線を介して外部電極と接続されており、第1のスルーホール配線と、第2のスルーホール配線とが、互いに内部配線に対して離間して電気的に接続されている。したがって、半導体素子と外部電極とがジグザク型、つまり、途中で直角に折れ曲がる形状の配線に比べて、直線に近い形状の配線で接続されていることになる。そのため、本発明では高い周波数における通過量の減少と反射量の増加を低減できるので、装置と外部機器との間で、効率よく電気信号の入出力を行うことができる。
【図面の簡単な説明】
【図1】第1、第2、第3の実施例における半導体装置を示す平面図である。
【図2】第1の実施例における半導体装置を示す断面図である。
【図3】第1の実施例の変形例の半導体装置を示す断面図である。
【図4】第2の実施例における半導体装置を示す断面図である。
【図5】第3の実施例における半導体装置を示す断面図である。
【図6】半導体素子と外部電極とを、スルーホールを1つ使って接続した場合と、2つ使って接続した場合の、周波数に対する電気信号の通過量を示す図である。
【図7】半導体素子と外部電極とを、スルーホールを1つ使って接続した場合と、2つ使って接続した場合の、周波数に対する電気信号の反射量を示す図である
【符号の説明】
11 金属板
12 半導体素子
13a 第1の誘電体基板
13b 第2の誘電体基板
14 誘電体リング
15 金属蓋
16 金属細線
17a 上部配線
17b 内部配線
17c 下側スルーホール配線
17d 上側スルーホール配線
18 リード配線
Claims (5)
- 半導体素子と、
前記半導体素子の周囲を取り囲む第1の誘電体基板と、
前記半導体素子の周囲を取り囲み、前記第1の誘電体基板上に配置された第2の誘電体基板と、
前記第2の誘電体基板上に形成された誘電体リングと、
前記半導体素子の上方に配置された金属蓋と、
複数の外部電極と、
前記第1の誘電体基板を貫通し、前記外部電極と電気的に接続される第1のスルーホール配線と、
前記第2の誘電体基板を貫通し、前記半導体素子と電気的に接続される第2のスルーホール配線と、
前記第1の誘電体基板と前記第2の誘電体基板に挟まれた内部配線とを有し、前記半導体素子は、前記第1のスルーホール配線、前記第2のスルーホール配線、前記内部配線を介して前記外部電極と接続されており、
前記第1のスルーホール配線と、前記第2のスルーホール配線とが、互いに前記内部配線に対して離間して電気的に接続されており、
前記外部電極の一部が接地用外部電極であり、前記第2の誘電体基板の上面かつ前記誘電体リングの下に、前記接地用外部電極を介して接地電位が供給される上側金属層を、前記金属蓋と離間して有することを特徴とする半導体装置。 - 前記半導体素子に接続された金属細線を有し、
前記第2の誘電体基板上に配置され、前記第2のスルーホール配線と接続されている上部配線を有し、
前記半導体素子は、前記金属細線を介して前記上部配線に接続されていることを特徴とする請求項1記載の半導体装置。 - 前記半導体素子を搭載する金属板を有し、
前記外部電極及び前記金属板は、同一仮想平面上に配置されていることを特徴とする請求項1記載の半導体装置。 - 前記外部電極は、全体が前記第1の誘電体基板または前記第2の誘電体基板の外縁よりも内側に配置してあることを特徴とする請求項1記載の半導体装置。
- 前記外部電極の一部が接地用外部電極であり、前記第1の誘電体基板の下面に、前記接地用外部電極を介して接地電位が供給される下側金属層を有することを特徴とする請求項1記載の半導体装置。
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