JP2003309212A - 半導体装置及び内部整合型回路モジュール - Google Patents
半導体装置及び内部整合型回路モジュールInfo
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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Abstract
(57)【要約】
【課題】 内部整合型トランジスタにおける整合ずれの
発生を最小限に抑えて信頼性を向上させる。 【解決手段】 インピーダンス整合を行う内部整合用回
路と接続される半導体装置であって、表面に形成された
ソース電極パッド２４、ゲート電極パッド２５、ドレイ
ン電極パッド２６と、裏面に形成された少なくとも１つ
の裏面電極２８と、ソース電極パッド２４、ゲート電極
パッド２５、ドレイン電極パッド２６と裏面電極２８と
を電気的に接続するスルーホール２７とを備える。
発生を最小限に抑えて信頼性を向上させる。 【解決手段】 インピーダンス整合を行う内部整合用回
路と接続される半導体装置であって、表面に形成された
ソース電極パッド２４、ゲート電極パッド２５、ドレイ
ン電極パッド２６と、裏面に形成された少なくとも１つ
の裏面電極２８と、ソース電極パッド２４、ゲート電極
パッド２５、ドレイン電極パッド２６と裏面電極２８と
を電気的に接続するスルーホール２７とを備える。
Description
【０００１】
【発明の属する技術分野】この発明はマイクロ波帯で使
用される半導体装置、及びこの半導体装置を実装した内
部整合型回路モジュールに関するものである。
用される半導体装置、及びこの半導体装置を実装した内
部整合型回路モジュールに関するものである。
【０００２】
【従来の技術】図６は、高調波処理用の回路を有する従
来の内部整合型トランジスタを示す模式図である。ここ
で、図６（ａ）は、従来の内部整合型トランジスタを示
す平面図であり、図６（ｂ）は、図６（ａ）中の一点鎖
線Ｉ−Ｉ’に沿った断面を示す断面図である。この内部
整合型トランジスタでは、金属製ベース１０１に、ゲー
ト電極端子１０２、ドレイン電極端子１０３が接続され
てパッケージが構成されている。このパッケージは、半
田付けによりダイボンドした多セル合成の半導体装置１
６、金メタライズ・パターン１０５を有する入力側整合
回路基板１０６及び出力側整合回路基板１０７を備えて
いる。そして、半導体装置１０４と入力側整合回路基板
１０６、出力側整合回路基板１０７とは金ワイヤ１０８
によって電気的に接続されている。
来の内部整合型トランジスタを示す模式図である。ここ
で、図６（ａ）は、従来の内部整合型トランジスタを示
す平面図であり、図６（ｂ）は、図６（ａ）中の一点鎖
線Ｉ−Ｉ’に沿った断面を示す断面図である。この内部
整合型トランジスタでは、金属製ベース１０１に、ゲー
ト電極端子１０２、ドレイン電極端子１０３が接続され
てパッケージが構成されている。このパッケージは、半
田付けによりダイボンドした多セル合成の半導体装置１
６、金メタライズ・パターン１０５を有する入力側整合
回路基板１０６及び出力側整合回路基板１０７を備えて
いる。そして、半導体装置１０４と入力側整合回路基板
１０６、出力側整合回路基板１０７とは金ワイヤ１０８
によって電気的に接続されている。
【０００３】
【発明が解決しようとする課題】図７は、図６に示す内
部整合型トランジスタにおいて、低インピーダンスな半
導体装置１０４を周波数ｆ＝１０ＧＨｚで５０Ω整合す
る場合の入力側インピーダンスの推移を示すスミスチャ
ートである。図７に示すように、点１２１の半導体装置
１０４のインピーダンスは金ワイヤ１０８のインダクタ
ンスによって点１２２に推移し、点１２２から２段の分
布定数線路により点１２４まで５０Ωに整合をとってい
る。
部整合型トランジスタにおいて、低インピーダンスな半
導体装置１０４を周波数ｆ＝１０ＧＨｚで５０Ω整合す
る場合の入力側インピーダンスの推移を示すスミスチャ
ートである。図７に示すように、点１２１の半導体装置
１０４のインピーダンスは金ワイヤ１０８のインダクタ
ンスによって点１２２に推移し、点１２２から２段の分
布定数線路により点１２４まで５０Ωに整合をとってい
る。
【０００４】しかしながら、金ワイヤ１０８が長くなっ
た場合、点１２１の半導体装置１０４のインピーダンス
は金ワイヤ１０８のインダクタンスの増加によって点１
２３へ推移し、そこから２段の分布定数線路により点線
を経由して点１２５へ推移する。従って、５０Ω整合か
ら外れた軌跡となる。このように、金ワイヤ１０８の長
さがばらつくことにより整合ずれが発生し、半導体装置
１０４の特性が劣化するという問題が生じていた。
た場合、点１２１の半導体装置１０４のインピーダンス
は金ワイヤ１０８のインダクタンスの増加によって点１
２３へ推移し、そこから２段の分布定数線路により点線
を経由して点１２５へ推移する。従って、５０Ω整合か
ら外れた軌跡となる。このように、金ワイヤ１０８の長
さがばらつくことにより整合ずれが発生し、半導体装置
１０４の特性が劣化するという問題が生じていた。
【０００５】この発明は上述のような問題を解決するた
めに成されたもので、内部整合型トランジスタにおける
整合ずれの発生を最小限に抑えて信頼性を向上させるこ
とを目的とする。
めに成されたもので、内部整合型トランジスタにおける
整合ずれの発生を最小限に抑えて信頼性を向上させるこ
とを目的とする。
【０００６】
【課題を解決するための手段】この発明の半導体装置
は、インピーダンス整合を行う内部整合用回路と接続さ
れる半導体装置であって、表面に形成された半導体素子
と、裏面に形成された裏面電極と、前記半導体素子と前
記裏面電極とを電気的に接続する配線とを備えたもので
ある。
は、インピーダンス整合を行う内部整合用回路と接続さ
れる半導体装置であって、表面に形成された半導体素子
と、裏面に形成された裏面電極と、前記半導体素子と前
記裏面電極とを電気的に接続する配線とを備えたもので
ある。
【０００７】また、前記配線は、スルーホールを介して
前記半導体素子と前記裏面電極とを電気的に接続してい
るものである。
前記半導体素子と前記裏面電極とを電気的に接続してい
るものである。
【０００８】また、前記半導体素子は、前記配線を介し
て前記裏面電極のそれぞれと電気的に接続されたソース
電極及びゲート電極を備えたものである。
て前記裏面電極のそれぞれと電気的に接続されたソース
電極及びゲート電極を備えたものである。
【０００９】また、前記半導体素子は、前記配線を介し
て前記裏面電極のそれぞれと電気的に接続されたソース
電極、ドレイン電極及びゲート電極を備えたものであ
る。
て前記裏面電極のそれぞれと電気的に接続されたソース
電極、ドレイン電極及びゲート電極を備えたものであ
る。
【００１０】また、この発明の内部整合型回路モジュー
ルは、インピーダンス整合を行う内部整合用回路を備え
た内部整合型回路モジュールであって、前記半導体装置
と、前記半導体装置の裏面側に重なるように配置され、
前記半導体装置の裏面電極に半田付けされて電気的に接
続する内部整合用回路基板とを備えたものである。
ルは、インピーダンス整合を行う内部整合用回路を備え
た内部整合型回路モジュールであって、前記半導体装置
と、前記半導体装置の裏面側に重なるように配置され、
前記半導体装置の裏面電極に半田付けされて電気的に接
続する内部整合用回路基板とを備えたものである。
【００１１】
【発明の実施の形態】実施の形態１．図１は、マイクロ
波送受信装置の基本的な構成を示すブロック図である。
図１において、１はアンテナ、２は送受信切替スイッ
チ、３は低雑音増幅器、４はフィルタ、５は高変換利得
ミクサ、６は広帯域ＩＦ増幅器、７は低位相雑音局部発
信器、８は信号処理回路、９は変調器、１０はドライバ
ー増幅器、１１は位相器、１２は高出力増幅器をそれぞ
れ示している。この発明にかかる半導体装置は、ドライ
バー増幅器１０、高出力増幅器１２などに使用される内
部整合型トランジスタに用いられるものである。
波送受信装置の基本的な構成を示すブロック図である。
図１において、１はアンテナ、２は送受信切替スイッ
チ、３は低雑音増幅器、４はフィルタ、５は高変換利得
ミクサ、６は広帯域ＩＦ増幅器、７は低位相雑音局部発
信器、８は信号処理回路、９は変調器、１０はドライバ
ー増幅器、１１は位相器、１２は高出力増幅器をそれぞ
れ示している。この発明にかかる半導体装置は、ドライ
バー増幅器１０、高出力増幅器１２などに使用される内
部整合型トランジスタに用いられるものである。
【００１２】図２は、この発明の実施の形態１にかかる
半導体装置を示す概略断面図である。ここで、図２
（ａ）は、実施の形態１にかかる半導体装置を示す平面
図であり、図２（ｂ）は、図２（ａ）中のソース電極パ
ッド２４、ゲート電極パッド２５、ドレイン電極パッド
２６の位置における断面を示す概略断面図である。この
半導体装置は、インピーダンス整合を行う内部整合用基
板と接続される半導体装置である。図２（ａ）及び図２
（ｂ）に示すように、この半導体装置は、交互に配置さ
れたソース電極２１、ゲート電極２２、ドレイン電極２
３、これらの引出し電極であるソース電極パッド２４、
ゲート電極パッド２５、ドレイン電極パッド２６を表面
側に備えている。
半導体装置を示す概略断面図である。ここで、図２
（ａ）は、実施の形態１にかかる半導体装置を示す平面
図であり、図２（ｂ）は、図２（ａ）中のソース電極パ
ッド２４、ゲート電極パッド２５、ドレイン電極パッド
２６の位置における断面を示す概略断面図である。この
半導体装置は、インピーダンス整合を行う内部整合用基
板と接続される半導体装置である。図２（ａ）及び図２
（ｂ）に示すように、この半導体装置は、交互に配置さ
れたソース電極２１、ゲート電極２２、ドレイン電極２
３、これらの引出し電極であるソース電極パッド２４、
ゲート電極パッド２５、ドレイン電極パッド２６を表面
側に備えている。
【００１３】ソース電極パッド２４及びゲート電極パッ
ド２５の裏面にはスルーホール２７が設けられている。
そして、スルーホール２７を介してソース電極パッド２
４及びゲート電極パッド２５は裏面の裏面電極２８と電
気的に接続されている。
ド２５の裏面にはスルーホール２７が設けられている。
そして、スルーホール２７を介してソース電極パッド２
４及びゲート電極パッド２５は裏面の裏面電極２８と電
気的に接続されている。
【００１４】実施の形態１の半導体装置においては、裏
面側に内部整合用回路基板を配置することにより、ゲー
ト電極パッド２５又はソース電極パッド２４と接続され
た裏面電極２８を内部整合用回路基板に直接、電気的に
接触させることができる。従って、内部整合用回路基板
との接続においては、金ワイヤーを使用した組立が不要
となる。これにより、金ワイヤ長のバラツキによるイン
ピーダンスの整合ずれを抑止することが可能となる。
面側に内部整合用回路基板を配置することにより、ゲー
ト電極パッド２５又はソース電極パッド２４と接続され
た裏面電極２８を内部整合用回路基板に直接、電気的に
接触させることができる。従って、内部整合用回路基板
との接続においては、金ワイヤーを使用した組立が不要
となる。これにより、金ワイヤ長のバラツキによるイン
ピーダンスの整合ずれを抑止することが可能となる。
【００１５】実施の形態２．図３は、この発明の実施の
形態２にかかる半導体装置を示す概略断面図である。こ
こで、図３（ａ）は、実施の形態２にかかる半導体装置
を示す平面図であり、図３（ｂ）は、図３（ａ）中のソ
ース電極パッド２４、ゲート電極パッド２５、ドレイン
電極パッド２６の位置における断面を示す概略断面図で
ある。実施の形態２は、実施の形態１の半導体装置にお
いて、ドレイン電極パッド２６の下層にもスルーホール
２７を設けてドレイン電極パッド２６と裏面電極２８と
を電気的に接続したものである。
形態２にかかる半導体装置を示す概略断面図である。こ
こで、図３（ａ）は、実施の形態２にかかる半導体装置
を示す平面図であり、図３（ｂ）は、図３（ａ）中のソ
ース電極パッド２４、ゲート電極パッド２５、ドレイン
電極パッド２６の位置における断面を示す概略断面図で
ある。実施の形態２は、実施の形態１の半導体装置にお
いて、ドレイン電極パッド２６の下層にもスルーホール
２７を設けてドレイン電極パッド２６と裏面電極２８と
を電気的に接続したものである。
【００１６】実施の形態２の半導体装置においては、裏
面電極２８と内部整合用回路基板とを接続することによ
り、ドレイン電極パッド２６を内部整合回路基板に対し
て電気的に接続することができる。従って、ドレイン電
極パッド２６の接続においても金ワイヤーを使用した組
立が不要となり、金ワイヤ長のバラツキによる整合ずれ
を抑止することが可能となる。
面電極２８と内部整合用回路基板とを接続することによ
り、ドレイン電極パッド２６を内部整合回路基板に対し
て電気的に接続することができる。従って、ドレイン電
極パッド２６の接続においても金ワイヤーを使用した組
立が不要となり、金ワイヤ長のバラツキによる整合ずれ
を抑止することが可能となる。
【００１７】実施の形態３．図４は、この発明の実施の
形態３にかかる内部整合型回路モジュールを示す概略断
面図である。実施の形態３の内部整合型回路モジュール
は、実施の形態１の半導体装置と内部整合用回路基板と
を実装した内部整合型トランジスタである。この内部整
合型トランジスタでは、ベース３１にゲート電極端子３
２、ドレイン電極端子３３が接続されてパッケージが構
成されている。ベース３１上には、実施の形態１の半導
体装置３４、金メタライズ・パターン３５を有する入力
側整合回路基板３６及び出力側整合回路基板３７が配置
されている。ベース３１の入力側整合回路基板１８の実
装部には凹部３１ａが設けられており、半導体装置３４
の実装部との間には段差が形成されている。これによ
り、入力側整合回路基板３６の上面と半導体装置３４の
裏面が近接するように構成されている。なお、半導体装
置３４と出力側整合回路基板３７、入力側整合回路基板
３６とゲート電極端子３２、出力側整合回路基板３７と
ドレイン電極端子３３はそれぞれ金ワイヤ４０によって
接続されている。
形態３にかかる内部整合型回路モジュールを示す概略断
面図である。実施の形態３の内部整合型回路モジュール
は、実施の形態１の半導体装置と内部整合用回路基板と
を実装した内部整合型トランジスタである。この内部整
合型トランジスタでは、ベース３１にゲート電極端子３
２、ドレイン電極端子３３が接続されてパッケージが構
成されている。ベース３１上には、実施の形態１の半導
体装置３４、金メタライズ・パターン３５を有する入力
側整合回路基板３６及び出力側整合回路基板３７が配置
されている。ベース３１の入力側整合回路基板１８の実
装部には凹部３１ａが設けられており、半導体装置３４
の実装部との間には段差が形成されている。これによ
り、入力側整合回路基板３６の上面と半導体装置３４の
裏面が近接するように構成されている。なお、半導体装
置３４と出力側整合回路基板３７、入力側整合回路基板
３６とゲート電極端子３２、出力側整合回路基板３７と
ドレイン電極端子３３はそれぞれ金ワイヤ４０によって
接続されている。
【００１８】実施の形態３の半導体装置では、入力側整
合回路基板３６と半導体装置３４の裏面電極２８とを半
田付けによりダイボンドすることができ、ソース電極パ
ッド２４及びゲート電極パッド２５と入力側整合回路基
板３６とを電気的に接続することができる。これによ
り、金ワイヤを使用した接続が不要となり、組立時にお
ける金ワイヤ長の変化による整合ずれを抑止できる。従
って、内部整合型トランジスタの特性劣化を最小限に抑
えることができる。
合回路基板３６と半導体装置３４の裏面電極２８とを半
田付けによりダイボンドすることができ、ソース電極パ
ッド２４及びゲート電極パッド２５と入力側整合回路基
板３６とを電気的に接続することができる。これによ
り、金ワイヤを使用した接続が不要となり、組立時にお
ける金ワイヤ長の変化による整合ずれを抑止できる。従
って、内部整合型トランジスタの特性劣化を最小限に抑
えることができる。
【００１９】実施の形態４．図５は、この発明の実施の
形態４にかかる内部整合型回路モジュールを示す概略断
面図である。実施の形態４の内部整合型回路モジュール
は、実施の形態２の半導体装置と内部整合用回路基板と
を実装した内部整合型トランジスタである。実施の形態
３と同様、この内部整合型トランジスタでは、ベース３
８にゲート電極端子３２、ドレイン電極端子３３が接続
されてパッケージが構成されている。ベース３８上に
は、実施の形態２の半導体装置３９、金メタライズ・パ
ターン３５を有する入力側整合回路基板３６及び出力側
整合回路基板３７が配置されている。ベース３８の入力
側整合回路基板３６の実装部には凹部３８ａが設けられ
ており、出力側整合回路基板３７の実装部には凹部３８
ｂが設けられている。これにより、入力側整合回路基板
３６の実装部と出力側整合回路基板３７の実装部の間に
は凸型に段差が設けられて設けられており、凸型の段差
上には半導体装置３９が配置されている。この構造によ
り、入力側整合回路基３６、出力側整合回路基板３７の
上面と半導体装置３９の裏面が近接するように構成され
ている。
形態４にかかる内部整合型回路モジュールを示す概略断
面図である。実施の形態４の内部整合型回路モジュール
は、実施の形態２の半導体装置と内部整合用回路基板と
を実装した内部整合型トランジスタである。実施の形態
３と同様、この内部整合型トランジスタでは、ベース３
８にゲート電極端子３２、ドレイン電極端子３３が接続
されてパッケージが構成されている。ベース３８上に
は、実施の形態２の半導体装置３９、金メタライズ・パ
ターン３５を有する入力側整合回路基板３６及び出力側
整合回路基板３７が配置されている。ベース３８の入力
側整合回路基板３６の実装部には凹部３８ａが設けられ
ており、出力側整合回路基板３７の実装部には凹部３８
ｂが設けられている。これにより、入力側整合回路基板
３６の実装部と出力側整合回路基板３７の実装部の間に
は凸型に段差が設けられて設けられており、凸型の段差
上には半導体装置３９が配置されている。この構造によ
り、入力側整合回路基３６、出力側整合回路基板３７の
上面と半導体装置３９の裏面が近接するように構成され
ている。
【００２０】実施の形態４の半導体装置においては、入
力側回路基板３６及び出力側整合回路基板３７と、半導
体装置３９の裏面電極２８とを半田付けによりダイボン
ドすることが可能となる。従って、ソース電極パッド２
４及びゲート電極パッド２５と入力側回路基板３６とを
電気的に接続するとともに、ドレイン電極パッド２６と
出力側回路基板３７とを電気的に接続することができ
る。これにより、金ワイヤを使用した接続が不要とな
り、組立時における金ワイヤ長の変化による整合ずれを
抑止できる。従って、内部整合型トランジスタの特性劣
化を最小限に抑えることができる。
力側回路基板３６及び出力側整合回路基板３７と、半導
体装置３９の裏面電極２８とを半田付けによりダイボン
ドすることが可能となる。従って、ソース電極パッド２
４及びゲート電極パッド２５と入力側回路基板３６とを
電気的に接続するとともに、ドレイン電極パッド２６と
出力側回路基板３７とを電気的に接続することができ
る。これにより、金ワイヤを使用した接続が不要とな
り、組立時における金ワイヤ長の変化による整合ずれを
抑止できる。従って、内部整合型トランジスタの特性劣
化を最小限に抑えることができる。
【００２１】なお、上述した各実施の形態では、ソース
電極パッド２４、ゲート電極パッド２５又はドレイン電
極パッド２６と裏面電極２８との電気的接続をスルーホ
ール２７を介して行ったが、この発明はこれに限定され
るものではない。例えば半導体装置の側面に配線を形成
してソース電極パッド２４、ゲート電極パッド２５又は
ドレイン電極パッド２６と裏面電極２８とを接続するよ
うにしてもよい。
電極パッド２４、ゲート電極パッド２５又はドレイン電
極パッド２６と裏面電極２８との電気的接続をスルーホ
ール２７を介して行ったが、この発明はこれに限定され
るものではない。例えば半導体装置の側面に配線を形成
してソース電極パッド２４、ゲート電極パッド２５又は
ドレイン電極パッド２６と裏面電極２８とを接続するよ
うにしてもよい。
【００２２】
【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示すような効果を奏する。
れているので、以下に示すような効果を奏する。
【００２３】この発明の半導体装置によれば、表面の半
導体素子と裏面電極を電気的に接続する配線を設けたた
め、内部整合用回路を備えた基板と裏面電極とを接触さ
せて電気的に接続することができる。従って、内部整合
用回路基板との接続においては、金ワイヤーを使用した
組立が不要となり、金ワイヤ長のバラツキによるインピ
ーダンスの整合ずれを抑止することが可能となる。
導体素子と裏面電極を電気的に接続する配線を設けたた
め、内部整合用回路を備えた基板と裏面電極とを接触さ
せて電気的に接続することができる。従って、内部整合
用回路基板との接続においては、金ワイヤーを使用した
組立が不要となり、金ワイヤ長のバラツキによるインピ
ーダンスの整合ずれを抑止することが可能となる。
【００２４】また、スルーホールを介して半導体素子と
裏面電極とを電気的に接続したため、半導体装置のスペ
ースを拡大させることなく、半導体素子と裏面電極とを
確実に接続することができる。
裏面電極とを電気的に接続したため、半導体装置のスペ
ースを拡大させることなく、半導体素子と裏面電極とを
確実に接続することができる。
【００２５】また、裏面電極と半導体素子のソース電極
及びゲート電極を接続することにより、入力側の内部整
合回路基板と裏面電極を電気的に接続することができ
る。
及びゲート電極を接続することにより、入力側の内部整
合回路基板と裏面電極を電気的に接続することができ
る。
【００２６】また、裏面電極と半導体素子のソース電
極、ドレイン電極及びゲート電極を接続することによ
り、入力側及び出力側の内部整合回路基板と裏面電極を
電気的に接続することができる。
極、ドレイン電極及びゲート電極を接続することによ
り、入力側及び出力側の内部整合回路基板と裏面電極を
電気的に接続することができる。
【００２７】また、この発明の内部整合型回路モジュー
ルによれば、裏面電極と内部整合用回路基板とを半田付
けしたため、リフローなどの方法で両者を容易に接続す
ることができる。また、金ワイヤーを使用した組立が不
要となるため、金ワイヤ長のバラツキによる整合ずれを
抑止することが可能となる。
ルによれば、裏面電極と内部整合用回路基板とを半田付
けしたため、リフローなどの方法で両者を容易に接続す
ることができる。また、金ワイヤーを使用した組立が不
要となるため、金ワイヤ長のバラツキによる整合ずれを
抑止することが可能となる。
【図１】 マイクロ波送受信装置の基本的な構成を示す
ブロック図である。
ブロック図である。
【図２】 この発明の実施の形態１にかかる半導体装置
を示す概略断面図である。
を示す概略断面図である。
【図３】 この発明の実施の形態２にかかる半導体装置
を示す概略断面図である。
を示す概略断面図である。
【図４】 この発明の実施の形態３にかかる内部整合型
回路モジュールを示す概略断面図である。
回路モジュールを示す概略断面図である。
【図５】 この発明の実施の形態４にかかる内部整合型
回路モジュールを示す概略断面図である。
回路モジュールを示す概略断面図である。
【図６】 従来の内部整合型トランジスタを示す模式図
である。
である。
【図７】 半導体装置を周波数ｆ＝１０ＧＨｚで５０Ω
整合する場合の入力側インピーダンスの推移を示すスミ
スチャートである。
整合する場合の入力側インピーダンスの推移を示すスミ
スチャートである。
２１ ソース電極、 ２２ ゲート電極、 ２３ ドレ
イン電極、 ２４ ソース電極パッド、 ２５ ゲート
電極パッド、 ２６ ドレイン電極パッド、２７ スル
ーホール、 ２８ 裏面電極、 ３６ 入力側整合回路
基板、 ３７出力側整合回路基板、 ３４，３８ 半導
体装置。
イン電極、 ２４ ソース電極パッド、 ２５ ゲート
電極パッド、 ２６ ドレイン電極パッド、２７ スル
ーホール、 ２８ 裏面電極、 ３６ 入力側整合回路
基板、 ３７出力側整合回路基板、 ３４，３８ 半導
体装置。
Claims (5)
- 【請求項１】 インピーダンス整合を行う内部整合用回
路と接続される半導体装置であって、 表面に形成された半導体素子と、 裏面に形成された少なくとも１つの裏面電極と、 前記半導体素子と前記裏面電極とを電気的に接続する配
線とを備えたことを特徴とする半導体装置。 - 【請求項２】 前記配線は、スルーホールを介して前記
半導体素子と前記裏面電極とを電気的に接続しているこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記半導体素子は、前記配線を介して前
記裏面電極のそれぞれと電気的に接続されたソース電極
及びゲート電極を備えたことを特徴とする請求項１又は
２記載の半導体装置。 - 【請求項４】 前記半導体素子は、前記配線を介して前
記裏面電極のそれぞれと電気的に接続されたソース電
極、ドレイン電極及びゲート電極を備えたことを特徴と
する請求項１又は２記載の半導体装置。 - 【請求項５】 インピーダンス整合を行う内部整合用回
路を備えた内部整合型回路モジュールであって、 請求項１〜４のいずれか１項記載の半導体装置と、 前記半導体装置の裏面側に重なるように配置され、前記
半導体装置の裏面電極に半田付けされて電気的に接続す
る内部整合用回路基板と、 を備えたことを特徴とする内部整合型回路モジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002112316A JP2003309212A (ja) | 2002-04-15 | 2002-04-15 | 半導体装置及び内部整合型回路モジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002112316A JP2003309212A (ja) | 2002-04-15 | 2002-04-15 | 半導体装置及び内部整合型回路モジュール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003309212A true JP2003309212A (ja) | 2003-10-31 |
Family
ID=29394858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002112316A Pending JP2003309212A (ja) | 2002-04-15 | 2002-04-15 | 半導体装置及び内部整合型回路モジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003309212A (ja) |
-
2002
- 2002-04-15 JP JP2002112316A patent/JP2003309212A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050325 |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050916 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20060808 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A02 | Decision of refusal |
Effective date: 20061226 Free format text: JAPANESE INTERMEDIATE CODE: A02 |