JPH11145729A - 低電源電圧で動作する変調回路 - Google Patents

Abstract

(57)【要約】 【課題】低電圧で動作可能とし低消費電力で動作し、低
電圧の最先端微細化プロセスを用いて製造可能な変調回
路の提供。 【解決手段】出力端子16，17の電位が同相入力電圧によ
らず一定になるようにバイアス回路26を用い、バイアス
回路は同相入力電圧を入力する第8NMOSトランジスタ22
と第９のNMOSトランジスタ24を備え第3負荷抵抗20と第7
NMOSトランジスタ21は擬似的な、出力端子16，17の同相
出力電圧を第7NMOSトランジスタ21のドレインに発生す
る。差動増幅器23は擬似的な出力端子16，17の同相出力
電圧が、バイアス電圧入力端子19の電位と等しくなるよ
うに第7NMOSトランジスタ21のゲート端子の電圧をフィ
ードバック制御する。バイアス回路の出力26は第1の被
変調クロックバッファ９と第2の被変調クロックバッフ
ァ15の電源電圧を制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、変調回路に関し、
特に低電源電圧で動作し、ＭＯＳ集積回路に搭載するこ
とができる平衡変調回路に関する。

【０００２】

【従来の技術】この種の従来の変調回路として下記記載
の文献が参照される。 （１）Ｂ.Ｇilbert.、「アイイーイーイー ジャーナル
オブ ソリッドステート サーキッツ、ボリューム
エスシーハイフン３、ア プリサイス フォークワドラ
ント マルチプライヤ ウイズ サブナノセコンド レ
スポンス（ＩＥＥＥ Ｊournal of ｓolid-Ｓtate Ｃirc
uits,Ｖol.ＳＣ-3,″Ａ Ｐrecise Ｆour-Ｑuadrant Ｍu
ltiplier with Ｓubnanosecond Ｒesponse″）」、発行
年月日、Ｄｅｃｅｍｂｅｒ、１９６８、pp.365-373、
（２）Ｐaul Ｒ.Ｇray＆Ｒobert Ｇ.Ｍeyer、「アナリ
シス アンド デザイン オブ アナログ インテグレ
ーテッド サーキッツ（ＡＮＡＬＹＳＩＳ ＡＮＤ Ｄ
ＥＳＩＧＮ ＯＦＡＮＡＬＯＧ ＩＮＴＥＧＲＡＴＥＤ
ＣＩＲＣＵＩＴＳ）」、発行年月日、１９８３年、p
p.593-595、Ｆiguer.10.9、（３）Ｐaul Ｒ.Ｇray＆Ｒo
bert Ｇ.Ｍayer、監訳永田 穣、「超LSIのためのアナ
ログ集積回路設計技術 下」、発行年月日１９９０年１
２月１５日、初版発行、１７２ページ、図１０．９。

【０００３】従来の変調回路には、上記文献（３）の１
７２ページ、図１０．９に記載されているようなギルバ
ート形掛算（乗算）回路が使用されていた。図４のこの
従来の変調回路の構成を示す。

【０００４】ギルバート形掛算回路は、上記文献（３）
（１７２ページ、第１行、第２行）に記載されているよ
うに、１つのエミッタ接地ペア回路（ｅｍｉｔｔｅｒ
ｃｏｕｐｌｅｄ ｐａｉｒ）と、２つのエミッタ接地回
路を交叉接続した回路とが直列に接続されている。すな
わち、図４を参照すると、ベースに変調入力端子１、２
を接続したエミッタ接地ペア回路（ＮＰＮトランジスタ
６、１４）と、ベースにそれぞれ被変調クロックバッフ
ァ９、１５の出力を入力とし、コレクタを交差接続した
２つのエミッタ接地回路（ＮＰＮトランジスタ５、８、
１１、１３）とが電源と接地間に縦方向に接続された構
成とされている。

【０００５】

【発明が解決しようとする課題】上記した従来の変調回
路は、低電源電圧が困難である、という問題点を有して
いる。

【０００６】その理由は、従来の変調回路においては、
１つのエミッタ接地ペア回路と２つのエミッタ接地ペア
回路を交叉接続した回路とが電源とグランド間に直列
（縦方向）に接続されている、からである。

【０００７】したがって、本発明は、上記問題点に鑑み
てなされたものであて、その目的は、低電圧で動作可能
とし低消費電力で動作し、低電圧の最先端微細化プロセ
スを用いて製造可能な変調回路を提供することにある。

【０００８】

【課題を解決するための手段】前記目的を達成するた
め、本発明の低電源電圧で動作する変調回路は、変調波
入力信号を差動入力し互いに交叉接続された２つの差動
トランジスタ対と、被変調クロック信号入力によりオン
・オフ制御され、前記２つの差動トランジスタ対のそれ
ぞれの定電流源として機能する２つのトランジスタを備
えたことを特徴とする。

【０００９】本発明は、変調波入力信号を入力し互いに
交叉接続された２つ差動ＭＯＳトランジスタ対と、被変
調クロック信号入力によりオン・オフ制御され前記２つ
の差動ＭＯＳトランジスタ対のそれぞれの定電流源とし
て機能する２つのＭＯＳトランジスタを備えたことを特
徴とする。

【００１０】本発明においては、前記２つの差動ＭＯＳ
トランジスタ対のそれぞれの定電流源として機能する前
記２つのＭＯＳトランジスタを３極管領域でバイアスす
るためのバイアス回路を備える。

【００１１】

【発明の実施の形態】まず本発明の原理・作用について
説明する。本発明においては、図４に示した従来の変調
回路のように、１つのエミッタ接地ペア回路と２つ（２
対）のエミッタ接地ペア回路を交叉接続した回路とが直
列に接続された構成とは相違して、２つのソース接地ペ
ア回路（図１の５と８のペアおよび、１１と１３のペ
ア）を交叉接続した回路のみで構成したものであり、被
変調クロック信号によりＯＮ／ＯＦＦする定電流源（図
１の６、１４）を有する。

【００１２】また、本発明は、２つのソース接地ペア
（ｓｏｕｒｃｅ ｃｏｕｐｌｅｄ ｐａｉｒ）回路（図
２の５と８のペアおよび、１１と１３のペア）を交叉接
続した回路のみで構成され、さらに３極管領域にバイア
スされ、変調信号が入力される、ＮＭＯＳトランジスタ
（図２の６、１４）とこれをバイアスするための制御回
路（図２の２６）を有する。

【００１３】本発明において、ソース接地ペア回路のか
わりに、被変調クロック信号によりＯＮ／ＯＦＦする定
電流源、または、３極管領域にバイアスされ、変調信号
を入力される、ＮＭＯＳトランジスタが使用されてい
る、これらの回路はソース接地ペア回路に比較して低電
圧で動作できるので、変調回路の動作可能電圧範囲を低
減する。すなわち、ソース端子を接地電位として、差動
入力動作を行わせるため、同相入力電圧を打ち消す必要
があることから、ＭＯＳトランジスタを３極管領域にバ
イアスする手段が必要である。

【００１４】本発明の実施の形態について図面を参照し
て詳細に説明する。

【００１５】図１は、本発明の実施の形態の構成を示す
図である。図１を参照すると、本発明の実施の形態の変
調回路は、差動形式の変調波を入力する変調波入力端子
１、２と、互いに逆位相の被変調クロック信号を入力す
る１対の被変調クロック入力端子１２、１８と、被変調
クロックが該変調波により変調された変調済信号を差動
出力する出力端子１６、１７と、バイアス電圧入力端子
３と、を有している。

【００１６】第１のＮＭＯＳトランジスタ５のゲートと
第４のＮＭＯＳトランジスタ１３のゲートは該変調波入
力端子１に接続され、第２のＮＭＯＳトランジスタ８の
ゲートと第３のＮＭＯＳトランジスタ１１のゲートは該
変調波入力端子２に接続され、第１のＮＭＯＳトランジ
スタ５のドレインと第３のＮＭＯＳトランジスタ１１の
ドレインは該出力端子１６に接続され、第２のＮＭＯＳ
トランジスタ８のドレインと第４のＮＭＯＳトランジス
タ１３のドレインは該出力端子１７に接続され、交叉接
続された２個（対）の差動増幅回路を構成している。

【００１７】第１のＮＭＯＳトランジスタ５のソースと
第２のＮＭＯＳトランジスタ８のソースと第５のＮＭＯ
Ｓトランジスタ６のドレインが接続され、第３のＮＭＯ
Ｓトランジスタ１１のソースと第４のＮＭＯＳトランジ
スタ１３のソースと第６のＮＭＯＳトランジスタ１４の
ドレインが接続され、第５のＮＭＯＳトランジスタ６の
ゲートと第６のＮＭＯＳトランジスタ１４のゲートは、
バイアス電圧入力端子３に接続され、第５のＮＭＯＳト
ランジスタ６のソースは第１の被変調クロックバッファ
９の出力端子と接続され、第６のＮＭＯＳトランジスタ
１４のソースは第２の被変調クロックバッファ１５の出
力端子と接続され、第１の被変調クロックバッファ９の
入力端子は被変調クロック入力端子１２と接続され、第
２のクロックバッファ１５の入力端子は被変調クロック
入力端子１８と接続され、第５のＮＭＯＳトランジスタ
６と第６ＮＭＯＳトランジスタ１４は開閉作用のある定
電流回路を構成している。

【００１８】第１の負荷抵抗７は該出力端子１６と高電
位電源との間に接続され、第２の負荷抵抗１０は該出力
端子１７と高電位電源との間に接続されている。

【００１９】本発明の実施の形態の動作について説明す
る。第１の被変調クロックバッファ９と第２の被変調ク
ロックバッファ１５は接地電位と高電位電源の間で動作
し、それぞれ、被変調クロック入力端子１２と被変調ク
ロック入力端子１８が高電位のとき、第５のＮＭＯＳト
ランジスタ６と第６のＮＭＯＳトランジスタ１４のソー
ス端子の電位を接地電位にほぼ等しくする。この状態で
は、第５のＮＭＯＳトランジスタ６と第６のＮＭＯＳト
ランジスタ１４はそれぞれ、定電流源として動作する。

【００２０】一方、被変調クロック入力端子１２と被変
調クロック入力端子１８が低電位のとき、第５のＮＭＯ
Ｓトランジスタ６と第６のＮＭＯＳトランジスタ１４の
ソース端子の電位は高電位電源の電位にほぼ等しくす
る。この状態では、第５のＮＭＯＳトランジスタ６と第
６のＮＭＯＳトランジスタ１４遮断状態となる。

【００２１】被変調クロック入力端子１２と被変調クロ
ック入力端子１８には相補的に動作するクロックを加え
て、第５のＮＭＯＳトランジスタ６と第６のＮＭＯＳト
ランジスタ１４が交互に定電流状態と遮断状態になるよ
うに制御する。

【００２２】第５のＮＭＯＳトランジスタ６と第６のＮ
ＭＯＳトランジスタ１４は、第１のＮＭＯＳトランジス
タ５と第２のＮＭＯＳトランジスタ８と第３のＮＭＯＳ
トランジスタ１１と第４のＮＭＯＳトランジスタ１３で
構成された、交叉接続された２個の差動増幅回路にそれ
ぞれ接続している。

【００２３】このため、変調信号は、被変調クロックで
反転して、出力端子１６、１７から出力される。

【００２４】

【実施例】本発明の第１の実施例について図１を参照し
て説明する。図１を参照すると、第１のＮＭＯＳトラン
ジスタ５と第２のＮＭＯＳトランジスタ８と第３のＮＭ
ＯＳトランジスタ１１と第４のＮＭＯＳトランジスタ１
３は、交叉接続された２個の差動増幅回路を構成してい
る。

【００２５】第５のＮＭＯＳトランジスタ６と第６のＮ
ＭＯＳトランジスタ１４は被変調クロック信号により開
閉する、定電流回路を構成している。この定電流回路
は、前記の交叉接続された２個の差動増幅回路に接続し
ている。

【００２６】第１被変調クロックバッファ９と第２の被
変調クロックバッファ１５はＣＭＯＳのインバータゲー
ト回路で構成されている。被変調クロック入力端子１２
と被変調クロック入力端子１８がそれぞれ、高電位のと
き、第５のＮＭＯＳトランジスタ６と第６のＮＭＯＳト
ランジスタ１４のソース端子の電位は接地電位にほぼ等
しくなる。この状態では、第５のＮＭＯＳトランジスタ
６と第６のＮＭＯＳトランジスタ１４はそれぞれ、定電
流源として動作する。

【００２７】一方、被変調クロック入力端子１２と被変
調クロック入力端子１８が低電位のとき、第５のＮＭＯ
Ｓトランジスタ６と第６のＮＭＯＳトランジスタ１４の
ソース端子の電位は高電位電源の電位にほぼ等しくな
る。この状態では、第５のＮＭＯＳトランジスタ６と第
６のＮＭＯＳトランジスタ１４は遮断状態となる。

【００２８】第５のＮＭＯＳトランジスタ６と第６のＮ
ＭＯＳトランジスタ１４は互いに同一の電気特性になる
ように、形状、寸法を形成し、さらに被変調クロック入
力端子１２と被変調クロック入力端子１８には相補的に
動作するクロックを加えて、第５のＮＭＯＳトランジス
タ６と第６のＮＭＯＳトランジスタ１４が交互に、低電
流状態と遮断状態になるように制御する。

【００２９】第１のＮＭＯＳトランジスタ５と第２のＮ
ＭＯＳトランジスタ８は互いに同一の電気的特性になる
ように、形状、寸法を形成し、差動増幅回路を構成す
る。

【００３０】第３のＮＭＯＳトランジスタ１１と第４の
ＮＭＯＳトランジスタ１３は互いに同一の電気的特性に
なるように、形状、寸法を形成し、差動増幅回路を構成
する。

【００３１】この２個の差動増幅回路の出力端子は、互
いに等しい抵抗値を有する、第１の負荷抵抗７と第２の
負荷抵抗１０に交叉接続される。

【００３２】第５のＮＭＯＳトランジスタ６と第６のＮ
ＭＯＳトランジスタ１４は、交差接続された２個の差動
増幅回路に接続している。

【００３３】このため、被変調クロックに従って、変調
信号が、交差接続された２個の差動増幅回路を交互に通
って、変調された信号が、出力端子１６、１７から得ら
れる。

【００３４】図２は、本発明の第２実施例の構成を示す
図である。図２を参照すると、本発明の第２の実施例に
おいて、図１に示した第５のＮＭＯＳトランジスタ６
と、第６のＮＭＯＳトランジスタ１４を３極管領域にバ
イアスするためのバイアス回路２６を備えたものであ
る。

【００３５】より詳細には、本発明の第２の実施例は、
差動形式の変調波を入力する変調波入力端子１、２と互
いに逆位相の被変調クロック信号を入力する１対の被変
調クロック入力端子１２、１８と、被変調クロックが該
変調波により変調された変調済信号を差動出力する出力
端子１６、１７とバイアス電圧入力端子１９を有してい
る。

【００３６】第１のＮＭＯＳトランジスタ５のゲートと
第４のＮＭＯＳトランジスタ１３のゲートは第２の被変
調クロックバッファ１５の出力端子と接続され、第２の
ＮＭＯＳトランジスタ８のゲートと第３のＮＭＯＳトラ
ンジスタ１１のゲートは第１の被変調クロックバッファ
９の出力端子と接続され、第１のＮＭＯＳトランジスタ
５のドレインと第３のＮＭＯＳトランジスタ１１のドレ
インは該出力端子１６に接続され、第２のＮＭＯＳトラ
ンジスタ８のドレインと第４のＮＭＯＳトランジスタ１
３のドレインは出力端子１７に接続され、第１のＮＭＯ
Ｓトランジスタ５と第２のＮＭＯＳトランジスタ８と第
３のＮＭＯＳトランジスタ１１と第４のＮＭＯＳトラン
ジスタ１３は互いに同一の電気的特性になるように、形
状、寸法を形成されていて、これらのＮＭＯＳトランジ
スタは交叉接続された２個（対）の差動増幅回路を構成
している。

【００３７】第１のＮＭＯＳトランジスタ５のソースと
第２のＮＭＯＳトランジスタ８のソースと第５のＮＭＯ
Ｓトランジスタ６のドレインが接続され、第３のＮＭＯ
Ｓトランジスタ１１のソースと第４のＮＭＯＳトランジ
スタ１３のソースと第６のＮＭＯＳトランジスタ１４の
ドレインが接続され、第５のＮＭＯＳトランジスタ６の
ゲートは変調波入力端子２に接続され、第６のＮＭＯＳ
トランジスタ１４のゲートは変調波入力端子１に接続さ
れ、第５のＮＭＯＳトランジスタ６と第６のＮＭＯＳト
ランジスタ１４は互いに同一の電気的特性になるよう
に、形状、寸法を形成されていて、これらは変調波を入
力する差動増幅回路を構成している。

【００３８】第８のＮＭＯＳトランジスタ２２のゲート
は変調波入力端子２に接続され、第９のＮＭＯＳトラン
ジスタ２４のゲートは変調波入力端子１に接続され、第
５のＮＭＯＳトランジスタ６のソースと第６のＮＭＯＳ
トランジスタ１４のソースと第８のＮＭＯＳトランジス
タ２２のソースと第９のＮＭＯＳトランジスタ２４のソ
ースは接地電位に接続され、バイアス電圧入力端子１９
は差動増幅器２３の反転入力端子に接続され、差動増幅
器２３の出力端子２５は第７のＮＭＯＳトランジスタ２
１のゲートと第１の被変調クロックバッファ９の電源端
子と第２の被変調クロックバッファ１５の電源端子に接
続され、第７のＮＭＯＳトランジスタ２１のソースと第
８のＮＭＯＳトランジスタ２２のドレインと第９のＮＭ
ＯＳトランジスタ２４のドレインは相互に接続され、差
動増幅器２３の非反転入力端子と第７のＮＭＯＳトラン
ジスタ２１のドレインと第３の負荷抵抗２０の一端が接
続され、第３の負荷抵抗２０のもう一端は高電位電源４
に接続され、第８のＮＭＯＳトランジスタ２２と第９の
ＮＭＯＳトランジスタ２４は互いに同一の電気的特性に
なるように、形状、寸法を形成されている。

【００３９】第８のＮＭＯＳトランジスタ２２と第９の
ＮＭＯＳトランジスタ２４と差動増幅器２３と第７のＮ
ＭＯＳトランジスタ２１と第３の負荷抵抗２０は、第５
のＮＭＯＳトランジスタ６と、第６のＮＭＯＳトランジ
スタ１４を３極管領域にバイアスするためのバイアス回
路２６を構成している。

【００４０】第８のＮＭＯＳトランジスタ２２と第９の
ＮＭＯＳトランジスタ２４と第３の負荷抵抗２０と第７
のＮＭＯＳタランジスタ２１は擬似的な、出力端子１
６、１７の同相出力電圧を発生する。

【００４１】差動増幅器２３は第７のＮＭＯＳタランジ
スタ２１のドレイン端子の電位が、バイアス電圧入力端
子１９の電位と等しくなるように、第７のＮＭＯＳトラ
ンジスタ２１のゲート端子の電圧をフィードバック制御
する。

【００４２】バイアス回路２６は、第１の被変調クロッ
クバッファ９と第２の被変調クロックバッファ１５の電
源電圧を制御して、これらの出力信号の高レベル電圧を
制御する。

【００４３】第１のＮＭＯＳトランジスタ５と第２のＮ
ＭＯＳトランジスタ８と第３のＮＭＯＳトランジスタ１
１と第４のＮＭＯＳトランジスタ１３は、高レベル電圧
が制御された被変調クロックで駆動されるため、第５の
ＮＭＯＳトランジスタ６と第６のＮＭＯＳトランジスタ
１４は３極管領域で動作し出力端子１６、１７の同相出
力電圧は一定の値になる。

【００４４】第１の負荷抵抗７は出力１６と高電位電源
４との間に接続され、第２の負荷抵抗１０は出力端子１
７と高電位電源４との間に接続され、これらの負荷抵抗
は互いに同一の電気的特性になるように、形状、寸法を
形成されている。

【００４５】第１の被変調クロックバッファ９の入力端
子は被変調クロック入力端子１２と接続され、第２の被
変調クロックバッファ１５の入力端子は被変調クロック
入力端子１８と接続されている。

【００４６】第５のＮＭＯＳトランジスタ６と第６のＮ
ＭＯＳトランジスタ１４は３極管領域にバイアスされて
いるため、第１の実施例よりもさらに低電源電圧での動
作が可能である。

【００４７】図３は、本発明の第３の実施例の構成を示
す図である。図３を参照すると、本発明の第３の実施例
は、図２における、第１のＮＭＯＳトランジスタ５と第
２のＮＭＯＳトランジスタ８と第３のＮＭＯＳトランジ
スタ１１と第４のＮＭＯＳトランジスタ１３をＮＰＮト
ランジスタとし、さらに第７のＮＭＯＳトランジスタ２
１をＮＰＮトランジスタで置き換えたものである。

【００４８】被変調クロックで動作するトランジスタを
ＮＰＮトランジスタにすることにより、より高周波の被
変調クロックで動作する変調回路が得られる。

【００４９】

【発明の効果】以上説明したように、本発明によれば低
電圧で動作する変調回路が得られるという効果を奏す
る。

【００５０】その理由は、本発明においては、２つのソ
ース接地ペア回路を交叉接続した回路のみで構成したも
のであり、被変調クロック信号によりＯＮ／ＯＦＦする
定電流源を有する構成としたためである。また、本発明
は、２つのソース接地ペア回路を交叉接続した回路のみ
で構成され、さらに３極管領域にバイアスされ、変調信
号が入力される、ＮＭＯＳトランジスタとこれをバイア
スするための回路を備えたためである。

【図面の簡単な説明】

【図１】本発明の第１の実施例の回路構成を示す図であ
る。

【図２】本発明の第２の実施例の回路構成を示す図であ
る。

【図３】本発明の第３の実施例の回路構成を示す図であ
る。

【図４】従来の技術の回路構成を示す図である。

【符号の説明】

１、２ 変調波入力端子 ３ バイアス電圧入力端子 ４ 高電位電源 ５ 第１のＮＭＯＳトランジスタ ６ 第５のＮＭＯＳトランジスタ ７ 第１の負荷抵抗 ８ 第２のＮＭＯＳトランジスタ ９ 第１の被変調クロックバッファ １０ 第２の負荷抵抗 １１ 第３のＮＭＯＳトランジスタ １２ 被変調クロック入力端子 １３ 第４のＮＭＯＳトランジスタ １４ 第６のＮＭＯＳトランジスタ １５ 第２の被変調クロックバッファ １６、１７ 出力端子 １８ 被変調クロック入力端子 １９ バイアス電圧入力端子 ２０ 第３の負荷抵抗 ２１ 第７のＮＭＯＳトランジスタ ２２ 第８のＮＭＯＳトランジスタ ２３ 差動増幅器 ２４ 第９のＮＭＯＳトランジスタ ２５ バイアス回路の出力電圧 ２６ バイアス回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】変調波入力信号を差動入力し互いに交叉接
   続された２対の差動トランジスタ対と、 被変調クロック信号入力によりオン・オフ制御され、前
   記２対の差動トランジスタ対のそれぞれの定電流源とし
   て機能する２つのトランジスタと、備えたことを特徴と
   する変調回路。
2. 【請求項２】変調波入力信号を差動入力し互いに交叉接
   続された２対の差動ＭＯＳトランジスタ対と、 被変調クロック信号入力によりオン・オフ制御され前記
   ２対のトランジスタ対のそれぞれの定電流源として機能
   する２つのＭＯＳトランジスタを備えたことを特徴とす
   る変調回路。
3. 【請求項３】前記２つの差動ＭＯＳトランジスタ対のそ
   れぞれの定電流源として機能する前記２つのＭＯＳトラ
   ンジスタを３極管領域でバイアスするためのバイアス回
   路を備えたことを特徴とする請求項２記載の変調回路。
4. 【請求項４】差動形式の変調波を入力する変調波入力端
   子と、 互いに逆位相の被変調クロック信号を入力する１対の被
   変調クロック入力端子と、 被変調クロックが該変調波により変調された変調済信号
   を差動出力する出力端子と、 バイアス電圧入力端子と、 を有し、 第１のＮＭＯＳトランジスタのゲートと第４のＮＭＯＳ
   トランジスタのゲートは該変調波入力端子の一端に接続
   され、 第２のＮＭＯＳトランジスタのゲートと第３のＮＭＯＳ
   トランジスタのゲートは該変調波入力端子の反対極性の
   一端に接続され、 前記第１のＮＭＯＳトランジスタのドレインと前記第３
   のＮＭＯＳトランジスタのドレインは前記出力端子の一
   端に接続され、 前記第２のＮＭＯＳトランジスタのドレインと前記第４
   のＮＭＯＳトランジスタのドレインは前記出力端子の反
   対極性の一端に接続され、 前記第１のＮＭＯＳトランジスタのソースと前記第２の
   ＮＭＯＳトランジスタのソースと第５のＮＭＯＳトラン
   ジスタのドレインが接続され、 前記第３のＮＭＯＳトランジスタのソースと前記第４の
   ＮＭＯＳトランジスタのソースと第６のＮＭＯＳトラン
   ジスタのドレインが接続され、 前記第５のＮＭＯＳトランジスタのゲートと前記第６の
   ＮＭＯＳトランジスタのゲートは前記バイアス電圧入力
   端子に接続され、 前記第５のＮＭＯＳトランジスタのソースは第１の被変
   調クロックバッファの出力端子と接続され、 前記第６のＮＭＯＳトランジスタのソースは第２の被変
   調クロックバッファの出力端子と接続され、 前記第１の被変調クロックバッファの入力端子は被変調
   クロック入力端子の一方の端子と接続され、 前記第２の被変調クロックバッファの入力端子は被変調
   クロック入力端子の他方の端子と接続され、 第１の負荷抵抗が前記出力端子の一端と高電位電源との
   間に接続され、 前記第２の負荷抵抗が前記出力端子の反対極性の一端と
   高電位電源との間に接続されていることを特徴とする低
   電源電圧動作型の変調回路。
5. 【請求項５】差動形式の変調波を入力する変調波入力端
   子と、 互いに逆位相の被変調クロック信号を入力する１対の被
   変調クロック入力端子と、 被変調クロックが該変調波により変調された変調済信号
   を差動出力する出力端子と、 バイアス電圧入力端子を有し、 第１のＮＭＯＳトランジスタのゲートと第４のＮＭＯＳ
   トランジスタのゲートは第２の被変調クロックバッファ
   の出力端子と接続され、 第２のＮＭＯＳトランジスタのゲートと第３のＮＭＯＳ
   トランジスタのゲートは第１の被変調クロックバッファ
   の出力端子と接続され、 前記第１のＮＭＯＳトランジスタのドレインと前記第３
   のＮＭＯＳトランジスタのドレインは該出力端子の一端
   に接続され、 前記第２のＮＭＯＳトランジスタのドレインと前記第４
   のＮＭＯＳトランジスタのドレインは該出力端子の反対
   極性の一端に接続され、 前記第１のＮＭＯＳトランジスタのソースと前記第２の
   ＮＭＯＳトランジスタのソースと第５のＮＭＯＳトラン
   ジスタのドレインが接続され、 前記第３のＮＭＯＳトランジスタのソースと前記第４の
   ＮＭＯＳトランジスタのソースと第６のＮＭＯＳトラン
   ジスタのドレインが接続され、 前記第５のＮＭＯＳトランジスタのゲートと第８のＮＭ
   ＯＳトランジスタのゲートは該変調波入力端子の一端に
   接続され、 前記第６のＮＭＯＳトランジスタのゲートと第９のＮＭ
   ＯＳトランジスタのゲートは該変調波入力端子の反対極
   性の一端に接続され、 前記第５のＮＭＯＳトランジスタのソースと前記第６の
   ＮＭＯＳトラジスタのソースと前記第８のＮＭＯＳトラ
   ンジスタのソースと前記第９のＮＭＯＳトランジスタの
   ソースは接地電位に接続され、 該バイアス電圧入力端子は差動増幅器の反転入力端子に
   接続され、 差動増幅器の出力端子は第７のＮＭＯＳトランジスタの
   ゲートと第１の被変調クロックバッファの電源端子と第
   ２の被変調クロックバッファの電源端子に接続され、 前記第７のＮＭＯＳトランジスタのソースと前記第８の
   ＮＭＯＳトランジスタのドレインと第９のＮＭＯＳトラ
   ンジスタのドレインは相互に接続され、 前記差動増幅器の非反転入力端子と前記第７のＮＭＯＳ
   トランジスタのドレインと第３の負荷抵抗の一端が接続
   され、前記第３の負荷抵抗の他端は高電位電源に接続さ
   れ、 第１の負荷抵抗は前記出力端子の一端と前記高電位電源
   との間に接続され、 第２の負荷抵抗は前記出力端子の反対極性の一端と前記
   高電位電源との間に接続され、 第１の被変調クロックバッファの入力端子は被変調クロ
   ック入力端子の一方の端子と接続され、 第２の被変調クロックバッファの入力端子は被変調クロ
   ック入力端子のもう一方の端子と接続されていることを
   特徴とする低電源電圧動作型の変調回路。
6. 【請求項６】前記第１のＮＭＯＳトランジスタを第１の
   ＮＰＮトランジスタとし、前記第２のＮＭＯＳトランジ
   スタを第２のＮＰＮトランジスタとし、前記第３のＮＭ
   ＯＳトランジスタを第３のＮＰＮトランジスタとし、前
   記第４のＮＭＯＳトランジスタを第４のＮＰＮトランジ
   スタとし、前記第７のＮＭＯＳトランジスタを第５のＮ
   ＰＮトランジスタとしたことを特徴とする請求項５記載
   の低電源電圧動作型変調回路。