JPH11143846A - 情報処理装置の接続方式 - Google Patents
情報処理装置の接続方式Info
- Publication number
- JPH11143846A JPH11143846A JP9306809A JP30680997A JPH11143846A JP H11143846 A JPH11143846 A JP H11143846A JP 9306809 A JP9306809 A JP 9306809A JP 30680997 A JP30680997 A JP 30680997A JP H11143846 A JPH11143846 A JP H11143846A
- Authority
- JP
- Japan
- Prior art keywords
- information processing
- port memory
- information
- information processor
- processing device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Hardware Redundancy (AREA)
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】
【課題】デュアルポートメモリを介して互いの情報処理
部のバスを接続した情報処理装置からなる情報処理シス
テムでは、一方の情報処理装置が異常になると他方の情
報処理装置もその影響により異常となって共倒れとな
る。 【解決手段】デュアルポートメモリを介して相互に受け
渡すデータ以外に、おのおのの情報処理装置の健全性を
示す健全性情報も相互に受け渡しすることにより、常に
一方が他方の健全性を確認可能となり、一方が他方の異
常を検出した際にはデュアルポートメモリ経由のデータ
受け渡し処理を切り離すことにより、論理的に他方の情
報処理装置を分離・絶縁する。
部のバスを接続した情報処理装置からなる情報処理シス
テムでは、一方の情報処理装置が異常になると他方の情
報処理装置もその影響により異常となって共倒れとな
る。 【解決手段】デュアルポートメモリを介して相互に受け
渡すデータ以外に、おのおのの情報処理装置の健全性を
示す健全性情報も相互に受け渡しすることにより、常に
一方が他方の健全性を確認可能となり、一方が他方の異
常を検出した際にはデュアルポートメモリ経由のデータ
受け渡し処理を切り離すことにより、論理的に他方の情
報処理装置を分離・絶縁する。
Description
【０００１】
【発明の属する技術分野】本発明は、おのおのの情報処
理装置がＣＰＵを具備し、ＣＰＵ間で受け渡しされるデ
ータを利用しつつおのおのの情報処理装置が処理を遂行
する、複数の情報処理装置から構成される情報処理シス
テムに関する。
理装置がＣＰＵを具備し、ＣＰＵ間で受け渡しされるデ
ータを利用しつつおのおのの情報処理装置が処理を遂行
する、複数の情報処理装置から構成される情報処理シス
テムに関する。
【０００２】
【従来の技術】従来は、デュアルポートメモリを用いた
マルチプロセッサシステム（特開平5−73506 号公報な
ど）のように、デュアルポートメモリはデータの受け渡
し手段として位置付けられ、一方のプロセッサが正常動
作不能となった場合については言及されていない。
マルチプロセッサシステム（特開平5−73506 号公報な
ど）のように、デュアルポートメモリはデータの受け渡
し手段として位置付けられ、一方のプロセッサが正常動
作不能となった場合については言及されていない。
【０００３】
【発明が解決しようとする課題】従来のデュアルポート
メモリによるＣＰＵ間通信では、デュアルポートメモリ
経由で受け渡しするデータにより、処理を分散させるマ
ルチプロセッサシステム指向であることから、一方の情
報処理装置が正常動作不能になると、他方の情報処理装
置も処理を継続できず、共倒れを招くことになる。
メモリによるＣＰＵ間通信では、デュアルポートメモリ
経由で受け渡しするデータにより、処理を分散させるマ
ルチプロセッサシステム指向であることから、一方の情
報処理装置が正常動作不能になると、他方の情報処理装
置も処理を継続できず、共倒れを招くことになる。
【０００４】本発明の目的は、このような場合に正常な
情報処理装置が処理を継続可能となるように論理的な分
離・絶縁が可能な情報処理装置の接続方式を提供するこ
とにある。
情報処理装置が処理を継続可能となるように論理的な分
離・絶縁が可能な情報処理装置の接続方式を提供するこ
とにある。
【０００５】
【課題を解決するための手段】図１は本発明の原理構成
を表すブロック図である。図において、本発明の構成
は、少なくとも１つの情報処理部４を備えた第１の情報
処理装置１と、少なくとも１つの情報処理部５を備えた
第２の情報処理装置２と、該第１および第２の情報処理
装置１，２のそれぞれに属する情報処理部４，５のバス
に接続され該第１および第２の情報処理部の間で相互に
データの受け渡しを行うデュアルポートメモリ３を具備
し、該デュアルポートメモリ３を介して通常のデータ６
以外に、該第１および第２の情報処理装置１，２の自身
の健全性を示す健全性情報７，８も互いに受け渡しする
ことにより、一方の情報処理装置が何らかの原因により
正常動作不能な状態が発生した際には、他方の情報処理
装置で一方の情報処理装置の異常を認識可能とし、他方
の情報処理装置の処理内容からデュアルポートメモリ経
由のデータの受け渡しの処理を切り離すことにより一方
の情報処理装置と論理的に分離・絶縁することで他方の
情報処理装置の処理を継続可能とすることを特徴とする
ものである。
を表すブロック図である。図において、本発明の構成
は、少なくとも１つの情報処理部４を備えた第１の情報
処理装置１と、少なくとも１つの情報処理部５を備えた
第２の情報処理装置２と、該第１および第２の情報処理
装置１，２のそれぞれに属する情報処理部４，５のバス
に接続され該第１および第２の情報処理部の間で相互に
データの受け渡しを行うデュアルポートメモリ３を具備
し、該デュアルポートメモリ３を介して通常のデータ６
以外に、該第１および第２の情報処理装置１，２の自身
の健全性を示す健全性情報７，８も互いに受け渡しする
ことにより、一方の情報処理装置が何らかの原因により
正常動作不能な状態が発生した際には、他方の情報処理
装置で一方の情報処理装置の異常を認識可能とし、他方
の情報処理装置の処理内容からデュアルポートメモリ経
由のデータの受け渡しの処理を切り離すことにより一方
の情報処理装置と論理的に分離・絶縁することで他方の
情報処理装置の処理を継続可能とすることを特徴とする
ものである。
【０００６】
【発明の実施の形態】図２は本発明の一実施例を示すブ
ロック図である。本実施例は、産業用情報処理装置１０
と、パーソナルコンピュータ(以下ＰＣと略す)９と、産
業用情報処理装置１０とＰＣ９のそれぞれに属する情報
処理部であるＭＰＵ１３とＭＰＵ１２のバスに接続され
ＭＰＵ１３とＭＰＵ１２の間で相互にデータ１４および
互いの健全性情報１５，１６の受け渡しを行うための、
産業用情報処理装置１０の内部に設けられたデュアルポ
ートメモリ１１から構成される。
ロック図である。本実施例は、産業用情報処理装置１０
と、パーソナルコンピュータ(以下ＰＣと略す)９と、産
業用情報処理装置１０とＰＣ９のそれぞれに属する情報
処理部であるＭＰＵ１３とＭＰＵ１２のバスに接続され
ＭＰＵ１３とＭＰＵ１２の間で相互にデータ１４および
互いの健全性情報１５，１６の受け渡しを行うための、
産業用情報処理装置１０の内部に設けられたデュアルポ
ートメモリ１１から構成される。
【０００７】本構成において、産業用情報処理装置１０
からは、データ１４として主に制御状態情報をＰＣ９に
対して渡し、ＰＣ９からはデータ１４として主に産業用
情報処理装置１０に対する制御情報取得のための要求情
報を産業用情報処理装置１０に対して渡している。同時
に、産業用情報処理装置１０およびＰＣ９は常時自身の
健全性をチェックしており、その結果が正常であること
をもって、定期的にデュアルポートメモリ１１の健全性
情報１５，１６をおのおの更新する。
からは、データ１４として主に制御状態情報をＰＣ９に
対して渡し、ＰＣ９からはデータ１４として主に産業用
情報処理装置１０に対する制御情報取得のための要求情
報を産業用情報処理装置１０に対して渡している。同時
に、産業用情報処理装置１０およびＰＣ９は常時自身の
健全性をチェックしており、その結果が正常であること
をもって、定期的にデュアルポートメモリ１１の健全性
情報１５，１６をおのおの更新する。
【０００８】健全性情報１５，１６は、産業用情報処理
装置１０，ＰＣ９がおのおの正常である限り、あらかじ
め決められたルールに従って毎回更新される。あらかじ
め決められたルールとは、たとえば毎回一定の値で増加
するデータをもって健全性情報とするなどである。健全
性情報１５はＰＣ９側から監視し、健全性情報１６は産
業用情報処理装置１０側から監視することで、いずれか
一方が異常となった際には他方から異常を検出すること
が可能である。
装置１０，ＰＣ９がおのおの正常である限り、あらかじ
め決められたルールに従って毎回更新される。あらかじ
め決められたルールとは、たとえば毎回一定の値で増加
するデータをもって健全性情報とするなどである。健全
性情報１５はＰＣ９側から監視し、健全性情報１６は産
業用情報処理装置１０側から監視することで、いずれか
一方が異常となった際には他方から異常を検出すること
が可能である。
【０００９】本実施例においては、ＰＣ９が異常となっ
た場合には、産業用情報処理装置１０は健全性情報１６
によりＰＣ９の異常を認識し、デュアルポートメモリ１
１を経由したデータ１４の処理を止め、自身の情報処理
を継続する。これにより産業用情報処理装置１０はＰＣ
９から論理的に切り離され、ＰＣ９の異常による影響を
受けずに正常な動作が継続可能となる。
た場合には、産業用情報処理装置１０は健全性情報１６
によりＰＣ９の異常を認識し、デュアルポートメモリ１
１を経由したデータ１４の処理を止め、自身の情報処理
を継続する。これにより産業用情報処理装置１０はＰＣ
９から論理的に切り離され、ＰＣ９の異常による影響を
受けずに正常な動作が継続可能となる。
【００１０】
【発明の効果】以上述べたように、本発明によれば、デ
ュアルポートメモリを介してデータ以外に互いの健全性
情報を受け渡しすることにより、一方の情報処理装置の
異常時に他方の情報処理装置の処理内容からデュアルポ
ートメモリ経由のデータ受け渡し、処理を切り離すこと
で、一方の情報処理装置から他方の情報処理装置を論理
的に分離・絶縁可能となり、他方の情報処理装置は異常
となった情報処理装置の影響を受けずに自身の処理を継
続可能となる。
ュアルポートメモリを介してデータ以外に互いの健全性
情報を受け渡しすることにより、一方の情報処理装置の
異常時に他方の情報処理装置の処理内容からデュアルポ
ートメモリ経由のデータ受け渡し、処理を切り離すこと
で、一方の情報処理装置から他方の情報処理装置を論理
的に分離・絶縁可能となり、他方の情報処理装置は異常
となった情報処理装置の影響を受けずに自身の処理を継
続可能となる。
【図１】本発明の原理構成を表す情報処理装置の接続方
式のブロック図である。
式のブロック図である。
【図２】本発明の一実施例を表す情報処理装置の接続方
式のブロック図である。
式のブロック図である。
１，２…情報処理装置、３…デュアルポートメモリ、
４，５…情報処理部、６…データ、７，８…健全性情
報。
４，５…情報処理部、６…データ、７，８…健全性情
報。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 野口 博之 茨城県日立市幸町三丁目２番１号 日立エ ンジニアリング株式会社内 (72)発明者 橋本 忠彦 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内
Claims (1)
- 【請求項１】少なくとも１つの情報処理部を備えた第１
の情報処理装置と、少なくとも１つの情報処理部を備え
た第２の情報処理装置と、該第１および第２の情報処理
装置のそれぞれに属する情報処理部のバスに接続され、
該第１および第２の情報処理部の間で相互にデータの受
け渡しを行うデュアルポートメモリを具備し、該デュア
ルポートメモリを介して通常のデータ以外に該第１およ
び第２の情報処理装置の自身の健全性を示す情報も互い
に受け渡しすることにより、一方の情報処理装置が何ら
かの異常により正常動作不能な状態が発生した際には、
他方の情報処理装置で一方の情報処理装置の異常を認識
し、処理内容からデュアルポートメモリ経由のデータの
受け渡しを切り離すことで、他方の情報処理装置は正常
動作不能となった一方の情報処理装置の影響を受けずに
処理を継続可能とすることを特徴とする情報処理装置の
接続方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9306809A JPH11143846A (ja) | 1997-11-10 | 1997-11-10 | 情報処理装置の接続方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9306809A JPH11143846A (ja) | 1997-11-10 | 1997-11-10 | 情報処理装置の接続方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11143846A true JPH11143846A (ja) | 1999-05-28 |
Family
ID=17961532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9306809A Pending JPH11143846A (ja) | 1997-11-10 | 1997-11-10 | 情報処理装置の接続方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11143846A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005113401A1 (ja) * | 2004-05-24 | 2005-12-01 | Mitsubishi Denki Kabushiki Kaisha | エレベータ制御装置 |
| JP2008142394A (ja) * | 2006-12-12 | 2008-06-26 | Shimadzu Corp | 医用診断装置 |
| JP2010257121A (ja) * | 2009-04-23 | 2010-11-11 | Toshiba Mach Co Ltd | ステータス表示切替 |
-
1997
- 1997-11-10 JP JP9306809A patent/JPH11143846A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005113401A1 (ja) * | 2004-05-24 | 2005-12-01 | Mitsubishi Denki Kabushiki Kaisha | エレベータ制御装置 |
| JPWO2005113401A1 (ja) * | 2004-05-24 | 2008-03-27 | 三菱電機株式会社 | エレベータ制御装置 |
| US7398864B2 (en) | 2004-05-24 | 2008-07-15 | Mitsubishi Denki Kabushiki Kaisha | Elevator controller |
| JP4712696B2 (ja) * | 2004-05-24 | 2011-06-29 | 三菱電機株式会社 | エレベータ制御装置 |
| JP2008142394A (ja) * | 2006-12-12 | 2008-06-26 | Shimadzu Corp | 医用診断装置 |
| JP2010257121A (ja) * | 2009-04-23 | 2010-11-11 | Toshiba Mach Co Ltd | ステータス表示切替 |
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