JPH11136226A - 通信処理回路 - Google Patents

Abstract

(57)【要約】 【課題】 従来のＰＨＳにおけるアナログ音声信号をモ
デムにより変復調したデータ通信では、雑音の影響を受
けやすく、電波の強度、反射、妨害などによって通信レ
ートや品質が大きく低下する。本発明はこれらの課題を
解決する通信処理回路を提供する。 【解決手段】 同期パターン検出部１でフレーム同期を
確立し、受信フレームタイミング制御部２に従って受信
制御部３から受信データレジスタ５へ転送し、受信ＣＲ
Ｃ部４は受信のエラーのチェックを行う。送信では送信
データレジスタ６から送信フレームタイミング制御部７
に従って送信制御部８から送信し、ＣＲＣ部９によりエ
ラーチェックコードを付加するという動作をし、ＰＨＳ
の３２ｋｂｐｓの高速デジタルデータ通信を実現する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＰＨＳにおけるデ
ータ通信方式の標準の一つであるＰＩＡＦＳ（PHS Inte
rnet Access Forum Standard）を実現する回路方式に関
するものである。

【０００２】

【従来の技術】従来、ＰＨＳにおいてのデータ通信は、
音声信号をアナログモデムにより変調・復調して行う
「みなし音声通信」によるデータ通信方式があった。こ
の従来のデータ通信方法を図６を用いて説明する。

【０００３】図６において、１０３はＰＨＳ子機、１０
２はＰＨＳ子機１０３からの音声信号を変調・復調して
シリアルデータに変換するアナログモデム、１０１はア
ナログモデム１０２とシリアルデータ通信を行い、デー
タ処理を行うＰＣ等の端末、１０４はＰＨＳ子機と網を
接続する基地局である。

【０００４】この「みなし音声通信」方式では、ＰＨＳ
子機１０３のイヤホンジャック等とアナログモデム１０
２をアナログ音声信号によって接続する。

【０００５】データ受信時は、ＰＨＳ子機１０３からの
音声信号をアナログモデム１０２によりシリアルデータ
に変換し、端末１０１で受信する。端末１０１からのデ
ータ送信時は、シリアルデータをアナログモデム１０２
に送信し、アナログモデム１０２は音声信号に変換して
ＰＨＳ子機１０３を通じて送信する。

【０００６】

【発明が解決しようとする課題】上記のように従来の
「みなし音声通信」は、アナログの音声信号をアナログ
モデムにより変復調しデータ通信を行っているため、雑
音の影響を受けやすい。このため基地局からの電波の強
度や、電波の反射、妨害などによって音声信号に雑音が
入ったり、瞬断などが起こるため、データのレートや品
質が大きく低下するという課題がある。

【０００７】たとえばＰＩＡＦＳは、ＰＨＳの３２ｋｂ
ｐｓのデジタル通信インターフェースによりＰＨＳ網を
利用したデジタルデータ通信を行うための標準であり、
従来のアナログ信号の変復調によるデータ通信方式であ
る「みなし音声通信」の課題の解決を図っている。

【０００８】本発明は上記の通信処理回路を提供するこ
とを目的とする。

【０００９】

【課題を解決するための手段】本発明の通信処理回路に
おいては、受信動作では、受信したデータストリームか
ら特定の同期コードを検出し、その後規定のタイミング
で６４０ビットのフレームタイミングを生成し、受信フ
レーム毎のＣＲＣチェック処理によって出力された３２
ビットの結果と、フレームの終端に付加されている３２
ビットのＣＲＣコードとの比較を行ってそのフレームの
エラーチェックを行いながら、受信したデータをホスト
側のＣＰＵの処理データバス幅に応じたパラレルデータ
に変換し、前記パラレルデータを受信データレジスタに
転送し、ホスト側のＣＰＵが受信データを読取るといっ
た動作を行い、送信動作では、ホスト側のＣＰＵからデ
ータを送信データレジスタに書込み、送信フレームタイ
ミング制御部から生成される送信タイミングに従って送
信データをシリアルに変換し、送信フレームの終端３２
ビットにそのフレームデータのＣＲＣ処理結果を付加し
て送信するといった動作を行うことにより、ＰＨＳを使
用したデジタルデータ通信を行うようにしたものであ
る。

【００１０】本発明によれば、従来のアナログモデムを
使用した「みなし音声通信」の課題であった通信データ
への雑音の影響や、通信レートの低下を解決した通信処
理回路が得られる。

【００１１】

【発明の実施の形態】本発明の請求項１に記載の発明
は、受信したベアラデータから同期コードを検出する同
期パターン検出部と、この同期パターン検出部からのタ
イミングに従い、フレームタイミングを生成する受信フ
レームタイミング制御部と、受信したベアラデータを受
信フレームタイミングに従ってパラレルデータに変換す
る受信制御部と、受信したデータの誤りを検出する誤り
検出部と、受信制御部からの受信データをホスト側へ送
るための受信レジスタとを有し、送信タイミングを生成
する送信フレームタイミング制御部と、ホスト側から送
信データを取り込むための送信データレジスタと、送信
データをフレームタイミングに従ってシリアルデータに
変換する送信制御部と、誤り検出のためのコードを送信
データに付加する誤り検出コード付加部とを有し、受信
動作では、同期パターン検出部は受信したデータストリ
ームから特定の同期コードを検出し、その後受信フレー
ムタイミング制御部は規定のタイミングでフレームタイ
ミングを生成し、誤り検出部にて受信フレームの誤り検
出を行いながら受信制御部は受信したデータをホスト側
の処理データバス幅に応じたパラレルデータに変換して
受信データレジスタへ転送し、送信動作では、ホスト側
からのデータを送信データレジスタが取り込み、送信制
御部は送信データレジスタからの送信データを送信フレ
ームタイミング制御部から生成される送信タイミングに
従って送信データをシリアルに変換し、送信フレーム内
に前記誤り検出コード付加部がコードを付加して送信す
るといった動作を行うことによりデジタルデータ通信を
行うことを特徴とする通信処理回路であり、デジタルデ
ータ通信であるため、従来のアナログモデムを使用した
「みなし音声通信」の課題であった通信データへの雑音
の影響や、通信レートの低下を解決できるという作用を
有する。

【００１２】請求項３に記載の発明は、請求項１におい
て、受信制御部及び送信制御部に接続された送受信バッ
ファメモリ制御部と、この送受信バッファメモリ制御部
に接続された送信・受信データを一時記憶するバッファ
メモリとを付加し、受信動作では、請求項１に記載した
一連の受信動作を行いながら、送受信バッファメモリ制
御部を通じて、受信制御部からのパラレル受信データを
１フレーム単位に一時バッファメモリ内に書込み、次の
１フレームの受信が終了する前に、ホスト側が１フレー
ムの受信データをバッファメモリから読み出す動作を行
い、送信動作では、ホスト側が、前の１フレーム分のデ
ータの送信が終る前に１フレーム毎に送信データを送受
信バッファメモリ制御部を通じてバッファメモリに書込
み、書込まれた送信データを送信制御部が請求項１に記
載した一連の送信動作によって送信を行うことを特徴と
する通信処理回路としたものであり、送受信データを一
時記憶するバッファメモリを設けることにより、１フレ
ームのブロック単位で送信データレジスタ及び受信デー
タレジスタとホスト側のＣＰＵ間のデータ転送が行える
ため、ホスト側のＣＰＵの処理効率が向上するという作
用がある。

【００１３】請求項４に記載の発明は、請求項３におい
て、送受信バッファメモリ制御部と受信データレジス
タ、送信データレジスタとに接続されたＤＭＡ制御部を
付加し、受信動作においては、バッファメモリ内に１フ
レーム分の受信データが書込まれた後、バッファメモリ
から受信データレジスタにデータが転送された時にホス
ト側に対して受信データの読み出し要求信号を出力し、
読み出し要求信号に応じてあらかじめ設定した所定のメ
モリ領域にＤＭＡ転送を行い、送信においては、バッフ
ァメモリ内の１フレーム分のデータが送信された後、送
信データレジスタにデータの書込みが可能な状態の時
に、ホスト側に送信データ書込み要求信号を出力し、送
信データホスト側のデータバス上の規定のメモリ領域か
ら書込み要求信号に応じてＤＭＡ転送を行うといった動
作を行うことを特徴とする通信処理回路としたものであ
り、ＤＭＡ制御回路を設けることにより、１フレームの
ブロック単位毎に送信及び受信データをホスト側のＣＰ
Ｕのバス上のメモリにＤＭＡ転送されるため、ＣＰＵが
転送処理を行う必要が無くなるので、ホスト側のＣＰＵ
の負荷が軽減されるという作用がある。以下、本発明の
実施の形態について、図１から図５を用いて説明する。

【００１４】（実施の形態１）図１は本発明の第１の実
施の形態における通信処理回路のブロック図を示す。図
１において、１は受信データから同期コードを検出する
同期パターン検出部である。２は、データ送受信クロッ
クＣＬと、同期パターン検出部１からの信号から受信フ
レームのタイミングを生成する受信フレームタイミング
制御部である。３は、送受信クロックＣＬと受信フレー
ムタイミング制御部２からの信号に従って受信データを
シリアルからパラレルデータに変換する受信制御部であ
る。４は受信データのエラーチェックを行う受信ＣＲＣ
部である。

【００１５】５は受信制御部３からの受信データをホス
ト側のデータバスへ送り出すための受信データレジスタ
であり、ホスト側のＣＰＵからの指令に従って受信制御
部３からの受信データをデータバスへ出力する。

【００１６】次に送信側について説明する。６はホスト
側のデータバスに乗せられた送信データを取り込んむた
めの送信データレジスタである。７は送受信クロックＣ
Ｌから送信フレームのタイミングを生成する送信フレー
ムタイミング制御部、８は送信データレジスタ６からの
送信データをＰＩＡＦＳの形式で送信する送信制御部で
ある。９は送信データにエラーチェックのためのＣＲＣ
コードを付加する送信ＣＲＣ部である。

【００１７】図２は本発明の通信処理回路を用いたＰＨ
Ｓ情報通信端末のブロック図を示す。図２において、２
１は文字・グラフィクス用の入出力部であり、２２はタ
ッチパネル入力装置、２３はタッチパネル入力装置と重
ね合わせて配置されたモノクロ液晶表示器である。２４
はモノクロ液晶表示器２３のためのバックライトであ
る。

【００１８】２５は文字・グラフィクス情報を復号化す
る復号化機能を備えたモノクロＬＣＤインターフェース
である。文字・グラフィックスの符号化データを入力さ
れたモノクロＬＣＤインターフェース２５は復号化処理
を行い、文字・グラフィックス復号化データを出力す
る。２６は使用者が操作するための操作キーである。

【００１９】２８はアンテナである。２９はベースバン
ドデータを無線周波数の信号に変換してアンテナ２８か
ら送信し、またアンテナ２８にて受信した無線周波数の
信号をベースバンドデータに変換するＲＦモジュール
（高周波回路）である。ＲＦモジューから出力されるベ
ースバンドデータは文字・グラフィックスデータと動画
データとデシタル音声信号が多重されている。３１はベ
ースバンドデータより文字・グラフィックスデータ、デ
シタル音声信号、ＰＩＡＦＳ（ベアラ通信）信号に分離
する機能を備えたベースバンド処理手段である。

【００２０】３３は本発明に係わる通信処理回路であ
る。通信処理回路３３はベースバント処理手段３１によ
って分離されたＰＩＡＦＳ（ベアラ通信）信号を受け、
その中からデータを抽出して出力する。

【００２１】３４は各部の間でデータをやり取りするた
めのバスである。通信相手方から画像データが送られた
場合、画像データはＨ２６３方式で符号化されており、
通信処理回路３３よりバス３４へ出力される画像データ
はＨ．２６３方式の符号化画像データである。

【００２２】３５は動画用デコーダである。動画用デコ
ーダ３５はＨ．２６３方式の符号化画像データを受け、
動画復号化処理を行って復号化済みのデジタルビデオデ
ータを出力する。３６は動画用デコーダ３５から出力さ
れたデータをアナログに変換するＤ／Ａコンバータ機能
を備えたカラーＬＣＤインターフェースである。３７は
カラー液晶表示器である。動画用デコーダ３５によって
復号化処理されたデジタルビデオデータはカラーＬＣＤ
インターフェース３６でアナログ化され、出力されたア
ナログビデオ信号がカラー液晶表示器３７で表示され
る。

【００２３】３９は音声を入力するためのマイクロホ
ン、４０は受話音声を鳴らするためのスピーカである。
４１は送話音声信号の増幅等の処理を行う音声回路およ
び受話音声信号の増幅等の処理を行う音声回路を備えた
音声インターフェースである。４２は送信する音声信号
をデジタルデータに変換するＡ／Ｄコンバータおよび受
信したデジタルデシタル音声信号をアナログ信号に変換
するＤ／Ａコンバータを備えたＡＤ／ＤＡ変換部であ
る。４３はＧ．７２３方式で符号化された受信データを
復号化するデコーダ機能および送信する音声信号をＧ．
７２３方式で符号化するエンコーダ機能を備えた符号化
処理部である。これらのマイクロホン３９、スピーカ４
０、音声インターフェース４１、ＡＤ／ＤＡ変換器４
２、符号化処理部４３は本装置を携帯電話機として使用
する場合に、受信したデシタル音声信号を復号化処理
し、アナログの音声を再生するためのものである。

【００２４】４４は種々のリング音の波形データを格納
したリング波形メモリ、４５はリング音を鳴らすための
リンガである。

【００２５】４６は本情報通信端末機の動作を制御する
ＣＰＵである。４７はＲＡＭ（ランダムアクセスメモ
リ）であり、バス３４を介して各種データを入出力して
記憶する。通信相手方より送られ、ベースバンド処理手
段３１から出力された受信データも、バス３４を介して
ＲＡＭ４７に入力し、記憶される。４８はＲＯＭ（リー
ドオンリーメモリ）であり、ＣＰＵを動作させるプログ
ラムデータおよび各種制御用データを格納し、バス３４
を介してデータを出力する。

【００２６】４９は着脱可能なフラッシュメモリーであ
り、必要なときに装着してデータを書き込むことが出来
る。５０は外部機器との間でＰＩＡＦＳ信号をやりとり
するためのＰＩＡＦＳインターフェースである。

【００２７】５１は本情報通信端末へ電源を供給するた
めの電池、５２は電池５１の電圧を各部に必要な電圧に
変換するためのＤＣ-ＤＣ変換器である。５３は電池５
１へ充電電流を供給する充電回路、５４は非接触充電の
ために充電器側から電力を受けるコイルである。５５は
充電器に設けられ、非接触充電のために情報通信端末へ
電力を与えるためのコイル、５６はコイル５５に交流電
流を流す充電装置である。

【００２８】モバイル端末として使用する場合には、デ
シタル音声信号はベースバント処理手段３１により分離
され、ベースバント処理手段３１から出力されたデジタ
ルデシタル音声信号は符号化処理部４３によって復号化
される。そして音声インターフェース４１にてアナログ
信号に変換され、増幅されてスピーカ４０から出力す
る。

【００２９】また携帯電話機として使用する場合の音声
送信側では、使用者の音声がマイクロホン３９によって
電気信号に変換され、音声インターフェース４１にて増
幅されるとともにデジタル信号に変換され、ベースバン
ト処理手段３１へ送られる。

【００３０】モバイル端末として動作する場合のデータ
の流れについて説明する。受信した電波はＲＦモジュー
ル２９でベースバンドデータに変換され、ベースバンド
処理手段３１で文字・グラフィックスデータ、デシタル
音声信号、ＰＩＡＦＳ（ベアラ通信）信号に分離され
る。

【００３１】ベースバント処理手段３１によって分離さ
れた文字・グラフィックスの符号化データはバス３４を
介してモノクロＬＣＤインターフェース２５へ送られ
る。符号化データを入力されたモノクロＬＣＤインター
フェース２５は復号化処理をおこない、文字・グラフィ
ックスデータを出力する。モノクロＬＣＤインターフェ
ース２５から出力されたデータはモノクロ液晶表示器２
３へ送られ、表示される。また受信したデータを蓄積す
る場合は、ベースバント処理手段３１から出力された符
号化データはバス３４を介してＲＡＭ４７に格納され
る。

【００３２】また種々のコマンドあるいはデータを外へ
送信する際は、使用がタッチパネル入力装置２を操作し
て入力したデータはバス３４を介してベースバンド処理
手段３１へ送られ、送信される。

【００３３】動画再生の際は、ＲＡＭ４７から符号化画
像データを読み出し、バス３４を介して動画用デコーダ
３５へ送る。動画の符号化データを入力された動画用デ
コーダ３５は復号化処理をおこない、デジタルビデオデ
ータを出力する。このデジタルビデオデータはＡＤ／Ｄ
Ａ変換部４２でアナログ化され、出力されたアナログビ
デオ信号がカラー液晶表示器３７で表示される。

【００３４】次に上記の通信処理回路３３の動作につい
て説明する。図３は本発明のＰＩＡＦＳのデータフレー
ムの構成を示す図である。ＰＩＡＦＳでは６４０ビット
の固定長のフレームが連続する形式で通信を行う。受信
動作では、ベースバンド処理手段３１から転送されたシ
リアルデータから同期パターン検出部１により特定の同
期コードを検出する。この同期コードはフレームの先頭
の２５ビット目から始まり、「５０ＥＦ２９９３
（ｈ）」の３２ビットと規定されており、全ビットが一
致する必要がある。

【００３５】同期パターン検出部１が同期コードを検出
したら、受信フレームタイミング制御部２が、同期コー
ドの後の５８４ビット目から６４０ビット単位のフレー
ムタイミングを生成する。そして次の第２フレームから
が有効フレームとなるので、受信制御部３により受信処
理を行う。

【００３６】受信制御部３は、ホスト側のＣＰＵ４６の
データバス幅に応じて受信データをパラレルデータに変
換しながら、第２フレームでの同期コードを再度チェッ
クして、１ワードずつ受信データレジスタ５にデータを
転送する。同時に受信ＣＲＣ部４は受信したフレームの
ＣＲＣ演算を行って、後端３２ビットのＣＲＣコードと
の比較を行い、エラー有無のチェックを行う。第２フレ
ームの同期コードと、ＣＲＣのいずれもエラーが無い場
合に正常なフレームとなる。受信データレジスタに転送
されたデータはＣＰＵ４６によって読み出される。

【００３７】第３フレーム以降は同期コードは含まれ
ず、フレーム後端のＣＲＣコードのチェックが行われ、
エラーの場合は再送要求などにより、そのフレームのデ
ータを受信し直す。ただし、エラーが連続する場合は、
同期がはずれたと見なして、再度同期検出処理から受信
処理をやり直すようになる。

【００３８】また送信では、ホスト側のＣＰＵ４６が送
信データを送信データレジスタ６に書込むと、送信制御
部８にデータが転送され、送信フレームタイミング制御
部からのフレーム信号に従ってシリアルデータに変換さ
れ、ベースバンド処理手段３１へ転送されて送信され
る。同時に送信ＣＲＣ部９はフレームの先頭から送信デ
ータのＣＲＣ演算を行って、送信フレームの後端３２ビ
ットにその演算結果を付加する。通信の開始時は、受信
側で同期検出を行う必要があるので、ホスト側のＣＰＵ
４６が書込む送信データの中にあらかじめ同期コードを
書込んでおく。そして相手との同期が確立したら、有効
データの送信を開始する。

【００３９】通信処理回路は以上のように動作する。こ
れによりＰＨＳの３２ｋｂｐｓデジタルデータの通信を
行うことができるようになる。

【００４０】（実施の形態２）図４は通信処理回路３３
の第２の形態を示す。図４において、１０は送受信バッ
ファインターフェース部、１１は受信データおよび送信
データを一時記憶するバッファメモリである。送受信バ
ッファインターフェース部１０は受信制御部３と受信デ
ータレジスタ５に接続され、受信制御部３から出力され
た受信データをバッファメモリ１１に格納させ、必要な
時にバッファメモリ１１から受信データを読み出して受
信データレジスタ５に格納する。また送受信バッファイ
ンターフェース部１０は送信データレジスタ６と送信制
御部８に接続され、送信データレジスタ６から出力され
た受信データをバッファメモリ１１に格納させ、必要な
時にバッファメモリ１１から送信データを読み出して送
信制御部８に送る。なお、同期パターン検出部１から送
信ＣＲＣ部９までの構成は前述の実施の形態１で示した
ものと同様の構成であり、同じ図番を付し、説明を省略
する。

【００４１】実施の形態１で示した通信処理回路は、受
信制御部から受信データレジスタ５への転送、及び送信
データレジスタ６から送信制御部８への転送はホスト側
のＣＰＵのデータバス幅に応じた１ワード単位で行わな
ければならない。通信レートは３２ｋｂｐｓと決まって
いるので、もしこの速度に間に合わない場合があればそ
の時にはアンダーランエラーまたはオーバーランエラー
となる。そこで実施の形態２の通信処理回路は、受信制
御部３と受信データレジスタ５の間、及び送信データレ
ジスタ６と送信制御部８との間のデータ転送を行う時
に、１フレーム単位、即ち８０バイト単位でバッファメ
モリ１１に一時データを記憶する。これによりホスト側
のＣＰＵは１ワード単位ではなく、１フレームのブロッ
ク単位で受信、送信処理を行えば良いので、ＣＰＵの負
荷が軽減される。

【００４２】送受信バッファインターフェース部１０及
びバッファメモリ１１の動作を以下に説明する。

【００４３】受信動作においては、受信制御部３からバ
ッファメモリ１１のデータバス幅に応じて受信データが
パラレルに変換され、送受信バッファインターフェース
部１０に出力される。送受信バッファインターフェース
部１０はフレームの先頭から順次バッファメモリ１１へ
の書込みアドレスをインクリメントし、受信制御部３か
らのデータをバッファメモリ１１へ書込んでいく。この
ようにして１フレーム分のデータが書込まれたら、送受
信バッファインターフェース部１０は受信したデータを
読み出すアドレスを発生させ、受信データレジスタ５へ
データの転送を行い、ホスト側のＣＰＵは受信データレ
ジスタ５からデータを読み出すことができる。

【００４４】送信動作においては、ホスト側のＣＰＵが
送信データレジスタ６に送信データを書込むと、送受信
バッファインターフェース部１０は順次バッファメモリ
１１への書込みアドレスを発生させ、１フレーム分デー
タの書込みを行う。１フレーム分の書込みが終了する
と、送受信バッファインターフェース部１０は送信する
ために読み出しアドレスを順次発生し、読み出した送信
データを送信制御部８へ転送する。転送されたデータは
シリアルに変換され、送信される。

【００４５】以上のように、受信動作及び送信動作にお
いて、１フレーム分のバッファメモリ１１を設けること
により、実施の形態１ではワード単位に行っていた受信
及び送信データレジスタとホスト側ＣＰＵ間のデータ転
送をブロック単位にすることができるため、転送処理が
軽減される。

【００４６】（実施の形態３）図５は通信処理回路３３
の第３の形態を示す。図５において、１２は受信データ
レジスタ５及び送信データレジスタ６に接続されたＤＭ
Ａ制御部である。なお、同期パターン検出部１から送信
ＣＲＣ部９までの構成は前述の実施の形態１で示したも
のと同様の構成であり、同じ図番を付し、説明を省略す
る。

【００４７】ＤＭＡ制御部１２は、受信時では受信デー
タレジスタ５に受信データがある時にホスト側ＣＰＵに
転送要求信号を出力する。ＤＭＡ制御部１２は送信時は
送信データレジスタ６に送信データの書込みが可能な時
にホスト側ＣＰＵに転送要求信号を出力する。

【００４８】この転送要求信号により、ホスト側のＣＰ
Ｕのバスをホールドし、受信時では受信データレジスタ
５からあらかじめ設定したホスト側のＣＰＵのバス上の
メモリ領域へ自動的に書込まれる。また、送信時はあら
かじめ設定したホスト側のＣＰＵのバス上のメモリ領域
から自動的に送信データレジスタ６に書込みが行われ
る。これにより、実施の形態２で説明したブロック単位
の転送をＣＰＵが行う必要が無いので、更に処理負荷が
軽減される。

【００４９】

【発明の効果】以上のように本発明によれば、ＰＨＳの
３２ｋｂｐｓのレートによる高速デジタルデータ通信を
無線で行うことが可能となり、従来ＰＨＳのデータ通信
で行っていたアナログ方式の「みなし音声通信」の課題
を解決できるという効果がある。

【００５０】また、バッファメモリ、及びＤＭＡ転送制
御回路により、ホスト側のＣＰＵの処理負荷を軽減させ
ることができるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における通信処理回
路のブロック図

【図２】本発明の通信処理回路を用いたＰＨＳ情報通信
端末のブロック図

【図３】本発明のＰＩＡＦＳ通信のフレームの構成を示
す図

【図４】本発明の第２の実施の形態における通信処理回
路のブロック図

【図５】本発明の第３の実施の形態における通信処理回
路のブロック図

【図６】従来のアナログ方式のデータ通信の方法を示す
概念図

【符号の説明】

１ 同期パターン検出部 ２ 受信フレームタイミング制御部 ３ 受信制御部 ４ 受信ＣＲＣ部 ５ 受信データレジスタ ６ 送信データレジスタ ７ 送信フレームタイミング制御部 ８ 送信制御部 ９ 送信ＣＲＣ部 １０ 送受信バッファインターフェース部 １１ バッファメモリ １２ ＤＭＡ制御部

Claims (4)

【特許請求の範囲】
1. 【請求項１】受信したベアラデータから同期コードを検
   出する同期パターン検出部と、同期パターン検出部から
   のタイミングに従い、フレームタイミングを生成する受
   信フレームタイミング制御部と、受信したベアラデータ
   を受信フレームタイミングに従ってパラレルデータに変
   換する受信制御部と、受信したデータの誤りを検出する
   誤り検出部と、前記受信制御部からの受信データをホス
   ト側へ送るための受信レジスタとを有し、送信タイミン
   グを生成する送信フレームタイミング制御部と、ホスト
   側から送信データを取り込むための送信データレジスタ
   と、送信データをフレームタイミングに従ってシリアル
   データに変換する送信制御部と、誤り検出のためのコー
   ドを送信データに付加する誤り検出コード付加部とを有
   し、受信動作では、前記同期パターン検出部は受信した
   データストリームから特定の同期コードを検出し、その
   後前記受信フレームタイミング制御部は規定のタイミン
   グでフレームタイミングを生成し、前記誤り検出部にて
   受信フレームの誤り検出を行いながら前記受信制御部は
   受信したデータをホスト側の処理データバス幅に応じた
   パラレルデータに変換して前記受信データレジスタへ転
   送し、送信動作では、ホスト側からのデータを前記送信
   データレジスタが取り込み、前記送信制御部は前記前記
   送信データレジスタからの送信データを前記送信フレー
   ムタイミング制御部から生成される送信タイミングに従
   って送信データをシリアルに変換し、送信フレーム内に
   前記誤り検出コード付加部がコードを付加して送信する
   といった動作を行うことによりデジタルデータ通信を行
   うことを特徴とする通信処理回路。
2. 【請求項２】受信動作では、前記同期パターン検出部は
   受信したデータストリームから特定の同期コードを検出
   し、その後前記受信フレームタイミング制御部は規定の
   タイミングで６４０ビットのフレームタイミングを生成
   し、前記誤り検出部にて受信フレーム毎の誤りチェック
   処理によって出力された結果とフレームの終端に付加さ
   れている誤り検出コードとの比較を行ってそのフレーム
   の誤りチェックを行いながら前記受信制御部は受信した
   データをホスト側の処理データバス幅に応じたパラレル
   データに変換し、前記パラレルデータを前記受信データ
   レジスタに転送してホスト側へ送ることを特徴とする請
   求項１記載の通信処理回路。
3. 【請求項３】受信制御部及び送信制御部に接続された送
   受信バッファメモリ制御部と、前記送受信バッファメモ
   リ制御部に接続された送信・受信データを一時記憶する
   バッファメモリとを付加し、受信動作では、請求項１に
   記載した一連の受信動作を行いながら、前記送受信バッ
   ファメモリ制御部を通じて、受信制御部からのパラレル
   受信データを１フレーム単位に一時前記バッファメモリ
   内に書込み、次の１フレームの受信が終了する前に、ホ
   スト側のＣＰＵが前記１フレームの受信データを前記バ
   ッファメモリから読み出す動作を行い、送信動作では、
   ホスト側のＣＰＵが前の１フレーム分のデータの送信が
   終る前に１フレーム毎に送信データを前記送受信バッフ
   ァメモリ制御部を通じて前記バッファメモリに書込み、
   書込まれた送信データを送信制御部が請求項１に記載し
   た一連の送信動作によって送信を行うことを特徴とする
   請求項１記載の通信処理回路。
4. 【請求項４】送受信バッファメモリ制御部と受信データ
   レジスタ、送信データレジスタとに接続されたＤＭＡ制
   御部を付加し、受信動作においては、前記バッファメモ
   リ内に１フレーム分の受信データが書込まれた後、前記
   バッファメモリから前記受信データレジスタにデータが
   転送された時に、ホスト側のＣＰＵに対して受信データ
   の読み出し要求信号を出力し、前記読み出し要求信号に
   応じてあらかじめ設定した所定のメモリ領域にＤＭＡ転
   送を行い、 送信においては、前記バッファメモリ内の１フレーム分
   のデータが送信された後、送信データレジスタにデータ
   の書込みが可能な状態の時に、ホスト側のＣＰＵに送信
   データ書込み要求信号を出力し、送信データホスト側の
   ＣＰＵのデータバス上の規定のメモリ領域から前記書込
   み要求信号に応じてＤＭＡ転送を行うといった動作を行
   うことを特徴とする請求項３記載の通信処理回路。