JP3257326B2 - デジタル無線電話装置のｓａｃｃｈデータ送受信回路 - Google Patents
デジタル無線電話装置のｓａｃｃｈデータ送受信回路Info
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- JP3257326B2 JP3257326B2 JP04287095A JP4287095A JP3257326B2 JP 3257326 B2 JP3257326 B2 JP 3257326B2 JP 04287095 A JP04287095 A JP 04287095A JP 4287095 A JP4287095 A JP 4287095A JP 3257326 B2 JP3257326 B2 JP 3257326B2
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Description
【０００１】
【産業上の利用分野】本発明は、基地局と複数の移動局
との間で時分割多元接続による無線通信を行うデジタル
無線電話装置に関し、特に通信用物理スロットを介して
送受されるＳＡＣＣＨデータの送受信を行うデジタル無
線電話装置のＳＡＣＣＨデータ送受信回路に関する。
との間で時分割多元接続による無線通信を行うデジタル
無線電話装置に関し、特に通信用物理スロットを介して
送受されるＳＡＣＣＨデータの送受信を行うデジタル無
線電話装置のＳＡＣＣＨデータ送受信回路に関する。
【０００２】
【従来の技術】この種の電話装置は、ＰＳと呼称される
移動局及びＣＳと呼称される基地局間の通信にはデジタ
ル方式を採用し、音声等のアナログ信号はＡＤ変換及び
ＤＡ変換が行われてデジタル信号として無線通信されて
いる。図６はこのような電話装置の構成を示し、加入者
回線Ｌを介して基地局１が接続され、基地局１と４台の
移動局２ａ〜２ｄとが無線接続されている。
移動局及びＣＳと呼称される基地局間の通信にはデジタ
ル方式を採用し、音声等のアナログ信号はＡＤ変換及び
ＤＡ変換が行われてデジタル信号として無線通信されて
いる。図６はこのような電話装置の構成を示し、加入者
回線Ｌを介して基地局１が接続され、基地局１と４台の
移動局２ａ〜２ｄとが無線接続されている。
【０００３】ところで、この種の装置で扱われる無線周
波数帯域としては１．９ＧＨｚの帯域が用いられ、キャ
リア周波数の間隔は、３００ＫＨｚとなっている。そし
て１つの周波数帯を介して１台の基地局と４台の移動局
との間で通信が行え、この場合この周波数は図７に示す
ように、５ｍｓｅｃ間に８つのタイムスロット〜に
時分割され、はじめの４つのタイムスロット〜で基
地局１は各移動局に対しデータを送信すると共に、残り
の４つのタイムスロット〜で各移動局からのデータ
を受信するようにしている。
波数帯域としては１．９ＧＨｚの帯域が用いられ、キャ
リア周波数の間隔は、３００ＫＨｚとなっている。そし
て１つの周波数帯を介して１台の基地局と４台の移動局
との間で通信が行え、この場合この周波数は図７に示す
ように、５ｍｓｅｃ間に８つのタイムスロット〜に
時分割され、はじめの４つのタイムスロット〜で基
地局１は各移動局に対しデータを送信すると共に、残り
の４つのタイムスロット〜で各移動局からのデータ
を受信するようにしている。
【０００４】このようなＴＤＭＡ（ｔｉｍｅ ｄｉｖｉ
ｓｉｏｎ ｍｕｌｔｉｐｌｅ ａｃｃｅｓｓ）処理によ
り同一周波数を４台の移動局で使用できることから、電
波を有効に活用することができる。なお、各タイムスロ
ット当たり２４０ビットのバースト信号が割り当てられ
（１ビット＝５／８×２４０＝２．６μｓｅｃ）、この
うちデータビットは２２４ビットであり、３８４ＫＨｚ
のクロックにより伝送される。さて、基地局と各移動局
との間に通信されるバースト信号が送受される物理タイ
ムスロットは、制御用及び通信用の物理スロットに大別
され、このうち通信用物理スロットのバースト信号のフ
ォーマットは、図８に示すようになっている。
ｓｉｏｎ ｍｕｌｔｉｐｌｅ ａｃｃｅｓｓ）処理によ
り同一周波数を４台の移動局で使用できることから、電
波を有効に活用することができる。なお、各タイムスロ
ット当たり２４０ビットのバースト信号が割り当てられ
（１ビット＝５／８×２４０＝２．６μｓｅｃ）、この
うちデータビットは２２４ビットであり、３８４ＫＨｚ
のクロックにより伝送される。さて、基地局と各移動局
との間に通信されるバースト信号が送受される物理タイ
ムスロットは、制御用及び通信用の物理スロットに大別
され、このうち通信用物理スロットのバースト信号のフ
ォーマットは、図８に示すようになっている。
【０００５】即ち、通信用物理スロットは、図８（ａ）
に示すように、４ビットの過渡応答ランプタイムＲ、２
ビットのスタートシンボルＳＳ、６ビットのプリアンプ
ルＰＲ、１６ビットのユニークワードＵＷ、１８０ビッ
トの情報Ｉ、及び１６ビットの誤り検出ＣＲＣ（Ｃｙｃ
ｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）が割り当
てられている。そして、１８０ビットの情報Ｉは、４ビ
ットのチャネル種別信号ＣＩ、１６ビットの制御チャネ
ルＳＡ，１６０ビットの情報Ｉからなり、かつ情報Ｉは
ＴＣＨと呼称される情報チャネルまたはＦＡＣＣＨと呼
称される情報チャネルの各チャネルに応じて定められる
（図８（ｂ），（ｃ））。なおＦＡＣＣＨチャネルで
は、一時的にＴＣＨチャネルをスチールしてデータ転送
が行われる。
に示すように、４ビットの過渡応答ランプタイムＲ、２
ビットのスタートシンボルＳＳ、６ビットのプリアンプ
ルＰＲ、１６ビットのユニークワードＵＷ、１８０ビッ
トの情報Ｉ、及び１６ビットの誤り検出ＣＲＣ（Ｃｙｃ
ｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）が割り当
てられている。そして、１８０ビットの情報Ｉは、４ビ
ットのチャネル種別信号ＣＩ、１６ビットの制御チャネ
ルＳＡ，１６０ビットの情報Ｉからなり、かつ情報Ｉは
ＴＣＨと呼称される情報チャネルまたはＦＡＣＣＨと呼
称される情報チャネルの各チャネルに応じて定められる
（図８（ｂ），（ｃ））。なおＦＡＣＣＨチャネルで
は、一時的にＴＣＨチャネルをスチールしてデータ転送
が行われる。
【０００６】ところで、このような通信用物理スロット
を介して受信されるＳＡＣＣＨデータ（１６ビットの制
御チャネルＳＡのデータ）は、図９に示すように、バー
スト信号を２回受信してはじめて有意データとなるもの
で、１回目のバースト信号により１４ビットのレイヤ２
フィールドデータと１ビットのレイヤ３情報とを受信
し、続く２回目のバースト信号により１５ビットのレイ
ヤ３情報を受信する。なお、図９中の括弧内の数字はビ
ット数を表す。そして受信したＳＡＣＣＨデータは、そ
のまま図９に示す形式で受信レジスタに格納され、ＣＰ
Ｕ側へ受け渡すようにしている。なお、図９に示す１回
目のバーストで受信したＳＡＣＣＨの中のスロット順序
ビットの値が「０」で、かつ２回目のバーストで受信し
たＳＡＣＣＨ中のスロット順序ビットの値が「１」であ
るときにＳＡＣＣＨの有意スロットを示し、このとき１
回目に受信したＳＡＣＣＨデータと、２回目に受信する
データとで有意データを形成する。
を介して受信されるＳＡＣＣＨデータ（１６ビットの制
御チャネルＳＡのデータ）は、図９に示すように、バー
スト信号を２回受信してはじめて有意データとなるもの
で、１回目のバースト信号により１４ビットのレイヤ２
フィールドデータと１ビットのレイヤ３情報とを受信
し、続く２回目のバースト信号により１５ビットのレイ
ヤ３情報を受信する。なお、図９中の括弧内の数字はビ
ット数を表す。そして受信したＳＡＣＣＨデータは、そ
のまま図９に示す形式で受信レジスタに格納され、ＣＰ
Ｕ側へ受け渡すようにしている。なお、図９に示す１回
目のバーストで受信したＳＡＣＣＨの中のスロット順序
ビットの値が「０」で、かつ２回目のバーストで受信し
たＳＡＣＣＨ中のスロット順序ビットの値が「１」であ
るときにＳＡＣＣＨの有意スロットを示し、このとき１
回目に受信したＳＡＣＣＨデータと、２回目に受信する
データとで有意データを形成する。
【０００７】したがってＣＰＵは、受信レジスタに蓄積
されているＳＡＣＣＨデータを入力する場合は、まず１
回目のバースト中のＳＡＣＣＨのスロット順序ビットが
「０」であることを確認して１４ビットのレイヤ２フィ
ールドデータ及び１ビットのレイヤ３情報を入力し、２
回目のバースト中のＳＡＣＣＨのスロット順序ビットが
「１」であることを確認して２回目のバースト受信時に
受信レジスタに蓄積されている１５ビットのレイヤ３情
報を入力する。そして入力した各データをレイヤ２フィ
ールドとレイヤ３情報とに分割記憶して各情報の解析処
理等を行うようにしている。また、ＳＡＣＣＨデータは
図９に示す形式で送信されるため，ＣＰＵは、送信すべ
きＳＡＣＣＨデータを、図９に示す形式に組み立て、さ
らにスロット順序ビットを付加した後、送信レジスタに
セットする。この結果、送信レジスタにセットされたデ
ータは、送信バーストのＳＡＣＣＨの時間位置で送出さ
れる。なお、ＳＡＣＣＨデータを送信する必要が無い場
合でも、送信レジスタにはバースト信号の送信毎に、Ｃ
ＰＵによりＳＡＣＣＨアイドルデータがセットされ、送
信されている。
されているＳＡＣＣＨデータを入力する場合は、まず１
回目のバースト中のＳＡＣＣＨのスロット順序ビットが
「０」であることを確認して１４ビットのレイヤ２フィ
ールドデータ及び１ビットのレイヤ３情報を入力し、２
回目のバースト中のＳＡＣＣＨのスロット順序ビットが
「１」であることを確認して２回目のバースト受信時に
受信レジスタに蓄積されている１５ビットのレイヤ３情
報を入力する。そして入力した各データをレイヤ２フィ
ールドとレイヤ３情報とに分割記憶して各情報の解析処
理等を行うようにしている。また、ＳＡＣＣＨデータは
図９に示す形式で送信されるため，ＣＰＵは、送信すべ
きＳＡＣＣＨデータを、図９に示す形式に組み立て、さ
らにスロット順序ビットを付加した後、送信レジスタに
セットする。この結果、送信レジスタにセットされたデ
ータは、送信バーストのＳＡＣＣＨの時間位置で送出さ
れる。なお、ＳＡＣＣＨデータを送信する必要が無い場
合でも、送信レジスタにはバースト信号の送信毎に、Ｃ
ＰＵによりＳＡＣＣＨアイドルデータがセットされ、送
信されている。
【０００８】
【発明が解決しようとする課題】このように、従来の基
地局及び移動局では、ＳＡＣＣＨデータを受信する場合
は、ＣＰＵが受信レジスタに蓄積されたデータを直接検
出して受信処理を行っている。また、ＳＡＣＣＨデータ
を送信する場合も、ＣＰＵが直接送信レジスタに所定の
形式でデータをセットするようにしており、かつＳＡＣ
ＣＨデータを送信する必要がない場合でも送信レジスタ
にアイドルデータをセットしている。このため、ＣＰＵ
の送受信処理が煩雑となり、処理に遅延を生じることか
ら、受信したＳＡＣＣＨデータが処理されずに累積され
たり、また送信時には適切なＳＡＣＣＨデータが送信さ
れない等の不具合が発生するという問題があった。従っ
て本発明は、ＳＡＣＣＨデータの送受信時にＣＰＵの負
担を軽減し、ＣＰＵの処理遅延を無くすことを目的とす
る。
地局及び移動局では、ＳＡＣＣＨデータを受信する場合
は、ＣＰＵが受信レジスタに蓄積されたデータを直接検
出して受信処理を行っている。また、ＳＡＣＣＨデータ
を送信する場合も、ＣＰＵが直接送信レジスタに所定の
形式でデータをセットするようにしており、かつＳＡＣ
ＣＨデータを送信する必要がない場合でも送信レジスタ
にアイドルデータをセットしている。このため、ＣＰＵ
の送受信処理が煩雑となり、処理に遅延を生じることか
ら、受信したＳＡＣＣＨデータが処理されずに累積され
たり、また送信時には適切なＳＡＣＣＨデータが送信さ
れない等の不具合が発生するという問題があった。従っ
て本発明は、ＳＡＣＣＨデータの送受信時にＣＰＵの負
担を軽減し、ＣＰＵの処理遅延を無くすことを目的とす
る。
【０００９】
【課題を解決するための手段】このような課題を解決す
るために本発明は、ＳＡＣＣＨデータを受信するデータ
受信部を設け、データ受信部に、受信したＳＡＣＣＨデ
ータに含まれる第１の値を示すスロット順序ビットに基
づきこのＳＡＣＣＨデータを第１のデータと前記第１の
データに続く第２のデータの一部とからなる１回目の受
信バーストデータとしてパラレルデータに変換する第１
の変換回路と、受信したＳＡＣＣＨデータに含まれる第
２の値を示すスロット順序ビットに基づきこのＳＡＣＣ
Ｈデータを前記第２のデータの残りデータを示す２回目
の受信バーストデータとしてパラレルデータに変換する
第２の変換回路と、常時は受信したＳＡＣＣＨデータに
含まれる第１の値を示すスロット順序ビットを監視し、
このＳＡＣＣＨデータの中から第１の値のスロット順序
ビットを検出するとこのＳＡＣＣＨデータのＣＲＣ検査
結果が正常の場合は次のＳＡＣＣＨデータの受信態勢に
入るとともに、前記次のＳＡＣＣＨデータが受信されこ
のＳＡＣＣＨデータのスロット順序ビットの値が第２の
値を示し、かつこのＳＡＣＣＨデータのＣＲＣ検査結果
が正常の場合は有意ビットと判定する有意スロット検査
回路と、第１の変換回路により変換された第１のデータ
と、第１及び第２の変換回路により変換された第２のデ
ータとを有意スロット検査回路の有意ビットの判定に基
づいてそれぞれＣＰＵへの受信データとして出力する出
力制御回路とを設けたものである。
るために本発明は、ＳＡＣＣＨデータを受信するデータ
受信部を設け、データ受信部に、受信したＳＡＣＣＨデ
ータに含まれる第１の値を示すスロット順序ビットに基
づきこのＳＡＣＣＨデータを第１のデータと前記第１の
データに続く第２のデータの一部とからなる１回目の受
信バーストデータとしてパラレルデータに変換する第１
の変換回路と、受信したＳＡＣＣＨデータに含まれる第
２の値を示すスロット順序ビットに基づきこのＳＡＣＣ
Ｈデータを前記第２のデータの残りデータを示す２回目
の受信バーストデータとしてパラレルデータに変換する
第２の変換回路と、常時は受信したＳＡＣＣＨデータに
含まれる第１の値を示すスロット順序ビットを監視し、
このＳＡＣＣＨデータの中から第１の値のスロット順序
ビットを検出するとこのＳＡＣＣＨデータのＣＲＣ検査
結果が正常の場合は次のＳＡＣＣＨデータの受信態勢に
入るとともに、前記次のＳＡＣＣＨデータが受信されこ
のＳＡＣＣＨデータのスロット順序ビットの値が第２の
値を示し、かつこのＳＡＣＣＨデータのＣＲＣ検査結果
が正常の場合は有意ビットと判定する有意スロット検査
回路と、第１の変換回路により変換された第１のデータ
と、第１及び第２の変換回路により変換された第２のデ
ータとを有意スロット検査回路の有意ビットの判定に基
づいてそれぞれＣＰＵへの受信データとして出力する出
力制御回路とを設けたものである。
【００１０】また、ＳＡＣＣＨデータを送信するデータ
送信部を設け、このデータ送信部に、ＳＡＣＣＨデータ
を構成する第１及び第２のデータをそれぞれ蓄積する第
１及び第２の送信レジスタと、送信レジスタへのデータ
の蓄積の有無を判定する判定回路と、判定回路がデータ
の蓄積を判定するとタイミング生成部の出力に基づき第
１の送信レジスタの第１のデータ及び第２の送信レジス
タの第２のデータをそれぞれシリアルデータに変換する
第１及び第２の変換回路と、第１の変換回路により変換
された第１のデータに第２の変換回路で変換された第２
のデータの一部を付加し、かつこれらのデータに第１の
値のスロット順位ビットを付加して１回目のバーストデ
ータとして送信するとともに、第２の変換回路により変
換された残りの第２のデータに第２の値のスロット順位
ビットを付加して２回目のバーストデータとして送信す
る出力結合回路ととを設けたものである。また、基地局
及び移動局に、上述のように構成されたデータ受信部及
びデータ送信部を設けたものである。また、データ送信
部に、データが蓄積されないときにＳＡＣＣＨデータと
してアイドルデータを生成して出力結合回路に出力する
アイドルデータ生成回路を設けたものである。また、デ
ータ受信部に、第１の変換回路により変換された受信バ
ーストデータを蓄積する第１の受信レジスタ及び第２の
変換回路により変換された受信バーストデータを蓄積す
る第２の受信レジスタを設け、第１，第２の受信レジス
タ、第１，第２の送信レジスタをそれぞれ２つのレジス
タにより構成したものである。また、データの送信要求
と判定回路の判定出力とに基づいてステータス情報を出
力するステータス生成回路を設けたものである。
送信部を設け、このデータ送信部に、ＳＡＣＣＨデータ
を構成する第１及び第２のデータをそれぞれ蓄積する第
１及び第２の送信レジスタと、送信レジスタへのデータ
の蓄積の有無を判定する判定回路と、判定回路がデータ
の蓄積を判定するとタイミング生成部の出力に基づき第
１の送信レジスタの第１のデータ及び第２の送信レジス
タの第２のデータをそれぞれシリアルデータに変換する
第１及び第２の変換回路と、第１の変換回路により変換
された第１のデータに第２の変換回路で変換された第２
のデータの一部を付加し、かつこれらのデータに第１の
値のスロット順位ビットを付加して１回目のバーストデ
ータとして送信するとともに、第２の変換回路により変
換された残りの第２のデータに第２の値のスロット順位
ビットを付加して２回目のバーストデータとして送信す
る出力結合回路ととを設けたものである。また、基地局
及び移動局に、上述のように構成されたデータ受信部及
びデータ送信部を設けたものである。また、データ送信
部に、データが蓄積されないときにＳＡＣＣＨデータと
してアイドルデータを生成して出力結合回路に出力する
アイドルデータ生成回路を設けたものである。また、デ
ータ受信部に、第１の変換回路により変換された受信バ
ーストデータを蓄積する第１の受信レジスタ及び第２の
変換回路により変換された受信バーストデータを蓄積す
る第２の受信レジスタを設け、第１，第２の受信レジス
タ、第１，第２の送信レジスタをそれぞれ２つのレジス
タにより構成したものである。また、データの送信要求
と判定回路の判定出力とに基づいてステータス情報を出
力するステータス生成回路を設けたものである。
【００１１】
【作用】ＳＡＣＣＨデータの中から有意ビットを検出す
ると、この有意ビットに続く１４ビットのレイヤ２デー
タ及び１ビットのレイヤ３データを第１の受信レジスタ
に蓄積する一方、次に受信されるバースト信号の中の１
５ビットのレイヤ３データを第２の受信レジスタに蓄積
し、出力制御回路は第１及び第２の受信レジスタに蓄積
されたデータを１４ビットのレイヤ２データと１６ビッ
トのレイヤ３データとに分割して出力する。この結果、
出力制御回路では送信されてくるＳＡＣＣＨデータをＣ
ＰＵが処理しやすい形に変換して与えるため、ＣＰＵの
受信処理を軽減することができる。また、例えばＣＰＵ
から出力されＳＡＣＣＨデータを構成する１４ビットの
レイヤ２データを第１の送信レジスタに蓄積する一方、
上記ＳＡＣＣＨデータを構成する１６ビットのレイヤ３
データを第２の送信レジスタに蓄積し、出力結合回路は
第１及び第２の送信レジスタに蓄積されたデータをタイ
ミング生成部の送信タイミング出力に応じ１４ビットの
レイヤ２データ及び１ビットのレイヤ３データとして取
り出しスロット順序ビット「０」を付加してバースト信
号に付加すると共に、次のバースト信号の送信時には残
りの１５ビットのレイヤ３データにスロット順序ビット
「１」を付加して出力する。この結果、ＳＡＣＣＨデー
タは出力結合回路により所定のフォーマットで出力され
ることになり、ＳＡＣＣＨデータ送信時のＣＰＵの負荷
を軽減できる。
ると、この有意ビットに続く１４ビットのレイヤ２デー
タ及び１ビットのレイヤ３データを第１の受信レジスタ
に蓄積する一方、次に受信されるバースト信号の中の１
５ビットのレイヤ３データを第２の受信レジスタに蓄積
し、出力制御回路は第１及び第２の受信レジスタに蓄積
されたデータを１４ビットのレイヤ２データと１６ビッ
トのレイヤ３データとに分割して出力する。この結果、
出力制御回路では送信されてくるＳＡＣＣＨデータをＣ
ＰＵが処理しやすい形に変換して与えるため、ＣＰＵの
受信処理を軽減することができる。また、例えばＣＰＵ
から出力されＳＡＣＣＨデータを構成する１４ビットの
レイヤ２データを第１の送信レジスタに蓄積する一方、
上記ＳＡＣＣＨデータを構成する１６ビットのレイヤ３
データを第２の送信レジスタに蓄積し、出力結合回路は
第１及び第２の送信レジスタに蓄積されたデータをタイ
ミング生成部の送信タイミング出力に応じ１４ビットの
レイヤ２データ及び１ビットのレイヤ３データとして取
り出しスロット順序ビット「０」を付加してバースト信
号に付加すると共に、次のバースト信号の送信時には残
りの１５ビットのレイヤ３データにスロット順序ビット
「１」を付加して出力する。この結果、ＳＡＣＣＨデー
タは出力結合回路により所定のフォーマットで出力され
ることになり、ＳＡＣＣＨデータ送信時のＣＰＵの負荷
を軽減できる。
【００１２】また、上述のように構成されたデータ受信
部及びデータ送信部を設けたことにより、ＣＰＵのＳＡ
ＣＣＨデータ送受信処理が軽減される。また、レイヤ２
データ及びレイヤ３データが送信されないときにはＳＡ
ＣＣＨデータとしてアイドルデータを生成して送信す
る。この結果、ＣＰＵのＳＡＣＣＨデータ送信時の負荷
をさらに軽減できる。また、第１，第２の受信レジス
タ、第１，第２の送信レジスタはそれぞれ２つのレジス
タにより構成される。この結果、ＣＰＵのＳＡＣＣＨデ
ータ送受信処理時の負荷をさらに軽減できる。
部及びデータ送信部を設けたことにより、ＣＰＵのＳＡ
ＣＣＨデータ送受信処理が軽減される。また、レイヤ２
データ及びレイヤ３データが送信されないときにはＳＡ
ＣＣＨデータとしてアイドルデータを生成して送信す
る。この結果、ＣＰＵのＳＡＣＣＨデータ送信時の負荷
をさらに軽減できる。また、第１，第２の受信レジス
タ、第１，第２の送信レジスタはそれぞれ２つのレジス
タにより構成される。この結果、ＣＰＵのＳＡＣＣＨデ
ータ送受信処理時の負荷をさらに軽減できる。
【００１３】
【実施例】以下、本発明について図面を参照して説明す
る。図４は本発明の一実施例を示すブロック図であり、
基地局１と無線通信を行う移動局２の例を示している。
同図において、移動局２は、アンテナＡＴ，高周波部２
１，変復調部２２，無線制御部２３，及び無線インタフ
ェース部２４からなる無線部を介して基地局１と無線接
続される。
る。図４は本発明の一実施例を示すブロック図であり、
基地局１と無線通信を行う移動局２の例を示している。
同図において、移動局２は、アンテナＡＴ，高周波部２
１，変復調部２２，無線制御部２３，及び無線インタフ
ェース部２４からなる無線部を介して基地局１と無線接
続される。
【００１４】ここで無線インタフェース部２４には、タ
イミングバスＴＢＳを介し、ユニークワード検出部２
５、タイミング生成部２６、受信ＣＩ検査部２７、スク
ランブル部２８、ＣＲＣ処理部２９、データ受信部３
０、データ送信部３１、送信データ連結部３２、簡易秘
話部３３、速度変換部３４，３５、及び音声処理部３６
が接続されている。なお、データ受信部３１及びデータ
送信部３１は図示省略したが後述の３８４ＫＨｚのクロ
ック信号ＣＫが供給されている。
イミングバスＴＢＳを介し、ユニークワード検出部２
５、タイミング生成部２６、受信ＣＩ検査部２７、スク
ランブル部２８、ＣＲＣ処理部２９、データ受信部３
０、データ送信部３１、送信データ連結部３２、簡易秘
話部３３、速度変換部３４，３５、及び音声処理部３６
が接続されている。なお、データ受信部３１及びデータ
送信部３１は図示省略したが後述の３８４ＫＨｚのクロ
ック信号ＣＫが供給されている。
【００１５】またシステムバスＳＢＳには、上述の受信
ＣＩ検査部２７、送信データ連結部３２、速度変換部３
４，３５を除く各部が接続されていると共に、ＣＰＵ４
０、操作部４１、及び表示部４２が接続される。さら
に、音声処理部３６には、通話に必要な送受器４３及び
リンガ４４が接続されており、以上のような各部は図示
しない電源部からの電源供給により動作する。また、ユ
ニークワード検出部２５及びタイミング生成部２６は、
無線インタフェース部２４により抽出された３８４ＫＨ
ｚ のクロック信号ＣＫに基づいて動作する。なお、
ａ，ｂはそれぞれ移動局２が基地局１と通信を行う場合
の受信データ及び送信データを示している。
ＣＩ検査部２７、送信データ連結部３２、速度変換部３
４，３５を除く各部が接続されていると共に、ＣＰＵ４
０、操作部４１、及び表示部４２が接続される。さら
に、音声処理部３６には、通話に必要な送受器４３及び
リンガ４４が接続されており、以上のような各部は図示
しない電源部からの電源供給により動作する。また、ユ
ニークワード検出部２５及びタイミング生成部２６は、
無線インタフェース部２４により抽出された３８４ＫＨ
ｚ のクロック信号ＣＫに基づいて動作する。なお、
ａ，ｂはそれぞれ移動局２が基地局１と通信を行う場合
の受信データ及び送信データを示している。
【００１６】このような移動局２は基地局１とデータ通
信を行う場合、１つの周波数が５ｍｓｅｃ毎に８個のタ
イムスロットに分割されたうちの１個のスロットを介し
基地局１からのデータを受信する。そしてこの受信スロ
ットから４スロット分時間的に遅れたスロットを介し基
地局１へデータを送信する。そして、タイムスロットは
１スロット当たり６２５μｓｅｃ（５ｍｓｅｃ／８）の
時間が割り当てられ、かつ１スロット分のデータは２４
０ビットであることから１ビット分のデータは約２．６
μｓｅｃの時間を要している。したがって、送受される
データの速度は３８４ＫＨｚである。なお、物理スロッ
トは、制御データを送受信するための制御用物理スロッ
トと音声データ等を送受信するための通信用物理スロッ
トとに大別されている。
信を行う場合、１つの周波数が５ｍｓｅｃ毎に８個のタ
イムスロットに分割されたうちの１個のスロットを介し
基地局１からのデータを受信する。そしてこの受信スロ
ットから４スロット分時間的に遅れたスロットを介し基
地局１へデータを送信する。そして、タイムスロットは
１スロット当たり６２５μｓｅｃ（５ｍｓｅｃ／８）の
時間が割り当てられ、かつ１スロット分のデータは２４
０ビットであることから１ビット分のデータは約２．６
μｓｅｃの時間を要している。したがって、送受される
データの速度は３８４ＫＨｚである。なお、物理スロッ
トは、制御データを送受信するための制御用物理スロッ
トと音声データ等を送受信するための通信用物理スロッ
トとに大別されている。
【００１７】次に以上のように構成された移動局２の動
作について説明する。まず図４において、周波数１．９
ＧＨｚ付近の無線信号が基地局１から移動局２へ送信さ
れてくると、アンテナＡＴ，高周波部２１，変復調部２
２，無線制御部２３，及び無線インタフェース部２４か
らなる無線部では、この無線信号から高周波成分を取り
除き、かつ復調を行って周波数３８４ＫＨｚの受信デー
タａを無線インタフェース部２４から出力する。
作について説明する。まず図４において、周波数１．９
ＧＨｚ付近の無線信号が基地局１から移動局２へ送信さ
れてくると、アンテナＡＴ，高周波部２１，変復調部２
２，無線制御部２３，及び無線インタフェース部２４か
らなる無線部では、この無線信号から高周波成分を取り
除き、かつ復調を行って周波数３８４ＫＨｚの受信デー
タａを無線インタフェース部２４から出力する。
【００１８】この受信データａはユニークワード検出部
２５及び受信ＣＩ検査部２７で受信され、各部において
は、タイミング生成部２６の各受信タイミング出力に基
づきバースト状の受信データａの中から各々ユニークワ
ードＵＷ及びチャネル種別等の受信データ種別を示すチ
ャネル種別信号ＣＩを検出する。この検出された情報
は、タイミング生成部２６へフィードバックされ、以降
のデータ受信に必要なタイミングを生成するために利用
される。そして生成されたタイミング信号は、タイミン
グバスＴＢＳを介しスクランブル部２８や簡易秘話部３
３及び音声処理部３６等の送受信処理部へ出力される。
２５及び受信ＣＩ検査部２７で受信され、各部において
は、タイミング生成部２６の各受信タイミング出力に基
づきバースト状の受信データａの中から各々ユニークワ
ードＵＷ及びチャネル種別等の受信データ種別を示すチ
ャネル種別信号ＣＩを検出する。この検出された情報
は、タイミング生成部２６へフィードバックされ、以降
のデータ受信に必要なタイミングを生成するために利用
される。そして生成されたタイミング信号は、タイミン
グバスＴＢＳを介しスクランブル部２８や簡易秘話部３
３及び音声処理部３６等の送受信処理部へ出力される。
【００１９】この場合、スクランブル部２８では、受信
データａにかけられた符号列の直流平衡を保つためのス
クランブルをはずしてデータ受信部３０へ出力する。Ｃ
ＰＵ４０では、受信データａが制御用物理スロットを介
する制御データである場合は、これらユニークワードＵ
Ｗ及びチャネル種別信号ＣＩを検出後の受信タイミング
出力に基づきデータ受信部３０中に蓄積されたチャネル
種別ＣＩ以降の着識別符号や発識別符号及び情報Ｉ等の
データをシステムバスＳＢＳを介して入力し、これらの
識別符号が自装置に該当すれば各種プロトコル処理や受
信データ処理を行う。
データａにかけられた符号列の直流平衡を保つためのス
クランブルをはずしてデータ受信部３０へ出力する。Ｃ
ＰＵ４０では、受信データａが制御用物理スロットを介
する制御データである場合は、これらユニークワードＵ
Ｗ及びチャネル種別信号ＣＩを検出後の受信タイミング
出力に基づきデータ受信部３０中に蓄積されたチャネル
種別ＣＩ以降の着識別符号や発識別符号及び情報Ｉ等の
データをシステムバスＳＢＳを介して入力し、これらの
識別符号が自装置に該当すれば各種プロトコル処理や受
信データ処理を行う。
【００２０】このように移動局２では、受信データａを
処理する場合、ユニークワード検出部２５及び受信ＣＩ
検査部２７においてユニークワードＵＷ及び受信データ
種別を示すチャネル種別信号ＣＩを検出してこれらの検
出に基づき以降のデータの受信タイミングを生成し、ス
クランブル部２８，ＣＲＣ処理部２９，データ受信部３
０，データ送信部３１，送信データ連結部３２，及び速
度変換部３４，３５等においては、ＣＰＵ４０が介在す
ることなく動作できるように構成する。なお、受信デー
タａが通信用物理スロットの情報Ｉでありこれが音声信
号を示す場合は、これらの情報は簡易秘話部３３におい
て秘話解除されると共に、速度変換部３４により３２Ｋ
Ｈｚの信号に伸長され、さらに音声処理部３６によりア
ナログ信号に変換されて送受器４３から出力される。
処理する場合、ユニークワード検出部２５及び受信ＣＩ
検査部２７においてユニークワードＵＷ及び受信データ
種別を示すチャネル種別信号ＣＩを検出してこれらの検
出に基づき以降のデータの受信タイミングを生成し、ス
クランブル部２８，ＣＲＣ処理部２９，データ受信部３
０，データ送信部３１，送信データ連結部３２，及び速
度変換部３４，３５等においては、ＣＰＵ４０が介在す
ることなく動作できるように構成する。なお、受信デー
タａが通信用物理スロットの情報Ｉでありこれが音声信
号を示す場合は、これらの情報は簡易秘話部３３におい
て秘話解除されると共に、速度変換部３４により３２Ｋ
Ｈｚの信号に伸長され、さらに音声処理部３６によりア
ナログ信号に変換されて送受器４３から出力される。
【００２１】次にＣＰＵ４０が操作部４１の発呼操作を
検出した場合は、ＣＰＵ４０は上述のフォーマットに基
づいてチャネル種別ＣＩ以降のデータを作成しデータ送
信部３１へ出力する。データ送信部３１では、タイミン
グ生成部２６からの各送信タイミングに基づいてこの送
信データをデータ連結部３２を介しＣＲＣ処理部２９へ
送る。ＣＲＣ処理部２９はこの送信データに誤り検出符
号を付加してスクランブル部２８へ送り、スクランブル
部２８ではこの送信データに直流平衡をかけて送信デー
タｂとして、無線インタフェース部２４等の無線部へ送
る。そして、無線部においては、このような送信データ
ｂを受信すると、これの変調を行いさらにこの変調信号
を高周波に重畳させて無線信号として基地局１へ送信す
る。
検出した場合は、ＣＰＵ４０は上述のフォーマットに基
づいてチャネル種別ＣＩ以降のデータを作成しデータ送
信部３１へ出力する。データ送信部３１では、タイミン
グ生成部２６からの各送信タイミングに基づいてこの送
信データをデータ連結部３２を介しＣＲＣ処理部２９へ
送る。ＣＲＣ処理部２９はこの送信データに誤り検出符
号を付加してスクランブル部２８へ送り、スクランブル
部２８ではこの送信データに直流平衡をかけて送信デー
タｂとして、無線インタフェース部２４等の無線部へ送
る。そして、無線部においては、このような送信データ
ｂを受信すると、これの変調を行いさらにこの変調信号
を高周波に重畳させて無線信号として基地局１へ送信す
る。
【００２２】このようにして基地局１との間で発呼のプ
ロトコルが実行されて相手端末の呼出が行われ、相手の
応答により通話が開始される。この場合、送受器４３か
らの音声信号は、音声処理部３６において周波数３２Ｋ
Ｈｚのデジタル信号に変換され、さらに速度変換部３５
により３８４ＫＨｚの周波数に圧縮されて簡易秘話部３
３へ送られる。簡易秘話部３３ではこの音声データに対
して秘話処理を行い送信データ連結部３２へ送る。その
後この音声データは、上述した経路を通って基地局１を
介し相手端末へ送信される。
ロトコルが実行されて相手端末の呼出が行われ、相手の
応答により通話が開始される。この場合、送受器４３か
らの音声信号は、音声処理部３６において周波数３２Ｋ
Ｈｚのデジタル信号に変換され、さらに速度変換部３５
により３８４ＫＨｚの周波数に圧縮されて簡易秘話部３
３へ送られる。簡易秘話部３３ではこの音声データに対
して秘話処理を行い送信データ連結部３２へ送る。その
後この音声データは、上述した経路を通って基地局１を
介し相手端末へ送信される。
【００２３】次に図５は、移動局２と無線接続される基
地局１の構成を示すブロック図である。同図において、
移動局２と同等部分は同一符号を付してその詳細な説明
は省略する。即ち、基地局１は、移動局２に設けられて
いる操作部４１，表示部４２，送受器４３，及びリンガ
４４を省略し、音声処理部３６に回線インタフェース５
１を接続するように構成している。
地局１の構成を示すブロック図である。同図において、
移動局２と同等部分は同一符号を付してその詳細な説明
は省略する。即ち、基地局１は、移動局２に設けられて
いる操作部４１，表示部４２，送受器４３，及びリンガ
４４を省略し、音声処理部３６に回線インタフェース５
１を接続するように構成している。
【００２４】この場合、ＣＰＵ５０は、データ受信部３
０を介し移動局２からの例えば発呼データ等を入力する
と、回線インタフェース５１を制御して回線Ｌへ発呼デ
ータに応じたダイヤル信号等を送出させると共に、回線
インタフェース５１を介し回線Ｌからの着信信号等を受
信すると、着信データを送信データレジスタ３１にセッ
トし、移動局２側へ送信させる。なお、発呼データや着
信データ等の制御データ以外の音声信号の伝送は、移動
局２の場合と同様に行われる。即ち、回線インタフェー
ス５１を介する回線Ｌ側の音声信号は、音声処理部３６
で処理され、速度変換やスクランブル処理が行われた
後、無線部を経て移動局２側へ送信される。また、移動
局２からの音声信号は、無線部で受信された後、スクラ
ンブル処理及び速度変換が行われさらに音声処理が施さ
れた後、回線Ｌ側へ送出される。
０を介し移動局２からの例えば発呼データ等を入力する
と、回線インタフェース５１を制御して回線Ｌへ発呼デ
ータに応じたダイヤル信号等を送出させると共に、回線
インタフェース５１を介し回線Ｌからの着信信号等を受
信すると、着信データを送信データレジスタ３１にセッ
トし、移動局２側へ送信させる。なお、発呼データや着
信データ等の制御データ以外の音声信号の伝送は、移動
局２の場合と同様に行われる。即ち、回線インタフェー
ス５１を介する回線Ｌ側の音声信号は、音声処理部３６
で処理され、速度変換やスクランブル処理が行われた
後、無線部を経て移動局２側へ送信される。また、移動
局２からの音声信号は、無線部で受信された後、スクラ
ンブル処理及び速度変換が行われさらに音声処理が施さ
れた後、回線Ｌ側へ送出される。
【００２５】ところで、基地局１及び移動局２で送受信
される通信用物理スロットを介するデータの中には、図
８に示すように、４ビットのチャネル種別信号ＣＩに続
いて１６ビットの制御チャネルＳＡのデータがある。こ
のような、制御チャネルＳＡのデータ、即ちＳＡＣＣＨ
データは、バースト信号を２回受信してはじめて有意デ
ータとなるもので、１回目のバースト信号により１４ビ
ットのレイヤ２フィールドデータと，１ビットのレイヤ
３情報とが受信され、続く２回目のバースト信号により
１５ビットのレイヤ３情報が受信される。このようにＳ
ＡＣＣＨデータは、２回のバーストに分けて送受信しな
ければならないことから、ＣＰＵの送受信処理が煩雑と
なり、処理に遅延を生じることがある。このため、本実
施例では図９に示すフォーマットで受信されるＳＡＣＣ
Ｈデータを、データ受信部３０でＣＰＵに処理し易いフ
ォーマットに変換して与えるようにする。また、ＣＰＵ
から送出されるＳＡＣＣＨデータをデータ送信部３１で
図９に示すフォーマットに変換し送信できるようにす
る。
される通信用物理スロットを介するデータの中には、図
８に示すように、４ビットのチャネル種別信号ＣＩに続
いて１６ビットの制御チャネルＳＡのデータがある。こ
のような、制御チャネルＳＡのデータ、即ちＳＡＣＣＨ
データは、バースト信号を２回受信してはじめて有意デ
ータとなるもので、１回目のバースト信号により１４ビ
ットのレイヤ２フィールドデータと，１ビットのレイヤ
３情報とが受信され、続く２回目のバースト信号により
１５ビットのレイヤ３情報が受信される。このようにＳ
ＡＣＣＨデータは、２回のバーストに分けて送受信しな
ければならないことから、ＣＰＵの送受信処理が煩雑と
なり、処理に遅延を生じることがある。このため、本実
施例では図９に示すフォーマットで受信されるＳＡＣＣ
Ｈデータを、データ受信部３０でＣＰＵに処理し易いフ
ォーマットに変換して与えるようにする。また、ＣＰＵ
から送出されるＳＡＣＣＨデータをデータ送信部３１で
図９に示すフォーマットに変換し送信できるようにす
る。
【００２６】図１はデータ受信部３０の要部構成を示す
ブロック図である。同図において、１０１はシリアル／
パラレル変換制御回路、１０２は有意スロット検査回
路、１０３はライト制御回路、１０４はリード制御回
路、１０５はステータス生成回路、１０６は出力制御回
路、１１１，１２１はシリアル／パラレル変換回路、１
１２，１２２はレジスタである。なお、図中、ＲＴＭは
タイミング生成部２６により生成されるＳＡＣＣＨデー
タの受信範囲を示すタイミング、ＵＷＣはユニットワー
ド検出部２５による１６ビットのユニークワードの検出
結果を示す信号、ＣＲＣＣはＣＲＣ処理部２９の検査結
果を示す信号、ＲＤはＣＰＵのリード信号、ＲＳＡはＣ
ＰＵへ与える受信ＳＡＣＣＨデータ、ＳＴ１〜ＳＴ３は
ＣＰＵに通知するステータス信号を示す。
ブロック図である。同図において、１０１はシリアル／
パラレル変換制御回路、１０２は有意スロット検査回
路、１０３はライト制御回路、１０４はリード制御回
路、１０５はステータス生成回路、１０６は出力制御回
路、１１１，１２１はシリアル／パラレル変換回路、１
１２，１２２はレジスタである。なお、図中、ＲＴＭは
タイミング生成部２６により生成されるＳＡＣＣＨデー
タの受信範囲を示すタイミング、ＵＷＣはユニットワー
ド検出部２５による１６ビットのユニークワードの検出
結果を示す信号、ＣＲＣＣはＣＲＣ処理部２９の検査結
果を示す信号、ＲＤはＣＰＵのリード信号、ＲＳＡはＣ
ＰＵへ与える受信ＳＡＣＣＨデータ、ＳＴ１〜ＳＴ３は
ＣＰＵに通知するステータス信号を示す。
【００２７】ところで、ＳＡＣＣＨデータは、図９に示
すスロット順序ビットが付加されて送受信される。ここ
で、スロット順序ビットが「０」のときに１回目のＳＡ
ＣＣＨデータであることを示し、連続してスロット順序
ビットが「１」のときに２回目のＳＡＣＣＨデータであ
ることを示している。そして、この順序ビットの「０」
と「１」とが連続バーストとして受信できたときがＳＡ
ＣＣＨの有意スロットであり、このスロット順序ビット
が「０」のＳＡＣＣＨデータと、「１」のＳＡＣＣＨデ
ータとから有意データが形成される。
すスロット順序ビットが付加されて送受信される。ここ
で、スロット順序ビットが「０」のときに１回目のＳＡ
ＣＣＨデータであることを示し、連続してスロット順序
ビットが「１」のときに２回目のＳＡＣＣＨデータであ
ることを示している。そして、この順序ビットの「０」
と「１」とが連続バーストとして受信できたときがＳＡ
ＣＣＨの有意スロットであり、このスロット順序ビット
が「０」のＳＡＣＣＨデータと、「１」のＳＡＣＣＨデ
ータとから有意データが形成される。
【００２８】即ち、まず有意スロット検査回路１０２で
は、クロック信号ＣＫ、タイミングＲＴＭ、ユニークワ
ード検出結果ＵＷＣ，ＣＲＣ処理部２９の検査結果ＣＲ
ＣＣに基づき受信データａの中からＳＡＣＣＨデータを
検出すると、このデータ中のスロット順序ビットの
「１」，「０」を判定し、その判定結果をシリアル／パ
ラレル変換制御回路１０１へ通知する。シリアル／パラ
レル変換制御回路１０１では、スロット順序ビットの判
定結果に基づき該当するシリアル／パラレル変換回路を
起動する。即ち、スロット順序ビットが「０」の有意ビ
ットであれば、シリアル／パラレル変換回路１１１を起
動する。すると、ＳＡＣＣＨデータはシリアル／パラレ
ル変換回路１１１によりパラレルデータに変換されレジ
スタ１１２へ蓄積される。また、スロット順序ビットが
「１」であれば、シリアル／パラレル変換回路１２１を
起動する。すると、ＳＡＣＣＨデータはシリアル／パラ
レル変換回路１２１によりパラレルデータに変換されレ
ジスタ１２２へ蓄積される。
は、クロック信号ＣＫ、タイミングＲＴＭ、ユニークワ
ード検出結果ＵＷＣ，ＣＲＣ処理部２９の検査結果ＣＲ
ＣＣに基づき受信データａの中からＳＡＣＣＨデータを
検出すると、このデータ中のスロット順序ビットの
「１」，「０」を判定し、その判定結果をシリアル／パ
ラレル変換制御回路１０１へ通知する。シリアル／パラ
レル変換制御回路１０１では、スロット順序ビットの判
定結果に基づき該当するシリアル／パラレル変換回路を
起動する。即ち、スロット順序ビットが「０」の有意ビ
ットであれば、シリアル／パラレル変換回路１１１を起
動する。すると、ＳＡＣＣＨデータはシリアル／パラレ
ル変換回路１１１によりパラレルデータに変換されレジ
スタ１１２へ蓄積される。また、スロット順序ビットが
「１」であれば、シリアル／パラレル変換回路１２１を
起動する。すると、ＳＡＣＣＨデータはシリアル／パラ
レル変換回路１２１によりパラレルデータに変換されレ
ジスタ１２２へ蓄積される。
【００２９】ここで、有意スロット検査回路１０２は、
ＣＲＣ検査結果の正否に応じ次のような状態遷移を行
う。即ち、検出したスロット順序ビットが「０」であ
り、かつＣＲＣ検査結果が異常であれば、再度、次回以
降のバーストに含まれるスロット順序ビットが「０」の
データを検出する待機状態となる。また、検出したスロ
ット順序ビットが「０」であり、かつＣＲＣ検査結果が
正常であれば、次のバーストに含まれるスロット順序ビ
ットが「１」のデータの受信態勢に入る。そして、スロ
ット順序ビットが「１」のデータが受信され、かつＣＲ
Ｃ検査結果が正常であれば、レジスタ１１２には最初
（１回目）に受信されたＳＡＣＣＨデータ（有意スロッ
ト時のデータ）が蓄積され、レジスタ１２２には２回目
に受信されたＳＡＣＣＨデータが蓄積される。
ＣＲＣ検査結果の正否に応じ次のような状態遷移を行
う。即ち、検出したスロット順序ビットが「０」であ
り、かつＣＲＣ検査結果が異常であれば、再度、次回以
降のバーストに含まれるスロット順序ビットが「０」の
データを検出する待機状態となる。また、検出したスロ
ット順序ビットが「０」であり、かつＣＲＣ検査結果が
正常であれば、次のバーストに含まれるスロット順序ビ
ットが「１」のデータの受信態勢に入る。そして、スロ
ット順序ビットが「１」のデータが受信され、かつＣＲ
Ｃ検査結果が正常であれば、レジスタ１１２には最初
（１回目）に受信されたＳＡＣＣＨデータ（有意スロッ
ト時のデータ）が蓄積され、レジスタ１２２には２回目
に受信されたＳＡＣＣＨデータが蓄積される。
【００３０】なお、スロット順序ビットが「０」のデー
タが受信され、次のバースト中のスロット順序ビットが
「１」であり、かつこのときＣＲＣ検査結果が異常とな
る場合は、再度、次回以降のバーストに含まれるスロッ
ト順序ビットが「０」のデータを検出する待機状態とな
る。また、スロット順序ビットが「０」のデータが受信
され、次のバースト中にもスロット順序ビットの「０」
が検出されれば、このデータを１回目の受信ＳＡＣＣＨ
データとする。
タが受信され、次のバースト中のスロット順序ビットが
「１」であり、かつこのときＣＲＣ検査結果が異常とな
る場合は、再度、次回以降のバーストに含まれるスロッ
ト順序ビットが「０」のデータを検出する待機状態とな
る。また、スロット順序ビットが「０」のデータが受信
され、次のバースト中にもスロット順序ビットの「０」
が検出されれば、このデータを１回目の受信ＳＡＣＣＨ
データとする。
【００３１】ここで、１回目及び２回目の各ＳＡＣＣＨ
データの受信の際にＣＲＣ検査結果が正常である場合
は、有意スロット検査回路１０２は、ライト制御回路１
０３に対しレジスタライト指示を通知する。すると、ラ
イト制御回路１０３は、このレジスタライト指示とステ
ータス生成回路１０５からのシリアル／パラレル変換ガ
ード指示ｃとにより各シリアル／パラレル変換回路１１
１，１２１のパラレルデータを、それぞれレジスタ１１
２，１２２へ蓄積させる。一方、リード制御回路１０４
は、ＣＰＵからのリード信号ＲＤにより、レジスタ１１
２のデータまたはレジスタ１２２のデータを出力制御回
路１０６へ送出させる。
データの受信の際にＣＲＣ検査結果が正常である場合
は、有意スロット検査回路１０２は、ライト制御回路１
０３に対しレジスタライト指示を通知する。すると、ラ
イト制御回路１０３は、このレジスタライト指示とステ
ータス生成回路１０５からのシリアル／パラレル変換ガ
ード指示ｃとにより各シリアル／パラレル変換回路１１
１，１２１のパラレルデータを、それぞれレジスタ１１
２，１２２へ蓄積させる。一方、リード制御回路１０４
は、ＣＰＵからのリード信号ＲＤにより、レジスタ１１
２のデータまたはレジスタ１２２のデータを出力制御回
路１０６へ送出させる。
【００３２】出力制御回路１０６はレジスタ１１２，１
２２からのデータを入力した場合、レジスタ１１２内の
図９に示すレイヤ２フィールドデータについては、図３
（ａ）に示すように、１６ビットのうちビットＤ６，Ｄ
７が空きとなる１４ビットのレイヤ２フィールドとして
ＣＰＵへ与える。また、レジスタ１２２内の図９に示す
１５ビットのレイヤ３情報に対しレジスタ１１２内の１
ビットのレイヤ３情報を最上位ビットに付加して図３
（ｂ）に示すような１６ビットのレイヤ３情報としてＣ
ＰＵへ与える。従って、ＣＰＵでは出力制御回路１０６
から与えられたデータＲＳＡを変換せずにそのまま入力
してプロトコル処理等を行うことができ、ＣＰＵのデー
タ受信処理を軽減することができる。
２２からのデータを入力した場合、レジスタ１１２内の
図９に示すレイヤ２フィールドデータについては、図３
（ａ）に示すように、１６ビットのうちビットＤ６，Ｄ
７が空きとなる１４ビットのレイヤ２フィールドとして
ＣＰＵへ与える。また、レジスタ１２２内の図９に示す
１５ビットのレイヤ３情報に対しレジスタ１１２内の１
ビットのレイヤ３情報を最上位ビットに付加して図３
（ｂ）に示すような１６ビットのレイヤ３情報としてＣ
ＰＵへ与える。従って、ＣＰＵでは出力制御回路１０６
から与えられたデータＲＳＡを変換せずにそのまま入力
してプロトコル処理等を行うことができ、ＣＰＵのデー
タ受信処理を軽減することができる。
【００３３】なお、このときステータス生成回路１０５
では、有意スロット検査回路１０２からの有意スロット
検査結果、ライト制御回路１０３のライト制御信号及び
リード制御回路１０４からのリード制御信号に基づいて
レジスタ１１２，１２２の各ステータスＳＴ１，ＳＴ
２、ＳＡＣＣＨデータの破棄を示すステータスＳＴ３を
ＣＰＵ側へ出力する。また、上述のシリアル／パラレル
変換ガード指示ｃを出力する。ＣＰＵはこれらのステー
タスＳＴ１〜ＳＴ３により有意なＳＡＣＣＨデータが受
信されたことを通知された後で上述のリード信号ＲＤに
よりＳＡＣＣＨデータを読み出し、そのデータの解析及
び処理を行う。
では、有意スロット検査回路１０２からの有意スロット
検査結果、ライト制御回路１０３のライト制御信号及び
リード制御回路１０４からのリード制御信号に基づいて
レジスタ１１２，１２２の各ステータスＳＴ１，ＳＴ
２、ＳＡＣＣＨデータの破棄を示すステータスＳＴ３を
ＣＰＵ側へ出力する。また、上述のシリアル／パラレル
変換ガード指示ｃを出力する。ＣＰＵはこれらのステー
タスＳＴ１〜ＳＴ３により有意なＳＡＣＣＨデータが受
信されたことを通知された後で上述のリード信号ＲＤに
よりＳＡＣＣＨデータを読み出し、そのデータの解析及
び処理を行う。
【００３４】ところで、レジスタ１１２，１２２は、ダ
ブルバッファ構成となっており、従って各レジスタには
それぞれＳＡＣＣＨデータが２単位（２バースト）分格
納できることから、装置全体としてはＳＡＣＣＨデータ
を４バースト分格納できる。従って、ＣＰＵのＳＡＣＣ
Ｈデータ受信時の負荷を軽減することができる。ここ
で、上述したＳＡＣＣＨデータ破棄ステータスＳＴ３
は、各レジスタ１１２，１２２に各々２単位のＳＡＣＣ
Ｈデータが格納されている状態で、新たに有意ビットを
有するＳＡＣＣＨデータが受信された場合に出力され
る。この場合、新たなデータはレジスタに格納されずに
破棄される。
ブルバッファ構成となっており、従って各レジスタには
それぞれＳＡＣＣＨデータが２単位（２バースト）分格
納できることから、装置全体としてはＳＡＣＣＨデータ
を４バースト分格納できる。従って、ＣＰＵのＳＡＣＣ
Ｈデータ受信時の負荷を軽減することができる。ここ
で、上述したＳＡＣＣＨデータ破棄ステータスＳＴ３
は、各レジスタ１１２，１２２に各々２単位のＳＡＣＣ
Ｈデータが格納されている状態で、新たに有意ビットを
有するＳＡＣＣＨデータが受信された場合に出力され
る。この場合、新たなデータはレジスタに格納されずに
破棄される。
【００３５】次に、図２はデータ送信部３１の要部を示
すブロック図であり、ＳＡＣＣＨデータを送信する送信
部の構成を示すものである。同図において、２０１はラ
イト制御回路、２０２は送信ＳＡＣＣＨデータセット判
定回路、２０３はパラレル／シリアル変換制御回路、２
０４はＳＡＣＣＨアイドルデータ生成回路、２０５はス
テータス生成回路、２１１，２２１はレジスタ、２１
２，２２２はパラレル／シリアル変換回路である。な
お、図中、ＳＳＡはＣＰＵから図３に示す形式で出力さ
れるＳＡＣＣＨデータ、ＷＲはＣＰＵのライト信号、Ｓ
ＳＴはタイミング生成部２６からの送信スロットタイミ
ング、ＳＴＭはタイミング生成部２６からのＳＡＣＣＨ
データ送信タイミング、ＲＱはＣＰＵ側からのＳＡＣＣ
Ｈデータの送信要求をそれぞれ示している。
すブロック図であり、ＳＡＣＣＨデータを送信する送信
部の構成を示すものである。同図において、２０１はラ
イト制御回路、２０２は送信ＳＡＣＣＨデータセット判
定回路、２０３はパラレル／シリアル変換制御回路、２
０４はＳＡＣＣＨアイドルデータ生成回路、２０５はス
テータス生成回路、２１１，２２１はレジスタ、２１
２，２２２はパラレル／シリアル変換回路である。な
お、図中、ＳＳＡはＣＰＵから図３に示す形式で出力さ
れるＳＡＣＣＨデータ、ＷＲはＣＰＵのライト信号、Ｓ
ＳＴはタイミング生成部２６からの送信スロットタイミ
ング、ＳＴＭはタイミング生成部２６からのＳＡＣＣＨ
データ送信タイミング、ＲＱはＣＰＵ側からのＳＡＣＣ
Ｈデータの送信要求をそれぞれ示している。
【００３６】まず、ライト制御回路２０１では、ＣＰＵ
側からデータＳＳＡがバスＳＢＳを介して出力され、そ
の後ライト信号ＷＲが出力されると、このライト信号Ｗ
Ｒにより、レジスタ２１１に対してはＣＰＵから送出さ
れた図３（ａ）に示す形式のＳＡＣＣＨデータを格納す
ると共に、レジスタ２２１に対しては図３（ｂ）に示す
形式のＳＡＣＣＨデータを格納する。
側からデータＳＳＡがバスＳＢＳを介して出力され、そ
の後ライト信号ＷＲが出力されると、このライト信号Ｗ
Ｒにより、レジスタ２１１に対してはＣＰＵから送出さ
れた図３（ａ）に示す形式のＳＡＣＣＨデータを格納す
ると共に、レジスタ２２１に対しては図３（ｂ）に示す
形式のＳＡＣＣＨデータを格納する。
【００３７】ここで、送信ＳＡＣＣＨデータセット判定
回路２０２では、送信スロットタイミングＳＳＴがイネ
ーブルになると同時に、各レジスタの格納状態を検査し
送信ＳＡＣＣＨデータのセットの有無を判定し、その判
定結果をパラレル／シリアル変換制御回路２０３へ通知
する。パラレル／シリアル変換制御回路２０３は、送信
ＳＡＣＣＨデータのセット完了が通知されると、送信タ
イミングＳＴＭ及びクロック信号ＣＫに同期してまずレ
ジスタ２１１のデータをパラレル／シリアル変換回路２
１２へ送出させてシリアルデータに変換させ出力結合回
路２０６へ送出する。続いて、レジスタ２２１のデータ
をパラレル／シリアル変換回路２２２へ送出させてシリ
アルデータに変換させ出力結合回路２０６へ送出する。
回路２０２では、送信スロットタイミングＳＳＴがイネ
ーブルになると同時に、各レジスタの格納状態を検査し
送信ＳＡＣＣＨデータのセットの有無を判定し、その判
定結果をパラレル／シリアル変換制御回路２０３へ通知
する。パラレル／シリアル変換制御回路２０３は、送信
ＳＡＣＣＨデータのセット完了が通知されると、送信タ
イミングＳＴＭ及びクロック信号ＣＫに同期してまずレ
ジスタ２１１のデータをパラレル／シリアル変換回路２
１２へ送出させてシリアルデータに変換させ出力結合回
路２０６へ送出する。続いて、レジスタ２２１のデータ
をパラレル／シリアル変換回路２２２へ送出させてシリ
アルデータに変換させ出力結合回路２０６へ送出する。
【００３８】出力結合回路２０６では、これらのシリア
ルデータを入力すると、図９に示す所定のフォーマット
に組み立てる。即ち、図３（ａ）に示すパラレル／シリ
アル変換回路２１２からのＳＡＣＣＨデータと、図３
（ｂ）に示すパラレル／シリアル変換回路２２２からの
ＳＡＣＣＨデータとを入力した場合、図３（ａ）の１４
ビットレイヤ２フィールドデータを、図９に示すレイヤ
２フィールドのビット位置にセットし、このレイヤ２フ
ィールドに続くビット位置（最下位ビット）に図３
（ｂ）のレイヤ３情報の最上位ビットをセットする。そ
して、１回目のバーストとして送信されるＳＡＣＣＨデ
ータとして、この１４ビットのレイヤ２フィールドデー
タと１ビットのレイヤ３情報とに値が「０」である１ビ
ットのスロット順序ビット（有意ビット）を付加して送
信データｂ１として送信データ連結部３２へ送出する。
ルデータを入力すると、図９に示す所定のフォーマット
に組み立てる。即ち、図３（ａ）に示すパラレル／シリ
アル変換回路２１２からのＳＡＣＣＨデータと、図３
（ｂ）に示すパラレル／シリアル変換回路２２２からの
ＳＡＣＣＨデータとを入力した場合、図３（ａ）の１４
ビットレイヤ２フィールドデータを、図９に示すレイヤ
２フィールドのビット位置にセットし、このレイヤ２フ
ィールドに続くビット位置（最下位ビット）に図３
（ｂ）のレイヤ３情報の最上位ビットをセットする。そ
して、１回目のバーストとして送信されるＳＡＣＣＨデ
ータとして、この１４ビットのレイヤ２フィールドデー
タと１ビットのレイヤ３情報とに値が「０」である１ビ
ットのスロット順序ビット（有意ビット）を付加して送
信データｂ１として送信データ連結部３２へ送出する。
【００３９】また、２回目のバーストとして送信される
ＳＡＣＣＨデータとしては、図３（ｂ）に示す１６ビッ
トのレイヤ３情報のうち残りの１５ビットの情報に値が
「１」である１ビットのスロット順序ビットを付加して
送信データ連結部３２へ送出する。この結果、この送信
データｂ１はＳＡＣＣＨデータとして無線部から相手装
置側へ無線伝送される。このように、出力結合回路２０
６により、ＳＡＣＣＨデータを所定のフォーマットに組
み立てて送信するようにしているため、ＳＡＣＣＨデー
タを送信する際のＣＰＵの負荷を軽減できる。
ＳＡＣＣＨデータとしては、図３（ｂ）に示す１６ビッ
トのレイヤ３情報のうち残りの１５ビットの情報に値が
「１」である１ビットのスロット順序ビットを付加して
送信データ連結部３２へ送出する。この結果、この送信
データｂ１はＳＡＣＣＨデータとして無線部から相手装
置側へ無線伝送される。このように、出力結合回路２０
６により、ＳＡＣＣＨデータを所定のフォーマットに組
み立てて送信するようにしているため、ＳＡＣＣＨデー
タを送信する際のＣＰＵの負荷を軽減できる。
【００４０】ところで、このようなＳＡＣＣＨデータ
は、通信用物理スロットの場合は、各バーストの送信毎
に常時送信を行うものである。従ってＣＰＵ側からこの
ようなデータがセットされない場合は、ＳＡＣＣＨアイ
ドルデータ生成回路２０４がアイドルデータを生成して
出力結合回路２０６へ送出するようにしている。即ち、
ＳＡＣＣＨアイドルデータ生成回路２０４では、送信Ｓ
ＡＣＣＨデータセット判定回路２０２の出力がデータの
セット未完了を示す場合は、送信タイミングＳＴＭ及び
クロック信号ＣＫに同期してＳＡＣＣＨアイドルデータ
を出力結合回路２０６へ送出する。この場合、出力結合
回路２０６ではこのＳＡＣＣＨアイドルデータを入力す
ると、値が「１」である１ビットのスロット順序ビット
を付加して送信データ連結部３２へ送出する。このよう
に、ＳＡＣＣＨアイドルデータ生成回路２０４を設け
て、アイドルデータを送信できるようにしたので、ＣＰ
Ｕがアイドルデータを生成して送信する従来方式に比
べ、ＣＰＵの負荷を軽減することができる。
は、通信用物理スロットの場合は、各バーストの送信毎
に常時送信を行うものである。従ってＣＰＵ側からこの
ようなデータがセットされない場合は、ＳＡＣＣＨアイ
ドルデータ生成回路２０４がアイドルデータを生成して
出力結合回路２０６へ送出するようにしている。即ち、
ＳＡＣＣＨアイドルデータ生成回路２０４では、送信Ｓ
ＡＣＣＨデータセット判定回路２０２の出力がデータの
セット未完了を示す場合は、送信タイミングＳＴＭ及び
クロック信号ＣＫに同期してＳＡＣＣＨアイドルデータ
を出力結合回路２０６へ送出する。この場合、出力結合
回路２０６ではこのＳＡＣＣＨアイドルデータを入力す
ると、値が「１」である１ビットのスロット順序ビット
を付加して送信データ連結部３２へ送出する。このよう
に、ＳＡＣＣＨアイドルデータ生成回路２０４を設け
て、アイドルデータを送信できるようにしたので、ＣＰ
Ｕがアイドルデータを生成して送信する従来方式に比
べ、ＣＰＵの負荷を軽減することができる。
【００４１】なお、ステータス生成回路２０５は、送信
ＳＡＣＣＨデータセット判定回路２０２の判定出力結果
とＣＰＵ側からのＳＡＣＣＨデータ送信要求ＲＱとに基
づきレジスタステータスＳＴ４を出力してＣＰＵに通知
する。従って、ＣＰＵではＳＡＣＣＨデータを送信した
いときに送信要求ＲＱを出力してステータス生成回路２
０５から出力されるレジスタステータスＳＴ４を検出
し、データをレジスタ２１１，２２１に書き込む。この
ように構成することにより、ＳＡＣＣＨデータ送信の際
のＣＰＵの送信処理をさらに軽減できる。また、各レジ
スタ２１１，２２２は、データ受信部３０の各レジスタ
と同様にダブルバッファ構成となっているため、装置と
しては最大４バースト分のＳＡＣＣＨデータを格納する
ことができる。この結果、ＣＰＵの送信処理がさらに軽
減される。
ＳＡＣＣＨデータセット判定回路２０２の判定出力結果
とＣＰＵ側からのＳＡＣＣＨデータ送信要求ＲＱとに基
づきレジスタステータスＳＴ４を出力してＣＰＵに通知
する。従って、ＣＰＵではＳＡＣＣＨデータを送信した
いときに送信要求ＲＱを出力してステータス生成回路２
０５から出力されるレジスタステータスＳＴ４を検出
し、データをレジスタ２１１，２２１に書き込む。この
ように構成することにより、ＳＡＣＣＨデータ送信の際
のＣＰＵの送信処理をさらに軽減できる。また、各レジ
スタ２１１，２２２は、データ受信部３０の各レジスタ
と同様にダブルバッファ構成となっているため、装置と
しては最大４バースト分のＳＡＣＣＨデータを格納する
ことができる。この結果、ＣＰＵの送信処理がさらに軽
減される。
【００４２】
【発明の効果】以上説明したように本発明によれば、Ｓ
ＡＣＣＨデータの中からＳＡＣＣＨの有意スロットを検
出すると、このスロット順序ビットに続く１４ビットの
レイヤ２データ及び１ビットのレイヤ３データを第１の
受信レジスタに蓄積する一方、次に受信されるバースト
信号の中の１５ビットのレイヤ３データを第２の受信レ
ジスタに蓄積し、出力制御回路は第１及び第２の受信レ
ジスタに蓄積されたデータを１４ビットのレイヤ２デー
タと１６ビットのレイヤ３データとに分割して出力する
ようにしたので、出力制御回路では送信されてくるＳＡ
ＣＣＨデータをＣＰＵが処理しやすい形に変換して与え
るため、ＣＰＵの受信処理を軽減することができる。ま
た、例えばＣＰＵから出力されＳＡＣＣＨデータを構成
する１４ビットのレイヤ２データを第１の送信レジスタ
に蓄積する一方、上記ＳＡＣＣＨデータを構成する１６
ビットのレイヤ３データを第２の送信レジスタに蓄積
し、出力結合回路は第１及び第２の送信レジスタに蓄積
されたデータをタイミング生成部の送信タイミング出力
に応じ１４ビットのレイヤ２データ及び１ビットのレイ
ヤ３データとして取り出しスロット順序ビット「０」を
付加しバースト信号に付加すると共に、次のバースト信
号の送信時には残りの１５ビットのレイヤ３データにス
ロット順序ビット「１」を付加して出力するようにした
ので、ＳＡＣＣＨデータは出力結合回路により所定のフ
ォーマットで出力されることになり、ＳＡＣＣＨデータ
送信時のＣＰＵの負荷を軽減できる。
ＡＣＣＨデータの中からＳＡＣＣＨの有意スロットを検
出すると、このスロット順序ビットに続く１４ビットの
レイヤ２データ及び１ビットのレイヤ３データを第１の
受信レジスタに蓄積する一方、次に受信されるバースト
信号の中の１５ビットのレイヤ３データを第２の受信レ
ジスタに蓄積し、出力制御回路は第１及び第２の受信レ
ジスタに蓄積されたデータを１４ビットのレイヤ２デー
タと１６ビットのレイヤ３データとに分割して出力する
ようにしたので、出力制御回路では送信されてくるＳＡ
ＣＣＨデータをＣＰＵが処理しやすい形に変換して与え
るため、ＣＰＵの受信処理を軽減することができる。ま
た、例えばＣＰＵから出力されＳＡＣＣＨデータを構成
する１４ビットのレイヤ２データを第１の送信レジスタ
に蓄積する一方、上記ＳＡＣＣＨデータを構成する１６
ビットのレイヤ３データを第２の送信レジスタに蓄積
し、出力結合回路は第１及び第２の送信レジスタに蓄積
されたデータをタイミング生成部の送信タイミング出力
に応じ１４ビットのレイヤ２データ及び１ビットのレイ
ヤ３データとして取り出しスロット順序ビット「０」を
付加しバースト信号に付加すると共に、次のバースト信
号の送信時には残りの１５ビットのレイヤ３データにス
ロット順序ビット「１」を付加して出力するようにした
ので、ＳＡＣＣＨデータは出力結合回路により所定のフ
ォーマットで出力されることになり、ＳＡＣＣＨデータ
送信時のＣＰＵの負荷を軽減できる。
【００４３】また、基地局及び移動局に、上述のように
構成されたデータ受信部及びデータ送信部を設けたこと
により、各局のＣＰＵにおいて実行されるＳＡＣＣＨデ
ータ送受信処理を大幅に軽減できる。また、レイヤ２デ
ータ及びレイヤ３データが送信されないときにはＳＡＣ
ＣＨデータとしてアイドルデータを生成して送信するよ
うにしたので、ＣＰＵのＳＡＣＣＨデータ送信時の負荷
をさらに軽減できる。また、第１，第２の受信レジス
タ、及び第１，第２の送信レジスタをそれぞれ２つのレ
ジスタにより構成するようにしたので、ＣＰＵのＳＡＣ
ＣＨデータ送受信処理時の負荷をさらに軽減できる。
構成されたデータ受信部及びデータ送信部を設けたこと
により、各局のＣＰＵにおいて実行されるＳＡＣＣＨデ
ータ送受信処理を大幅に軽減できる。また、レイヤ２デ
ータ及びレイヤ３データが送信されないときにはＳＡＣ
ＣＨデータとしてアイドルデータを生成して送信するよ
うにしたので、ＣＰＵのＳＡＣＣＨデータ送信時の負荷
をさらに軽減できる。また、第１，第２の受信レジス
タ、及び第１，第２の送信レジスタをそれぞれ２つのレ
ジスタにより構成するようにしたので、ＣＰＵのＳＡＣ
ＣＨデータ送受信処理時の負荷をさらに軽減できる。
【図１】 本発明を適用したデジタル無線電話装置の一
実施例を示すデータ受信部のブロック図である。
実施例を示すデータ受信部のブロック図である。
【図２】 上記装置を構成するデータ送信部のブロック
図である。
図である。
【図３】 上記装置内のＣＰＵとデータ受信部及びデー
タ送信部との間で送受されるＳＡＣＣＨデータのデータ
フォーマットである。
タ送信部との間で送受されるＳＡＣＣＨデータのデータ
フォーマットである。
【図４】 上記装置を構成する移動局のブロック図であ
る。
る。
【図５】 上記装置を構成する基地局のブロック図であ
る。
る。
【図６】 上記装置のシステム構成図である。
【図７】 上記装置の通信タイミングを示す図である。
【図８】 上記装置の通信用物理スロットを介して送受
されるデータのフォーマットを示す図である。
されるデータのフォーマットを示す図である。
【図９】 上記通信用物理スロットを介して送受される
ＳＡＣＣＨデータの受信タイミングを示す図である。
ＳＡＣＣＨデータの受信タイミングを示す図である。
１…基地局、２ａ〜２ｂ…移動局、２６…タイミング生
成部、３０…データ受信部、３１…データ送信部、１０
２…有意スロット検査回路、１１１，１２１…シリアル
／パラレル変換回路、１０６…出力制御回路、１１２，
１２２，２１１，２２１…レジスタ、２０２…送信ＳＡ
ＣＣＨデータセット判定回路、２０４…ＳＡＣＣＨアイ
ドルデータ生成回路、２０６…出力結合回路、２１２，
２２２…パラレル／シリアル変換回路。
成部、３０…データ受信部、３１…データ送信部、１０
２…有意スロット検査回路、１１１，１２１…シリアル
／パラレル変換回路、１０６…出力制御回路、１１２，
１２２，２１１，２２１…レジスタ、２０２…送信ＳＡ
ＣＣＨデータセット判定回路、２０４…ＳＡＣＣＨアイ
ドルデータ生成回路、２０６…出力結合回路、２１２，
２２２…パラレル／シリアル変換回路。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04B 7/24 - 7/26 H04Q 7/00 - 7/38
Claims (8)
- 【請求項１】 複数の送信及び受信用のタイムスロット
を介して時分割多元接続による無線通信を行う基地局
と、基地局と無線接続され前記複数の送信及び受信用の
タイムスロットのうち何れか１つを介し基地局と無線通
信を行う移動局とからなり、タイミング生成部のタイミ
ング出力に基づき前記タイムスロットを介してＳＡＣＣ
Ｈデータをバーストデータとして送受信するデジタル無
線電話装置において、 前記基地局及び移動局に、前記ＳＡＣＣＨデータを受信
するデータ受信部を設け、 前記データ受信部は、受信した前記ＳＡＣＣＨデータに含まれる第１の値を示
すスロット順序ビットに基づきこのＳＡＣＣＨデータを
第１のデータと前記第１のデータに続く第２のデータの
一部とからなる１回目の受信バーストデータとしてパラ
レルデータに変換する第１の変換回路と、 受信した前記ＳＡＣＣＨデータに含まれる第２の値を示
すスロット順序ビットに基づきこのＳＡＣＣＨデータを
前記第２のデータの残りデータを示す２回目の受信バー
ストデータとしてパラレルデータに変換する第２の変換
回路と、 常時は受信した前記ＳＡＣＣＨデータに含まれる第１の
値を示すスロット順序ビットを監視し、このＳＡＣＣＨ
データの中から第１の値のスロット順序ビットを検出す
るとこのＳＡＣＣＨデータのＣＲＣ検査結果が正常の場
合は次のＳＡＣＣＨデータの受信態勢に入るとともに、
前記次のＳＡＣＣＨデータが受信されこのＳＡＣＣＨデ
ータのスロット順序ビットの値が第２の値を示し、かつ
このＳＡＣＣＨデータのＣＲＣ検査結果が正常の場合は
有意ビットと判定する有意スロット検査回路と、第１の変換回路により変換された第１のデータと、第１
及び第２の変換回路により変換された第２のデータとを
前記有意スロット検査回路の有意ビットの判定に基づい
てそれぞれＣＰＵへの受信データとして 出力する出力制
御回路とを備えたことを特徴とするデジタル無線電話装
置のＳＡＣＣＨデータ送受信回路。 - 【請求項２】 複数の送信及び受信用のタイムスロット
を介して時分割多元接続による無線通信を行う基地局
と、基地局と無線接続され前記複数の送信及び受信用の
タイムスロットのうち何れか１つを介し基地局と無線通
信を行う移動局とからなり、タイミング生成部のタイミ
ング出力に基づき前記タイムスロットを介してＳＡＣＣ
Ｈデータをバーストデータとして送受信するデジタル無
線電話装置において、 前記基地局及び移動局に、前記ＳＡＣＣＨデータの送信
を行うデータ送信部を設け、 前記データ送信部は、 前記ＳＡＣＣＨデータを構成する第１及び第２のデータ
をそれぞれ蓄積する第１及び第２の送信レジスタと、前記送信レジスタへのデータの蓄積の有無を判定する判
定回路と、 前記判定回路がデータの蓄積を判定すると 前記タイミン
グ生成部の出力に基づき第１の送信レジスタの第１のデ
ータ及び第２の送信レジスタの第２のデータをそれぞれ
シリアルデータに変換する第１及び第２の変換回路と、 第１の変換回路により変換された第１のデータに第２の
変換回路で変換された第２のデータの一部を付加し、か
つこれらのデータに第１の値の スロット順位ビットを付
加して１回目のバーストデータとして送信するととも
に、第２の変換回路により変換された残りの第２のデー
タに第２の値のスロット順位ビットを付加して２回目の
バーストデータとして送信する出力結合回路とを備えた
ことを特徴とするデジタル無線電話装置のＳＡＣＣＨデ
ータ送受信回路。 - 【請求項３】 複数の送信及び受信用のタイムスロット
を介して時分割多元接続による無線通信を行う基地局
と、基地局と無線接続され前記複数の送信及び受信用の
タイムスロットのうち何れか１つを介し基地局と無線通
信を行う移動局とからなり、タイミング生成部のタイミ
ング出力に基づき前記タイムスロットを介してＳＡＣＣ
Ｈデータをバーストデータとして送受信するデジタル無
線電話装置において、 前記基地局及び移動局に、前記ＳＡＣＣＨデータを受信
するデータ受信部と、前記ＳＡＣＣＨデータを送信する
データ送信部とを設け、 前記データ受信部は、受信した前記ＳＡＣＣＨデータに含まれる第１の値を示
すスロット順序ビットに基づきこのＳＡＣＣＨデータを
第１のデータと前記第１のデータに続く第２のデータの
一部とからなる１回目の受信バーストデータとしてパラ
レルデータに変換する第１の変換回路と、 受信した前記ＳＡＣＣＨデータに含まれる第２の値を示
すスロット順序ビットに基づきこのＳＡＣＣＨデータを
前記第２のデータの残りデータを示す２回目の受信バー
ストデータとしてパラレルデータに変換する第２の変換
回路と、 常時は受信した前記ＳＡＣＣＨデータに含まれる第１の
値を示すスロット順序ビットを監視し、このＳＡＣＣＨ
データの中から第１の値のスロット順序ビットを検出す
るとこのＳＡＣＣＨデータのＣＲＣ検査結果が正常の場
合は次のＳＡＣＣＨデータの受信態勢に入るとともに、
前記次のＳＡＣＣＨデータが受信されこのＳＡＣＣＨデ
ータのスロット順序ビットの値が第２の値を示し、かつ
このＳＡＣＣＨデータのＣＲＣ検査結果が正常の場合は
有意ビットと判定する有意スロット検査回路と、第１の変換回路により変換された第１のデータと、第１
及び第２の変換回路により変換された第２のデータとを
前記有意スロット検査回路の有意ビットの判定に基づい
てそれぞれＣＰＵへの受信データとして 出力する出力制
御回路とを備え、 前記データ送信部は、 前記ＳＡＣＣＨデータを構成する第１及び第２のデータ
をそれぞれ蓄積する第１及び第２の送信レジスタと、前記送信レジスタへのデータの蓄積の有無を判定する判
定回路と、 前記判定回路がデータの蓄積を判定すると 前記タイミン
グ生成部の出力に基づき第１の送信レジスタの第１のデ
ータ及び第２の送信レジスタの第２のデータをそれぞれ
シリアルデータに変換する第３及び第４の変換回路と、 第３の変換回路により変換された第１のデータに第４の
変換回路で変換された第２のデータの一部を付加し、か
つこれらのデータに第１の値の スロット順位ビットを付
加して１回目のバーストデータとして送信するととも
に、第４の変換回路により変換された残りの第２のデー
タに第２の値のスロット順位ビットを付加して２回目の
バーストデータとして送信する出力結合回路とを備えた
ことを特徴とするデジタル無線電話装置のＳＡＣＣＨデ
ータ送受信回路。 - 【請求項４】 請求項２または請求項３において、 前記データ送信部は、前記判定回路により前記送信レジ
スタにデータが蓄積されていないと判定された場合は前
記ＳＡＣＣＨデータとしてアイドルデータを生成して前
記出力結合回路に出力するアイドルデータ生成回路を有
することを特徴とするデジタル無線電話装置のＳＡＣＣ
Ｈデータ送受信回路。 - 【請求項５】 請求項１または請求項３において、前記データ受信部は、第１の変換回路により変換された
受信バーストデータを蓄積する第１の受信レジスタ及び
第２の変換回路により変換された受信バーストデータを
蓄積する第２の受信レジスタを有し、かつ 第１及び第２
の受信レジスタはそれぞれ２つのレジスタにより構成さ
れることを特徴とするデジタル無線電話装置のＳＡＣＣ
Ｈデータ送受信回路。 - 【請求項６】 請求項２または請求項３において、 第１及び第２の送信レジスタをそれぞれ２つのレジスタ
により構成することを特徴とするデジタル無線電話装置
のＳＡＣＣＨデータ送受信回路。 - 【請求項７】 請求項３において、前記データ受信部は、第１の変換回路により変換された
受信バーストデータを蓄積する第１の受信レジスタ及び
第２の変換回路により変換された受信バーストデータを
蓄積する第２の受信レジスタを有するとともに、 第１の
受信レジスタ，第２の受信レジスタ，第１の送信レジス
タ，及び第２の送信レジスタをそれぞれ２つのレジスタ
により構成することを特徴とするデジタル無線電話装置
のＳＡＣＣＨデータ送受信回路。 - 【請求項８】 請求項２または請求項３において、 データの送信要求と前記判定回路の判定出力とに基づい
てステータス情報を出力するステータス生成回路を備え
たことを特徴とするデジタル無線電話装置のＳ ＡＣＣＨ
データ送受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04287095A JP3257326B2 (ja) | 1995-03-02 | 1995-03-02 | デジタル無線電話装置のｓａｃｃｈデータ送受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04287095A JP3257326B2 (ja) | 1995-03-02 | 1995-03-02 | デジタル無線電話装置のｓａｃｃｈデータ送受信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08242197A JPH08242197A (ja) | 1996-09-17 |
| JP3257326B2 true JP3257326B2 (ja) | 2002-02-18 |
Family
ID=12648079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04287095A Expired - Fee Related JP3257326B2 (ja) | 1995-03-02 | 1995-03-02 | デジタル無線電話装置のｓａｃｃｈデータ送受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3257326B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7452562B2 (ja) | 2022-03-01 | 2024-03-19 | Tdk株式会社 | 磁気センサ、磁気式エンコーダ、レンズ位置検出装置および測距装置ならびに磁気センサの製造方法 |
-
1995
- 1995-03-02 JP JP04287095A patent/JP3257326B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7452562B2 (ja) | 2022-03-01 | 2024-03-19 | Tdk株式会社 | 磁気センサ、磁気式エンコーダ、レンズ位置検出装置および測距装置ならびに磁気センサの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08242197A (ja) | 1996-09-17 |
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