JP3116765B2 - デジタル無線電話装置 - Google Patents
デジタル無線電話装置Info
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- JP3116765B2 JP3116765B2 JP07044004A JP4400495A JP3116765B2 JP 3116765 B2 JP3116765 B2 JP 3116765B2 JP 07044004 A JP07044004 A JP 07044004A JP 4400495 A JP4400495 A JP 4400495A JP 3116765 B2 JP3116765 B2 JP 3116765B2
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Description
【０００１】
【産業上の利用分野】本発明は、基地局と複数の移動局
との間で時分割多元接続による無線通信を行うデジタル
無線電話装置に関し、特に通信用物理スロットを介して
送受される音声データを示すＴＣＨデータ及びＣＰＵ等
によりアクセスされるＦＡＣＣＨデータの送受信を行う
デジタル無線電話装置に関する。
との間で時分割多元接続による無線通信を行うデジタル
無線電話装置に関し、特に通信用物理スロットを介して
送受される音声データを示すＴＣＨデータ及びＣＰＵ等
によりアクセスされるＦＡＣＣＨデータの送受信を行う
デジタル無線電話装置に関する。
【０００２】
【従来の技術】この種の電話装置は、ＰＳと呼称される
移動局及びＣＳと呼称される基地局間の通信にはデジタ
ル方式を採用し、音声等のアナログ信号はＡＤ変換及び
ＤＡ変換が行われてデジタル信号として無線通信されて
いる。図８はこのような電話装置の構成を示し、加入者
回線Ｌを介して基地局１が接続され、基地局１と４台の
移動局２ａ〜２ｄとが無線接続されている。
移動局及びＣＳと呼称される基地局間の通信にはデジタ
ル方式を採用し、音声等のアナログ信号はＡＤ変換及び
ＤＡ変換が行われてデジタル信号として無線通信されて
いる。図８はこのような電話装置の構成を示し、加入者
回線Ｌを介して基地局１が接続され、基地局１と４台の
移動局２ａ〜２ｄとが無線接続されている。
【０００３】ところで、この種の装置で扱われる無線周
波数帯域としては１．９ＧＨｚの帯域が用いられ、キャ
リア周波数の間隔は、３００ＫＨｚとなっている。そし
て１つの周波数帯を介して１台の基地局と４台の移動局
との間で通信が行え、この場合この周波数は図９に示す
ように、５ｍｓｅｃ間に８つのタイムスロット〜に
時分割され、はじめの４つのタイムスロット〜で基
地局１は各移動局に対しデータを送信すると共に、残り
の４つのタイムスロット〜で各移動局からのデータ
を受信するようにしている。
波数帯域としては１．９ＧＨｚの帯域が用いられ、キャ
リア周波数の間隔は、３００ＫＨｚとなっている。そし
て１つの周波数帯を介して１台の基地局と４台の移動局
との間で通信が行え、この場合この周波数は図９に示す
ように、５ｍｓｅｃ間に８つのタイムスロット〜に
時分割され、はじめの４つのタイムスロット〜で基
地局１は各移動局に対しデータを送信すると共に、残り
の４つのタイムスロット〜で各移動局からのデータ
を受信するようにしている。
【０００４】このようなＴＤＭＡ（ｔｉｍｅ ｄｉｖｉ
ｓｉｏｎ ｍｕｌｔｉｐｌｅ ａｃｃｅｓｓ）処理によ
り同一周波数を４台の移動局で使用できることから、電
波を有効に活用することができる。なお、各タイムスロ
ット当たり２４０ビットのバースト信号が割り当てられ
（１ビット＝５／８×２４０＝２．６μｓｅｃ）、この
うちデータビットは２２４ビットであり、３８４ＫＨｚ
のクロックにより伝送される。さて、基地局と各移動局
との間に通信されるバースト信号が送受される物理スロ
ットは、制御用及び通信用の各スロットに大別され、こ
のうち、通信用物理スロットのバースト信号のフォーマ
ットは、図１０に示すようになっている。なお図１０
中、括弧内の数字が所要ビット数を表す。
ｓｉｏｎ ｍｕｌｔｉｐｌｅ ａｃｃｅｓｓ）処理によ
り同一周波数を４台の移動局で使用できることから、電
波を有効に活用することができる。なお、各タイムスロ
ット当たり２４０ビットのバースト信号が割り当てられ
（１ビット＝５／８×２４０＝２．６μｓｅｃ）、この
うちデータビットは２２４ビットであり、３８４ＫＨｚ
のクロックにより伝送される。さて、基地局と各移動局
との間に通信されるバースト信号が送受される物理スロ
ットは、制御用及び通信用の各スロットに大別され、こ
のうち、通信用物理スロットのバースト信号のフォーマ
ットは、図１０に示すようになっている。なお図１０
中、括弧内の数字が所要ビット数を表す。
【０００５】即ち、通信用物理スロットは、図１０
（ａ）に示すように、４ビットの過渡応答ランプタイム
Ｒ、２ビットのスタートシンボルＳＳ、６ビットのプリ
アンプルＰＲ、１６ビットのユニークワードＵＷ、１８
０ビットの情報Ｉ、及び１６ビットの誤り検出ＣＲＣ
（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）
が割り当てられている。そして、１８０ビットの情報Ｉ
は、４ビットのバースト種別信号ＣＩ、１６ビットの制
御チャネルＳＡ，１６０ビットの情報Ｉからなり、かつ
情報ＩのデータはＴＣＨと呼称される情報チャネルまた
はＦＡＣＣＨと呼称される情報チャネルの各チャネルに
応じて定められる（図１０（ｂ），（ｃ））。ここで、
ＴＣＨチャネルには音声データが伝送され、ＦＡＣＣＨ
チャネルにはＣＰＵによりアクセスされるデータが伝送
される。そして、ＦＡＣＣＨチャネルでは、一時的にＴ
ＣＨチャネルをスチールして上記アクセスデータの転送
が行われる。
（ａ）に示すように、４ビットの過渡応答ランプタイム
Ｒ、２ビットのスタートシンボルＳＳ、６ビットのプリ
アンプルＰＲ、１６ビットのユニークワードＵＷ、１８
０ビットの情報Ｉ、及び１６ビットの誤り検出ＣＲＣ
（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）
が割り当てられている。そして、１８０ビットの情報Ｉ
は、４ビットのバースト種別信号ＣＩ、１６ビットの制
御チャネルＳＡ，１６０ビットの情報Ｉからなり、かつ
情報ＩのデータはＴＣＨと呼称される情報チャネルまた
はＦＡＣＣＨと呼称される情報チャネルの各チャネルに
応じて定められる（図１０（ｂ），（ｃ））。ここで、
ＴＣＨチャネルには音声データが伝送され、ＦＡＣＣＨ
チャネルにはＣＰＵによりアクセスされるデータが伝送
される。そして、ＦＡＣＣＨチャネルでは、一時的にＴ
ＣＨチャネルをスチールして上記アクセスデータの転送
が行われる。
【０００６】図１１は、従来の基地局及び移動局に設け
られＦＡＣＣＨチャネル及びＴＣＨチャネルの各データ
を受信する受信部の構成を示すブロック図である。図１
１（ａ）に示すＦＡＣＣＨチャネルのデータの受信回路
は、シリアル／パラレル変換回路２０１、ＦＩＦＯ（フ
ァーストイン・ファーストアウト）制御回路２０２、及
びＦＩＦＯ回路２０３からなる。なお、このＦＩＦＯ回
路２０３及び後述のＦＩＦＯ回路は、何れも１６ビット
×１０ワードの容量を有している。ここで、ＦＩＦＯ制
御回路２０２が、ＦＡＣＣＨデータの受信タイミングＲ
ＦＣＴを入力してＦＩＦＯ回路２０３を起動すると、上
述の３８４ＫＨｚのクロック信号ＣＫに同期してシリア
ル／パラレル変換回路２０１に入力される受信データａ
１中の１６０ビットのＦＡＣＣＨデータは、パラレルデ
ータに変換されてＦＩＦＯ回路２０３に順次蓄積され
る。その後、図示しないＣＰＵからリード信号ＲＤが出
力されると、ＦＩＦＯ制御回路２０２は、ＦＩＦＯ回路
２０３に蓄積されたＦＡＣＣＨデータが正常か否かを示
すＣＲＣ検査結果ＣＲＣＣに応じたステータスＦＳＴを
出力する。ＣＰＵはこのステータスＦＳＴが正常を示す
場合は、システムバスＳＢＳを介しＦＩＦＯ回路２０３
のＦＡＣＣＨデータを入力する。
られＦＡＣＣＨチャネル及びＴＣＨチャネルの各データ
を受信する受信部の構成を示すブロック図である。図１
１（ａ）に示すＦＡＣＣＨチャネルのデータの受信回路
は、シリアル／パラレル変換回路２０１、ＦＩＦＯ（フ
ァーストイン・ファーストアウト）制御回路２０２、及
びＦＩＦＯ回路２０３からなる。なお、このＦＩＦＯ回
路２０３及び後述のＦＩＦＯ回路は、何れも１６ビット
×１０ワードの容量を有している。ここで、ＦＩＦＯ制
御回路２０２が、ＦＡＣＣＨデータの受信タイミングＲ
ＦＣＴを入力してＦＩＦＯ回路２０３を起動すると、上
述の３８４ＫＨｚのクロック信号ＣＫに同期してシリア
ル／パラレル変換回路２０１に入力される受信データａ
１中の１６０ビットのＦＡＣＣＨデータは、パラレルデ
ータに変換されてＦＩＦＯ回路２０３に順次蓄積され
る。その後、図示しないＣＰＵからリード信号ＲＤが出
力されると、ＦＩＦＯ制御回路２０２は、ＦＩＦＯ回路
２０３に蓄積されたＦＡＣＣＨデータが正常か否かを示
すＣＲＣ検査結果ＣＲＣＣに応じたステータスＦＳＴを
出力する。ＣＰＵはこのステータスＦＳＴが正常を示す
場合は、システムバスＳＢＳを介しＦＩＦＯ回路２０３
のＦＡＣＣＨデータを入力する。
【０００７】また、ＴＣＨチャネルを介する音声データ
の受信回路は、図１１（ｂ）に示すように構成される。
即ちこの受信回路は、シリアル／パラレル変換回路２１
１、ＦＩＦＯ，パラレル／シリアル変換制御回路２１
２、ＦＩＦＯ回路２１３、及びパラレル／シリアル変換
回路２１４からなる。ここで、ＦＩＦＯ，パラレル／シ
リアル変換制御回路２１２が、ＴＣＨデータの受信タイ
ミングＲＴＣＴを入力してＦＩＦＯ回路２１３を起動す
ると、クロック信号ＣＫに同期してシリアル／パラレル
変換回路２０１に入力される受信データａ２中の１６０
ビットのＴＣＨデータ（簡易秘話解除済みの音声デー
タ）は、パラレルデータに変換されてＦＩＦＯ回路２１
３に順次蓄積される。このとき、ＦＩＦＯ，パラレル／
シリアル変換制御回路２１２では、８ＫＨｚのクロック
信号ＣＫ１及び６４ＫＨｚのクロック信号ＣＫ２を入力
してパラレル／シリアル変換回路２１４を制御する。す
ると、パラレル／シリアル変換回路２１４は、ＦＩＦＯ
回路２１３に蓄積されているＴＣＨデータをシリアルの
３２Ｋｂｐｓの音声データａ３に速度変換してＡＤＰＣ
Ｍコーディック等の音声処理部へ出力する。
の受信回路は、図１１（ｂ）に示すように構成される。
即ちこの受信回路は、シリアル／パラレル変換回路２１
１、ＦＩＦＯ，パラレル／シリアル変換制御回路２１
２、ＦＩＦＯ回路２１３、及びパラレル／シリアル変換
回路２１４からなる。ここで、ＦＩＦＯ，パラレル／シ
リアル変換制御回路２１２が、ＴＣＨデータの受信タイ
ミングＲＴＣＴを入力してＦＩＦＯ回路２１３を起動す
ると、クロック信号ＣＫに同期してシリアル／パラレル
変換回路２０１に入力される受信データａ２中の１６０
ビットのＴＣＨデータ（簡易秘話解除済みの音声デー
タ）は、パラレルデータに変換されてＦＩＦＯ回路２１
３に順次蓄積される。このとき、ＦＩＦＯ，パラレル／
シリアル変換制御回路２１２では、８ＫＨｚのクロック
信号ＣＫ１及び６４ＫＨｚのクロック信号ＣＫ２を入力
してパラレル／シリアル変換回路２１４を制御する。す
ると、パラレル／シリアル変換回路２１４は、ＦＩＦＯ
回路２１３に蓄積されているＴＣＨデータをシリアルの
３２Ｋｂｐｓの音声データａ３に速度変換してＡＤＰＣ
Ｍコーディック等の音声処理部へ出力する。
【０００８】次に、従来の基地局及び移動局において、
ＦＡＣＣＨデータ及びＴＣＨデータを送信する送信部は
次のように構成される。即ち、図１２（ａ）に示すＦＡ
ＣＣＨチャネルのデータの送信回路は、ＦＩＦＯ，パラ
レル／シリアル変換制御回路２５１、ＦＩＦＯ回路２５
２、パラレル／シリアル変換回路２５３からなる。ここ
で、システムバスＳＢＳを介するＣＰＵ側からのＦＡＣ
ＣＨデータ（パラレルデータ）は、ＣＰＵのライト信号
ＷＲを入力したＦＩＦＯ，パラレル／シリアル変換回路
２５１の制御によりＦＩＦＯ２５２に順次蓄積される。
そして、ＦＩＦＯ，パラレル／シリアル変換制御回路２
５１では、ＦＡＣＣＨデータの送信タイミングＳＦＣＴ
により、パラレル／シリアル変換回路２５３を起動し、
ＦＩＦＯ回路２５２に蓄積されているＦＡＣＣＨデータ
を、クロック信号ＣＫに同期して順次シリアルデータｂ
１として送信させる。
ＦＡＣＣＨデータ及びＴＣＨデータを送信する送信部は
次のように構成される。即ち、図１２（ａ）に示すＦＡ
ＣＣＨチャネルのデータの送信回路は、ＦＩＦＯ，パラ
レル／シリアル変換制御回路２５１、ＦＩＦＯ回路２５
２、パラレル／シリアル変換回路２５３からなる。ここ
で、システムバスＳＢＳを介するＣＰＵ側からのＦＡＣ
ＣＨデータ（パラレルデータ）は、ＣＰＵのライト信号
ＷＲを入力したＦＩＦＯ，パラレル／シリアル変換回路
２５１の制御によりＦＩＦＯ２５２に順次蓄積される。
そして、ＦＩＦＯ，パラレル／シリアル変換制御回路２
５１では、ＦＡＣＣＨデータの送信タイミングＳＦＣＴ
により、パラレル／シリアル変換回路２５３を起動し、
ＦＩＦＯ回路２５２に蓄積されているＦＡＣＣＨデータ
を、クロック信号ＣＫに同期して順次シリアルデータｂ
１として送信させる。
【０００９】また、ＴＣＨデータを送信する送信回路
は、図１２（ｂ）に示すように構成される。即ちこの送
信回路は、シリアル／パラレル変換回路２６１、ＦＩＦ
Ｏ，パラレル／シリアル変換制御回路２６２、ＦＩＦＯ
回路２６３、及びパラレル／シリアル変換回路２６４か
らなる。ここで、シリアル／パラレル変換回路２６１に
入力されるＡＤＰＣＭコーディック側からの３２Ｋｂｐ
ｓの音声データｂ３は、シリアル／パラレル変換回路２
６１によりパラレルデータに変換されＦＩＦＯ回路２６
３に順次蓄積される。そしてこのとき、ＦＩＦＯ，パラ
レル／シリアル変換制御回路２６２では、８ＫＨｚのク
ロック信号ＣＫ１及び６４ＫＨｚのクロック信号ＣＫ
２，ＴＣＨデータの送信タイミングＳＴＣＴによりパラ
レル／シリアル変換回路２６４を制御する。すると、パ
ラレル／シリアル変換回路２６４では、ＦＩＦＯ回路２
６３に蓄積されている音声データ（ＴＣＨデータ）をシ
リアルの３８４Ｋｂｐｓの音声データｂ２として送信す
る。
は、図１２（ｂ）に示すように構成される。即ちこの送
信回路は、シリアル／パラレル変換回路２６１、ＦＩＦ
Ｏ，パラレル／シリアル変換制御回路２６２、ＦＩＦＯ
回路２６３、及びパラレル／シリアル変換回路２６４か
らなる。ここで、シリアル／パラレル変換回路２６１に
入力されるＡＤＰＣＭコーディック側からの３２Ｋｂｐ
ｓの音声データｂ３は、シリアル／パラレル変換回路２
６１によりパラレルデータに変換されＦＩＦＯ回路２６
３に順次蓄積される。そしてこのとき、ＦＩＦＯ，パラ
レル／シリアル変換制御回路２６２では、８ＫＨｚのク
ロック信号ＣＫ１及び６４ＫＨｚのクロック信号ＣＫ
２，ＴＣＨデータの送信タイミングＳＴＣＴによりパラ
レル／シリアル変換回路２６４を制御する。すると、パ
ラレル／シリアル変換回路２６４では、ＦＩＦＯ回路２
６３に蓄積されている音声データ（ＴＣＨデータ）をシ
リアルの３８４Ｋｂｐｓの音声データｂ２として送信す
る。
【００１０】
【発明が解決しようとする課題】このように、通信用物
理スロットを介するＦＡＣＣＨデータ及びＴＣＨデータ
は、何れも１６０ビットのデータで構成されている。ま
た、これらのデータは、バースト種別信号ＣＩにより定
められる何れか一方のデータが送受されることから、同
一のバースト内にはこれらの各データが時間的に重複し
て送受されることはない。
理スロットを介するＦＡＣＣＨデータ及びＴＣＨデータ
は、何れも１６０ビットのデータで構成されている。ま
た、これらのデータは、バースト種別信号ＣＩにより定
められる何れか一方のデータが送受されることから、同
一のバースト内にはこれらの各データが時間的に重複し
て送受されることはない。
【００１１】このように、データ構成が同様の構成であ
り、かつ処理時間に重複が生じないＦＡＣＣＨデータ及
びＴＣＨデータを扱うにもかかわらず、従来の基地局及
び移動局においては、送信部にはＦＡＣＣＨデータの送
信回路とＴＣＨデータの送信回路とが設けられ、また受
信部にも同様に、ＦＡＣＣＨデータの受信回路とＴＣＨ
データの受信回路とが設けられている。このため、回路
規模が大となりかつ高価になることから、回路の小型化
及び経済化が要望されていた。従って本発明は、ＦＡＣ
ＣＨデータ及びＴＣＨデータの送受信を行う回路を小型
かつ経済的に構成することを目的とする。
り、かつ処理時間に重複が生じないＦＡＣＣＨデータ及
びＴＣＨデータを扱うにもかかわらず、従来の基地局及
び移動局においては、送信部にはＦＡＣＣＨデータの送
信回路とＴＣＨデータの送信回路とが設けられ、また受
信部にも同様に、ＦＡＣＣＨデータの受信回路とＴＣＨ
データの受信回路とが設けられている。このため、回路
規模が大となりかつ高価になることから、回路の小型化
及び経済化が要望されていた。従って本発明は、ＦＡＣ
ＣＨデータ及びＴＣＨデータの送受信を行う回路を小型
かつ経済的に構成することを目的とする。
【００１２】
【課題を解決するための手段】このような課題を解決す
るために本発明は、基地局及び移動局に、バースト信号
中の通信用物理スロットを介する音声データを示すＴＣ
Ｈデータ及びＣＰＵ等の制御回路によりアクセスされ通
信用物理スロットを介するＦＡＣＣＨデータを受信する
データ受信部を設け、データ受信部に、受信したＴＣＨ
データ及びＦＡＣＣＨデータの何れか一方を選択する受
信データ選択回路と、受信データ選択回路により選択さ
れたデータを蓄積する受信データ蓄積回路と、受信デー
タ蓄積回路に対するデータの蓄積を制御する受信データ
蓄積制御回路と、受信データ蓄積回路のデータの読み出
しを制御する受信データ読出制御手段とを設けたもので
ある。また、基地局及び移動局に、ＴＣＨデータ及びＦ
ＡＣＣＨデータを送信するデータ送信部を設け、データ
送信部に、入力したＴＣＨデータ及びＦＡＣＣＨデータ
の何れか一方を選択する送信データ選択回路と、送信デ
ータ選択回路により選択されたデータを蓄積する送信デ
ータ蓄積回路と、送信データ蓄積回路のデータの読み出
しを制御する送信データ読出制御手段とを設けたもので
ある。また、基地局及び移動局に、上述のデータ受信部
及びデータ送信部を設けたものである。また、データ送
信部に、ＦＡＣＣＨデータのセットの有無を判定するデ
ータセット判定回路を設け、送信データ蓄積回路にＦＡ
ＣＣＨデータがセットされない場合に送信データ読出制
御手段の動作を停止させ、ＴＣＨアイドルデータを送信
させるようにしたものである。
るために本発明は、基地局及び移動局に、バースト信号
中の通信用物理スロットを介する音声データを示すＴＣ
Ｈデータ及びＣＰＵ等の制御回路によりアクセスされ通
信用物理スロットを介するＦＡＣＣＨデータを受信する
データ受信部を設け、データ受信部に、受信したＴＣＨ
データ及びＦＡＣＣＨデータの何れか一方を選択する受
信データ選択回路と、受信データ選択回路により選択さ
れたデータを蓄積する受信データ蓄積回路と、受信デー
タ蓄積回路に対するデータの蓄積を制御する受信データ
蓄積制御回路と、受信データ蓄積回路のデータの読み出
しを制御する受信データ読出制御手段とを設けたもので
ある。また、基地局及び移動局に、ＴＣＨデータ及びＦ
ＡＣＣＨデータを送信するデータ送信部を設け、データ
送信部に、入力したＴＣＨデータ及びＦＡＣＣＨデータ
の何れか一方を選択する送信データ選択回路と、送信デ
ータ選択回路により選択されたデータを蓄積する送信デ
ータ蓄積回路と、送信データ蓄積回路のデータの読み出
しを制御する送信データ読出制御手段とを設けたもので
ある。また、基地局及び移動局に、上述のデータ受信部
及びデータ送信部を設けたものである。また、データ送
信部に、ＦＡＣＣＨデータのセットの有無を判定するデ
ータセット判定回路を設け、送信データ蓄積回路にＦＡ
ＣＣＨデータがセットされない場合に送信データ読出制
御手段の動作を停止させ、ＴＣＨアイドルデータを送信
させるようにしたものである。
【００１３】
【作用】受信データ選択回路は、受信したＴＣＨデータ
及びＦＡＣＣＨデータの何れか一方を選択して受信デー
タ蓄積回路へ送出する一方、受信データ蓄積制御回路は
この選択されたデータを受信データ蓄積回路に蓄積さ
せ、受信データ読出制御手段は、受信データ蓄積回路に
蓄積されているデータを読み出し、例えばＴＣＨデータ
の場合は音声処理部へ、ＦＡＣＣＨデータの場合はＣＰ
Ｕへそれぞれ出力する。また、送信データ選択回路は、
入力したＴＣＨデータ及びＦＡＣＣＨデータの何れか一
方を選択して送信データ蓄積回路へ送出し蓄積させる一
方、送信データ読出手段は送信データ蓄積回路に蓄積さ
れているデータを読み出し、例えばＴＣＨデータの場合
は音声データとして簡易秘話部へ、ＦＡＣＣＨデータの
場合はデータ連結部へそれぞれ送出する。また、データ
セット判定回路は、送信データ蓄積回路にＦＡＣＣＨデ
ータがセットされない場合は、送信データ読出制御手段
の動作を停止させ、ＴＣＨアイドルデータを送信させ
る。
及びＦＡＣＣＨデータの何れか一方を選択して受信デー
タ蓄積回路へ送出する一方、受信データ蓄積制御回路は
この選択されたデータを受信データ蓄積回路に蓄積さ
せ、受信データ読出制御手段は、受信データ蓄積回路に
蓄積されているデータを読み出し、例えばＴＣＨデータ
の場合は音声処理部へ、ＦＡＣＣＨデータの場合はＣＰ
Ｕへそれぞれ出力する。また、送信データ選択回路は、
入力したＴＣＨデータ及びＦＡＣＣＨデータの何れか一
方を選択して送信データ蓄積回路へ送出し蓄積させる一
方、送信データ読出手段は送信データ蓄積回路に蓄積さ
れているデータを読み出し、例えばＴＣＨデータの場合
は音声データとして簡易秘話部へ、ＦＡＣＣＨデータの
場合はデータ連結部へそれぞれ送出する。また、データ
セット判定回路は、送信データ蓄積回路にＦＡＣＣＨデ
ータがセットされない場合は、送信データ読出制御手段
の動作を停止させ、ＴＣＨアイドルデータを送信させ
る。
【００１４】
【実施例】以下、本発明について図面を参照して説明す
る。図６は本発明の一実施例を示すブロック図であり、
基地局１と無線通信を行う移動局２の例を示している。
同図において、移動局２は、アンテナＡＴ，高周波部２
１，変復調部２２，無線制御部２３，及び無線インタフ
ェース部２４からなる無線部を介して基地局１と無線接
続される。
る。図６は本発明の一実施例を示すブロック図であり、
基地局１と無線通信を行う移動局２の例を示している。
同図において、移動局２は、アンテナＡＴ，高周波部２
１，変復調部２２，無線制御部２３，及び無線インタフ
ェース部２４からなる無線部を介して基地局１と無線接
続される。
【００１５】ここで無線インタフェース部２４には、タ
イミングバスＴＢＳを介し、ユニークワード検出部２
５、タイミング生成部２６、受信ＣＩ検査部２７、スク
ランブル部２８、ＣＲＣ処理部２９、データ受信部３
０、データ送信部３１、送信データ連結部３２、簡易秘
話部３３、及び音声処理部３４が接続されている。な
お、データ受信部３１及びデータ送信部３１は図示省略
したが３８４ＫＨｚのクロック信号ＣＫが供給されてい
る。
イミングバスＴＢＳを介し、ユニークワード検出部２
５、タイミング生成部２６、受信ＣＩ検査部２７、スク
ランブル部２８、ＣＲＣ処理部２９、データ受信部３
０、データ送信部３１、送信データ連結部３２、簡易秘
話部３３、及び音声処理部３４が接続されている。な
お、データ受信部３１及びデータ送信部３１は図示省略
したが３８４ＫＨｚのクロック信号ＣＫが供給されてい
る。
【００１６】またシステムバスＳＢＳには、上述の受信
ＣＩ検査部２７、送信データ連結部３２を除く各部が接
続されていると共に、ＣＰＵ４０、操作部４１、及び表
示部４２が接続される。さらに、音声処理部３４には、
通話に必要な送受器４３及びリンガ４４が接続されてお
り、以上のような各部は図示しない電源部からの電源供
給により動作する。また、ユニークワード検出部２５及
びタイミング生成部２６は、無線インタフェース部２４
により抽出された３８４ＫＨｚ のクロック信号ＣＫに
基づいて動作する。なお、ａ，ｂはそれぞれ移動局２が
基地局１と通信を行う場合の受信データ及び送信データ
を示している。
ＣＩ検査部２７、送信データ連結部３２を除く各部が接
続されていると共に、ＣＰＵ４０、操作部４１、及び表
示部４２が接続される。さらに、音声処理部３４には、
通話に必要な送受器４３及びリンガ４４が接続されてお
り、以上のような各部は図示しない電源部からの電源供
給により動作する。また、ユニークワード検出部２５及
びタイミング生成部２６は、無線インタフェース部２４
により抽出された３８４ＫＨｚ のクロック信号ＣＫに
基づいて動作する。なお、ａ，ｂはそれぞれ移動局２が
基地局１と通信を行う場合の受信データ及び送信データ
を示している。
【００１７】このような移動局２は基地局１とデータ通
信を行う場合、１つの周波数が５ｍｓｅｃ毎に８個のタ
イムスロットに分割されたうちの１個のスロットを介し
基地局１からのデータを受信する。そしてこの受信スロ
ットから４スロット分時間的に遅れたスロットを介し基
地局１へデータを送信する。なお、物理スロットは制御
データを送受信するための制御用物理スロットと、音声
データ等を送受信するための通信用物理スロットとに大
別されている。そして、タイムスロットは１スロット当
たり６２５μｓｅｃ（５ｍｓｅｃ／８）の時間が割り当
てられ、かつ１スロット分のデータは２４０ビットであ
ることから１ビット分のデータは約２．６μｓｅｃの時
間を要している。したがって、送受されるデータの速度
は３８４ＫＨｚである。
信を行う場合、１つの周波数が５ｍｓｅｃ毎に８個のタ
イムスロットに分割されたうちの１個のスロットを介し
基地局１からのデータを受信する。そしてこの受信スロ
ットから４スロット分時間的に遅れたスロットを介し基
地局１へデータを送信する。なお、物理スロットは制御
データを送受信するための制御用物理スロットと、音声
データ等を送受信するための通信用物理スロットとに大
別されている。そして、タイムスロットは１スロット当
たり６２５μｓｅｃ（５ｍｓｅｃ／８）の時間が割り当
てられ、かつ１スロット分のデータは２４０ビットであ
ることから１ビット分のデータは約２．６μｓｅｃの時
間を要している。したがって、送受されるデータの速度
は３８４ＫＨｚである。
【００１８】次に以上のように構成された移動局２の動
作について説明する。まず図６において、周波数１．９
ＧＨｚ付近の無線信号が基地局１から移動局２へ送信さ
れてくると、アンテナＡＴ，高周波部２１，変復調部２
２，無線制御部２３，及び無線インタフェース部２４か
らなる無線部では、この無線信号から高周波成分を取り
除き、かつ復調を行って周波数３８４ＫＨｚの受信デー
タを無線インタフェース部２４から出力する。
作について説明する。まず図６において、周波数１．９
ＧＨｚ付近の無線信号が基地局１から移動局２へ送信さ
れてくると、アンテナＡＴ，高周波部２１，変復調部２
２，無線制御部２３，及び無線インタフェース部２４か
らなる無線部では、この無線信号から高周波成分を取り
除き、かつ復調を行って周波数３８４ＫＨｚの受信デー
タを無線インタフェース部２４から出力する。
【００１９】この受信データはユニークワード検出部２
５及び受信ＣＩ検査部２７で受信され、各部において
は、タイミング生成部２６の各受信タイミング出力に基
づきバースト状の受信データの中から各々ユニークワー
ドＵＷ及びチャネル種別等の受信データ種別を示すバー
スト種別信号ＣＩを検出する。この検出された情報は、
タイミング生成部２６へフィードバックされ、以降のデ
ータ受信に必要なタイミングを生成するために利用され
る。そして生成されたタイミング信号は、タイミングバ
スＴＢＳを介しスクランブル部２８や簡易秘話部３３及
び音声処理部３４等の送受信処理部へ出力される。
５及び受信ＣＩ検査部２７で受信され、各部において
は、タイミング生成部２６の各受信タイミング出力に基
づきバースト状の受信データの中から各々ユニークワー
ドＵＷ及びチャネル種別等の受信データ種別を示すバー
スト種別信号ＣＩを検出する。この検出された情報は、
タイミング生成部２６へフィードバックされ、以降のデ
ータ受信に必要なタイミングを生成するために利用され
る。そして生成されたタイミング信号は、タイミングバ
スＴＢＳを介しスクランブル部２８や簡易秘話部３３及
び音声処理部３４等の送受信処理部へ出力される。
【００２０】この場合、スクランブル部２８では、受信
データにかけられた符号列の直流平衡を保つためのスク
ランブルをはずして受信データａとしてデータ受信部３
０へ出力する。ＣＰＵ４０では、受信データａが制御用
物理スロットを介する制御データである場合は、これら
ユニークワードＵＷ及びチャネル種別信号ＣＩを検出後
の受信タイミング出力に基づきデータ受信部３０中に蓄
積されたバースト種別ＣＩ以降の着識別符号や発識別符
号及び情報Ｉ等のデータをシステムバスＳＢＳを介して
入力し、これらの識別符号が自装置に該当すれば各種プ
ロトコル処理や受信データ処理を行う。
データにかけられた符号列の直流平衡を保つためのスク
ランブルをはずして受信データａとしてデータ受信部３
０へ出力する。ＣＰＵ４０では、受信データａが制御用
物理スロットを介する制御データである場合は、これら
ユニークワードＵＷ及びチャネル種別信号ＣＩを検出後
の受信タイミング出力に基づきデータ受信部３０中に蓄
積されたバースト種別ＣＩ以降の着識別符号や発識別符
号及び情報Ｉ等のデータをシステムバスＳＢＳを介して
入力し、これらの識別符号が自装置に該当すれば各種プ
ロトコル処理や受信データ処理を行う。
【００２１】このように移動局２では、受信データａを
処理する場合、ユニークワード検出部２５及び受信ＣＩ
検査部２７においてユニークワードＵＷ及び受信データ
種別を示すチャネル種別信号ＣＩを検出してこれらの検
出に基づき以降のデータの受信タイミングを生成し、ス
クランブル部２８，ＣＲＣ処理部２９，データ受信部３
０，データ送信部３１，及び送信データ連結部３２等に
おいては、ＣＰＵ４０が介在することなく動作できるよ
うに構成する。なお、受信データａが通信用物理スロッ
トの情報Ｉでありこれが音声信号を示す場合は、これら
の情報は簡易秘話部３３において秘話解除されると共
に、データ受信部３０により３２ＫＨｚの信号に伸長さ
れ、さらに音声処理部３４によりアナログ信号に変換さ
れて送受器４３から出力される。
処理する場合、ユニークワード検出部２５及び受信ＣＩ
検査部２７においてユニークワードＵＷ及び受信データ
種別を示すチャネル種別信号ＣＩを検出してこれらの検
出に基づき以降のデータの受信タイミングを生成し、ス
クランブル部２８，ＣＲＣ処理部２９，データ受信部３
０，データ送信部３１，及び送信データ連結部３２等に
おいては、ＣＰＵ４０が介在することなく動作できるよ
うに構成する。なお、受信データａが通信用物理スロッ
トの情報Ｉでありこれが音声信号を示す場合は、これら
の情報は簡易秘話部３３において秘話解除されると共
に、データ受信部３０により３２ＫＨｚの信号に伸長さ
れ、さらに音声処理部３４によりアナログ信号に変換さ
れて送受器４３から出力される。
【００２２】次にＣＰＵ４０が操作部４１の発呼操作を
検出した場合は、ＣＰＵ４０は上述のフォーマットに基
づいてバースト種別ＣＩ以降のデータを作成しデータ送
信部３１へ出力する。データ送信部３１では、タイミン
グ生成部２６からの各送信タイミングに基づいてこの送
信データをデータ連結部３２を介しＣＲＣ処理部２９へ
送る。ＣＲＣ処理部２９はこの送信データに誤り検出符
号を付加してスクランブル部２８へ送り、スクランブル
部２８ではこの送信データｂに直流平衡をかけて無線イ
ンタフェース部２４等の無線部へ送る。そして、無線部
においては、この送信データを受信すると、これの変調
を行いさらにこの変調信号を高周波に重畳させて無線信
号として基地局１へ送信する。
検出した場合は、ＣＰＵ４０は上述のフォーマットに基
づいてバースト種別ＣＩ以降のデータを作成しデータ送
信部３１へ出力する。データ送信部３１では、タイミン
グ生成部２６からの各送信タイミングに基づいてこの送
信データをデータ連結部３２を介しＣＲＣ処理部２９へ
送る。ＣＲＣ処理部２９はこの送信データに誤り検出符
号を付加してスクランブル部２８へ送り、スクランブル
部２８ではこの送信データｂに直流平衡をかけて無線イ
ンタフェース部２４等の無線部へ送る。そして、無線部
においては、この送信データを受信すると、これの変調
を行いさらにこの変調信号を高周波に重畳させて無線信
号として基地局１へ送信する。
【００２３】このようにして基地局１へデータが送信さ
れることにより、基地局１との間で発呼のプロトコルが
実行されて相手端末の呼出が行われ、相手の応答により
通話が開始される。この場合、送受器４３からの音声信
号は、音声処理部３４において３２Ｋｂｐｓのデジタル
信号に変換され、さらにデータ送信部３１により３８４
ＫＨｚの周波数に圧縮されて簡易秘話部３３へ送られ
る。簡易秘話部３３ではこの音声データに対して秘話処
理を行い送信データ連結部３２へ送る。その後この音声
データは、上述した経路を通って基地局１を介し相手端
末へ送信される。
れることにより、基地局１との間で発呼のプロトコルが
実行されて相手端末の呼出が行われ、相手の応答により
通話が開始される。この場合、送受器４３からの音声信
号は、音声処理部３４において３２Ｋｂｐｓのデジタル
信号に変換され、さらにデータ送信部３１により３８４
ＫＨｚの周波数に圧縮されて簡易秘話部３３へ送られ
る。簡易秘話部３３ではこの音声データに対して秘話処
理を行い送信データ連結部３２へ送る。その後この音声
データは、上述した経路を通って基地局１を介し相手端
末へ送信される。
【００２４】次に図７は、移動局２と無線接続される基
地局１の構成を示すブロック図である。同図において、
移動局２と同等部分は同一符号を付してその詳細な説明
は省略する。即ち、基地局１は、移動局２に設けられて
いる操作部４１，表示部４２，送受器４３，及びリンガ
４４を省略し、音声処理部３４に回線インタフェース５
１を接続するように構成している。
地局１の構成を示すブロック図である。同図において、
移動局２と同等部分は同一符号を付してその詳細な説明
は省略する。即ち、基地局１は、移動局２に設けられて
いる操作部４１，表示部４２，送受器４３，及びリンガ
４４を省略し、音声処理部３４に回線インタフェース５
１を接続するように構成している。
【００２５】この場合、ＣＰＵ５０は、データ受信部３
０を介し移動局２からの例えば発呼データ等を入力する
と、回線インタフェース５１を制御して回線Ｌへ発呼デ
ータに応じたダイヤル信号等を送出させると共に、回線
インタフェース５１を介し回線Ｌからの着信信号等を受
信すると、着信データをデータ送信部３１にセットして
移動局２側へ送信させる。なお、発呼データや着信デー
タ等の制御データ以外の音声信号の伝送は、移動局２の
場合と同様に行われる。即ち、回線インタフェース５１
を介する回線Ｌ側の音声信号は、音声処理部３４で処理
され、速度変換やスクランブル処理が行われた後、無線
部を経て移動局２側へ送信される。また、移動局２から
の音声信号は、無線部で受信された後、スクランブル処
理及び速度変換が行われさらに音声処理が施された後、
回線Ｌ側へ送出される。
０を介し移動局２からの例えば発呼データ等を入力する
と、回線インタフェース５１を制御して回線Ｌへ発呼デ
ータに応じたダイヤル信号等を送出させると共に、回線
インタフェース５１を介し回線Ｌからの着信信号等を受
信すると、着信データをデータ送信部３１にセットして
移動局２側へ送信させる。なお、発呼データや着信デー
タ等の制御データ以外の音声信号の伝送は、移動局２の
場合と同様に行われる。即ち、回線インタフェース５１
を介する回線Ｌ側の音声信号は、音声処理部３４で処理
され、速度変換やスクランブル処理が行われた後、無線
部を経て移動局２側へ送信される。また、移動局２から
の音声信号は、無線部で受信された後、スクランブル処
理及び速度変換が行われさらに音声処理が施された後、
回線Ｌ側へ送出される。
【００２６】ところで、基地局１及び移動局２で送受信
される通信用物理スロットを介するデータの中には、図
１０に示すように４ビットのバースト種別信号ＣＩ，１
６ビットの制御チャネルＳＡに続き、１６０ビットの情
報Ｉが割り当てられている。ここで、同図（ｃ）に示す
ＴＣＨチャネルの情報Ｉは音声データであり、同図
（ｂ）に示すＦＡＣＣＨチャネルの情報Ｉは、ＣＰＵが
介在するデータである。また、何れも１６０ビットで構
成されるこのようなＦＡＣＣＨデータ及びＴＣＨデータ
は、バースト種別信号ＣＩにより何れか一方のデータが
送受されることから、同一のバースト内にはこれらの各
データが時間的に重複して送受されることはない。本発
明では、ＦＡＣＣＨデータ及びＴＣＨデータが同様のデ
ータ構成であり、かつ処理時間に重複が生じない点に着
目して、ＦＡＣＣＨデータの送信回路とＴＣＨデータの
送信回路との共通化を図ると共に、ＦＡＣＣＨデータの
受信回路とＴＣＨデータの受信回路との共通化を図るこ
とにより、回路の小型化及び経済化を実現できるように
する。
される通信用物理スロットを介するデータの中には、図
１０に示すように４ビットのバースト種別信号ＣＩ，１
６ビットの制御チャネルＳＡに続き、１６０ビットの情
報Ｉが割り当てられている。ここで、同図（ｃ）に示す
ＴＣＨチャネルの情報Ｉは音声データであり、同図
（ｂ）に示すＦＡＣＣＨチャネルの情報Ｉは、ＣＰＵが
介在するデータである。また、何れも１６０ビットで構
成されるこのようなＦＡＣＣＨデータ及びＴＣＨデータ
は、バースト種別信号ＣＩにより何れか一方のデータが
送受されることから、同一のバースト内にはこれらの各
データが時間的に重複して送受されることはない。本発
明では、ＦＡＣＣＨデータ及びＴＣＨデータが同様のデ
ータ構成であり、かつ処理時間に重複が生じない点に着
目して、ＦＡＣＣＨデータの送信回路とＴＣＨデータの
送信回路との共通化を図ると共に、ＦＡＣＣＨデータの
受信回路とＴＣＨデータの受信回路との共通化を図るこ
とにより、回路の小型化及び経済化を実現できるように
する。
【００２７】図１はデータ受信部３０の要部構成を示す
ブロック図であり、データ受信部３０はＦＡＣＣＨデー
タ及びＴＣＨデータを受信するものである。同図におい
て、データ受信部３０は、入力データ選択回路１０１、
シリアル／パラレル変換回路１０２、ＦＩＦＯ回路１０
３、パラレル／シリアル変換回路１０４、ＦＩＦＯ制御
回路１０５、出力制御回路１０６、パラレル／シリアル
変換制御回路１０７、ステータス生成回路１０８からな
る。
ブロック図であり、データ受信部３０はＦＡＣＣＨデー
タ及びＴＣＨデータを受信するものである。同図におい
て、データ受信部３０は、入力データ選択回路１０１、
シリアル／パラレル変換回路１０２、ＦＩＦＯ回路１０
３、パラレル／シリアル変換回路１０４、ＦＩＦＯ制御
回路１０５、出力制御回路１０６、パラレル／シリアル
変換制御回路１０７、ステータス生成回路１０８からな
る。
【００２８】次に、このデータ受信部３０の動作につい
て説明する。スクランブル部２８によりスクランブルが
解除された３８４Ｋｂｐｓの伝送速度を有する１６０ビ
ットの受信データａのうち、ＦＡＣＣＨデータａ１が入
力データ選択回路１０１に入力されると、入力データ選
択回路１０１では、タイミング生成部２６から出力され
るＦＡＣＣＨ受信タイミングＲＦＣＴに基づきデータａ
１を選択し、シリアル／パラレル変換回路１０２へ与え
る。シリアル／パラレル変換回路１０２では、このデー
タａ１をパラレルデータに変換してＦＩＦＯ回路１０３
に順次蓄積させる。即ち、ＦＩＦＯ回路１０３は１６ビ
ット×１０ワードの容量を有しており、１バースト中の
１６０ビットのＦＡＣＣＨデータａ１を全て蓄積でき
る。
て説明する。スクランブル部２８によりスクランブルが
解除された３８４Ｋｂｐｓの伝送速度を有する１６０ビ
ットの受信データａのうち、ＦＡＣＣＨデータａ１が入
力データ選択回路１０１に入力されると、入力データ選
択回路１０１では、タイミング生成部２６から出力され
るＦＡＣＣＨ受信タイミングＲＦＣＴに基づきデータａ
１を選択し、シリアル／パラレル変換回路１０２へ与え
る。シリアル／パラレル変換回路１０２では、このデー
タａ１をパラレルデータに変換してＦＩＦＯ回路１０３
に順次蓄積させる。即ち、ＦＩＦＯ回路１０３は１６ビ
ット×１０ワードの容量を有しており、１バースト中の
１６０ビットのＦＡＣＣＨデータａ１を全て蓄積でき
る。
【００２９】ここで、ＦＩＦＯ回路１０３へのデータａ
１の格納は、ＦＩＦＯ制御回路１０５により制御され
る。即ち、ＦＩＦＯ制御回路１０５は、受信タイミング
ＲＦＣＴによりＦＩＦＯ回路１０３へデータａ１を格納
させる。また、ステータス生成回路１０８は、ＦＩＦＯ
制御回路１０５の制御結果と、ＣＲＣ処理部２９による
ＣＲＣ検査結果ＣＲＣＣとにより、ＦＩＦＯステータス
ＦＳＴを出力する。ＣＰＵは、ＦＩＦＯ回路１０３に蓄
積されたＦＡＣＣＨデータを入力する場合は、このＦＩ
ＦＯステータスをチェックして、正常なＦＡＣＣＨデー
タａ１がＦＩＦＯ回路１０３に格納されていることを確
認のうえ、リード信号ＲＤを出力する。すると、ＦＩＦ
Ｏ回路１０３に格納されているデータａ１が、出力制御
回路１０６を介してシステムバスＳＢＳへ出力されるこ
とにより、ＣＰＵに取り込まれる。
１の格納は、ＦＩＦＯ制御回路１０５により制御され
る。即ち、ＦＩＦＯ制御回路１０５は、受信タイミング
ＲＦＣＴによりＦＩＦＯ回路１０３へデータａ１を格納
させる。また、ステータス生成回路１０８は、ＦＩＦＯ
制御回路１０５の制御結果と、ＣＲＣ処理部２９による
ＣＲＣ検査結果ＣＲＣＣとにより、ＦＩＦＯステータス
ＦＳＴを出力する。ＣＰＵは、ＦＩＦＯ回路１０３に蓄
積されたＦＡＣＣＨデータを入力する場合は、このＦＩ
ＦＯステータスをチェックして、正常なＦＡＣＣＨデー
タａ１がＦＩＦＯ回路１０３に格納されていることを確
認のうえ、リード信号ＲＤを出力する。すると、ＦＩＦ
Ｏ回路１０３に格納されているデータａ１が、出力制御
回路１０６を介してシステムバスＳＢＳへ出力されるこ
とにより、ＣＰＵに取り込まれる。
【００３０】次に、スクランブル部２８によりスクラン
ブルが解除され、さらに簡易秘話部３３において秘話解
除された３８４Ｋｂｐｓの伝送速度を有する１６０ビッ
トの受信データ（ＴＣＨデータ）ａ２が入力データ選択
回路１０１に入力されると、入力データ選択回路１０１
では、タイミング生成部２６から出力されるＴＣＨ受信
タイミングＲＴＣＴに基づきデータａ２を選択してシリ
アル／パラレル変換回路１０２へ与える。シリアル／パ
ラレル変換回路１０２では、このデータａ２をパラレル
データに変換してＦＩＦＯ回路１０３に順次蓄積させ
る。このＦＩＦＯ１０３へのデータａ２への格納は実際
にはＦＩＦＯ制御回路１０５が、受信タイミングＲＴＣ
Ｔに基づいて格納制御する。
ブルが解除され、さらに簡易秘話部３３において秘話解
除された３８４Ｋｂｐｓの伝送速度を有する１６０ビッ
トの受信データ（ＴＣＨデータ）ａ２が入力データ選択
回路１０１に入力されると、入力データ選択回路１０１
では、タイミング生成部２６から出力されるＴＣＨ受信
タイミングＲＴＣＴに基づきデータａ２を選択してシリ
アル／パラレル変換回路１０２へ与える。シリアル／パ
ラレル変換回路１０２では、このデータａ２をパラレル
データに変換してＦＩＦＯ回路１０３に順次蓄積させ
る。このＦＩＦＯ１０３へのデータａ２への格納は実際
にはＦＩＦＯ制御回路１０５が、受信タイミングＲＴＣ
Ｔに基づいて格納制御する。
【００３１】ＦＩＦＯ回路１０３に格納されたＴＣＨデ
ータａ２は、パラレル／シリアル変換制御回路１０５が
パラレル／シリアル変換回路１０４を制御することによ
り、パラレル／シリアル変換回路１０４から３２Ｋｂｐ
ｓのシリアルデータａ３として出力される。即ち、パラ
レル／シリアル変換制御回路１０５タイミング生成部２
６から出力される８ＫＨｚのクロック信号ＣＫ１及び６
４ＫＨｚのクロック信号ＣＫ２に基づいて、パラレル／
シリアル変換回路１０４を制御し、ＦＩＦＯ回路１０３
に蓄積されているパラレルのデータａ２を上述の速度を
有するシリアルデータａ３として音声処理部３４へ出力
する。
ータａ２は、パラレル／シリアル変換制御回路１０５が
パラレル／シリアル変換回路１０４を制御することによ
り、パラレル／シリアル変換回路１０４から３２Ｋｂｐ
ｓのシリアルデータａ３として出力される。即ち、パラ
レル／シリアル変換制御回路１０５タイミング生成部２
６から出力される８ＫＨｚのクロック信号ＣＫ１及び６
４ＫＨｚのクロック信号ＣＫ２に基づいて、パラレル／
シリアル変換回路１０４を制御し、ＦＩＦＯ回路１０３
に蓄積されているパラレルのデータａ２を上述の速度を
有するシリアルデータａ３として音声処理部３４へ出力
する。
【００３２】このように、データ受信部３０では、ＦＡ
ＣＣＨデータ及びＴＣＨデータを共通の回路で受信でき
るため、図１１に示す従来の受信回路に複数配設されて
いるシリアル／パラレル変換回路，ＦＩＦＯ回路及びそ
の制御回路の数を低減することができ、従ってデータ受
信部を小型かつ経済的に構成することができる。なお、
前回のバースト受信時に受信されＦＩＦＯ回路１０３に
格納されたＦＡＣＣＨデータが、ＣＰＵの処理遅延等に
よりＦＩＦＯ回路１０３から全て読み出されないうち
に、新たなＴＣＨデータまたはＦＡＣＣＨデータが受信
された場合は、新たに受信したデータはＦＩＦＯ回路１
０３には格納されずに破棄される。この場合、ステータ
ス生成回路１０８ではそのステータスＦＳＴとして、破
棄ステータスをＣＰＵに通知する。
ＣＣＨデータ及びＴＣＨデータを共通の回路で受信でき
るため、図１１に示す従来の受信回路に複数配設されて
いるシリアル／パラレル変換回路，ＦＩＦＯ回路及びそ
の制御回路の数を低減することができ、従ってデータ受
信部を小型かつ経済的に構成することができる。なお、
前回のバースト受信時に受信されＦＩＦＯ回路１０３に
格納されたＦＡＣＣＨデータが、ＣＰＵの処理遅延等に
よりＦＩＦＯ回路１０３から全て読み出されないうち
に、新たなＴＣＨデータまたはＦＡＣＣＨデータが受信
された場合は、新たに受信したデータはＦＩＦＯ回路１
０３には格納されずに破棄される。この場合、ステータ
ス生成回路１０８ではそのステータスＦＳＴとして、破
棄ステータスをＣＰＵに通知する。
【００３３】図３は、以上のような受信動作を行うデー
タ受信部３０の動作を示すタイミングチャートである。
同図（ａ）はＴＣＨデータ受信タイミングＲＴＣＴ、
（ｂ）はＦＡＣＣＨ受信タイミングＲＦＣＴ、（ｃ）は
受信データａ、（ｄ）受信データａのうちのＴＣＨデー
タａ２、（ｅ）はＣＲＣ検査結果、（ｆ）はＦＩＦＯ回
路１０３のデータ格納状況、（ｇ）は３２Ｋｂｐｓ音声
データａ３の出力状況、（ｈ）はＦＩＦＯステータスＦ
ＳＴ、（ｉ）はＣＰＵによるＦＡＣＣＨデータの読み込
み状況をそれぞれ示している。
タ受信部３０の動作を示すタイミングチャートである。
同図（ａ）はＴＣＨデータ受信タイミングＲＴＣＴ、
（ｂ）はＦＡＣＣＨ受信タイミングＲＦＣＴ、（ｃ）は
受信データａ、（ｄ）受信データａのうちのＴＣＨデー
タａ２、（ｅ）はＣＲＣ検査結果、（ｆ）はＦＩＦＯ回
路１０３のデータ格納状況、（ｇ）は３２Ｋｂｐｓ音声
データａ３の出力状況、（ｈ）はＦＩＦＯステータスＦ
ＳＴ、（ｉ）はＣＰＵによるＦＡＣＣＨデータの読み込
み状況をそれぞれ示している。
【００３４】上記したように、常時は、図３（ａ）に示
す受信タイミングＲＴＣＴにより、図３（ｄ）に示すよ
うなＴＣＨデータａ３が受信されているが、ここで図３
（ｂ）の受信タイミングＲＦＣＴによりＦＡＣＣＨデ
ータが受信されＦＩＦＯ回路１０３に格納されると、Ｃ
ＰＵは同図（ｈ）に示すＦＩＦＯステータスＦＳＴをチ
ェックして、ＦＩＦＯ制御回路１０５に対し図３（ｉ）
に示すリード信号ＲＤを出力し、ＦＩＦＯ回路１０３に
格納されている１０ワードのＦＡＣＣＨデータを読み込
んで処理する。なお、図３（ｂ）の受信タイミングＲＦ
ＣＴによりＦＡＣＣＨデータが受信されてＦＩＦＯ回
路１０３に格納されたときに、次の受信タイミングまで
の間にこの格納データが例えば８ワード分しか読み出し
て処理できなかった場合は、新たな受信データはＦＩＦ
Ｏ回路１０３に格納されずに破棄され、残りの２ワード
分のＦＡＣＣＨデータが読み出された後の受信タイミン
グにより新たな受信データがＦＩＦＯ回路１０３に格納
される。
す受信タイミングＲＴＣＴにより、図３（ｄ）に示すよ
うなＴＣＨデータａ３が受信されているが、ここで図３
（ｂ）の受信タイミングＲＦＣＴによりＦＡＣＣＨデ
ータが受信されＦＩＦＯ回路１０３に格納されると、Ｃ
ＰＵは同図（ｈ）に示すＦＩＦＯステータスＦＳＴをチ
ェックして、ＦＩＦＯ制御回路１０５に対し図３（ｉ）
に示すリード信号ＲＤを出力し、ＦＩＦＯ回路１０３に
格納されている１０ワードのＦＡＣＣＨデータを読み込
んで処理する。なお、図３（ｂ）の受信タイミングＲＦ
ＣＴによりＦＡＣＣＨデータが受信されてＦＩＦＯ回
路１０３に格納されたときに、次の受信タイミングまで
の間にこの格納データが例えば８ワード分しか読み出し
て処理できなかった場合は、新たな受信データはＦＩＦ
Ｏ回路１０３に格納されずに破棄され、残りの２ワード
分のＦＡＣＣＨデータが読み出された後の受信タイミン
グにより新たな受信データがＦＩＦＯ回路１０３に格納
される。
【００３５】次に、図２はＦＡＣＣＨデータ及びＴＣＨ
データを送信するデータ送信部３１の構成を示すブロッ
ク図である。同図において、データ送信部３１は、シリ
アル／パラレル変換回路１５１、選択回路１５２、ＦＩ
ＦＯ回路１５３、パラレル／シリアル変換回路１５４、
出力制御回路１５５、シリアル／パラレル変換制御回路
１５６、ＦＩＦＯ制御回路１５７、ステータス生成回路
１５８、及びデータセット判定回路１５９により構成さ
れる。
データを送信するデータ送信部３１の構成を示すブロッ
ク図である。同図において、データ送信部３１は、シリ
アル／パラレル変換回路１５１、選択回路１５２、ＦＩ
ＦＯ回路１５３、パラレル／シリアル変換回路１５４、
出力制御回路１５５、シリアル／パラレル変換制御回路
１５６、ＦＩＦＯ制御回路１５７、ステータス生成回路
１５８、及びデータセット判定回路１５９により構成さ
れる。
【００３６】次に、以上のように構成されたデータ送信
部３１の動作を説明する。ＣＰＵがＦＡＣＣＨデータを
送信する場合は、送信要求ＲＱをセットしステータス生
成回路１５８により生成されるＦＩＦＯステータスＦＳ
Ｔを検出する。そして、このステータスＦＳＴにより、
ＦＩＦＯ回路１５３への書き込みが可能であれば、ライ
ト信号ＷＲをＦＩＦＯ制御回路１５７へ出力する共に、
システムバスＳＢＳを介し選択回路１５２へＦＡＣＣＨ
データを送出し、選択回路１５２を介してＦＩＦＯ回路
１５３に書き込ませた後、送信要求ＲＱを解除する。こ
こで、選択回路１５２は、このＦＡＣＣＨデータをＦＩ
ＦＯ回路１５３へ送出する場合、ステータス生成回路１
５８からのＦＡＣＣＨ／ＴＣＨの切替信号ＣＧ２に基づ
いて制御する。
部３１の動作を説明する。ＣＰＵがＦＡＣＣＨデータを
送信する場合は、送信要求ＲＱをセットしステータス生
成回路１５８により生成されるＦＩＦＯステータスＦＳ
Ｔを検出する。そして、このステータスＦＳＴにより、
ＦＩＦＯ回路１５３への書き込みが可能であれば、ライ
ト信号ＷＲをＦＩＦＯ制御回路１５７へ出力する共に、
システムバスＳＢＳを介し選択回路１５２へＦＡＣＣＨ
データを送出し、選択回路１５２を介してＦＩＦＯ回路
１５３に書き込ませた後、送信要求ＲＱを解除する。こ
こで、選択回路１５２は、このＦＡＣＣＨデータをＦＩ
ＦＯ回路１５３へ送出する場合、ステータス生成回路１
５８からのＦＡＣＣＨ／ＴＣＨの切替信号ＣＧ２に基づ
いて制御する。
【００３７】この切替信号ＣＧ２は、ステータス生成回
路１５８において、送信スロットタイミングＳＳＬのネ
ゲート直後、即ち送信スロットタイミングＳＳＬのオフ
直後にＣＰＵからの送信要求ＲＱを検査し、送信要求状
態であれば選択回路１５２に対しＦＡＣＣＨデータが選
択されるように出力される。なお、この時送信要求ＲＱ
が解除状態であれば、ＴＣＨデータが選択されるように
出力される。
路１５８において、送信スロットタイミングＳＳＬのネ
ゲート直後、即ち送信スロットタイミングＳＳＬのオフ
直後にＣＰＵからの送信要求ＲＱを検査し、送信要求状
態であれば選択回路１５２に対しＦＡＣＣＨデータが選
択されるように出力される。なお、この時送信要求ＲＱ
が解除状態であれば、ＴＣＨデータが選択されるように
出力される。
【００３８】また、データセット判定回路１５９は、送
信スロットタイミングＳＳＬのアサート直後、即ち送信
スロットタイミングＳＳＬがオン状態となった直後に、
ステータスＦＳＴを検査し、ＦＩＦＯ制御回路１５７に
対してデータセット判定結果を出力する。ＦＩＦＯ制御
回路１５７は、このデータセット判定結果，切替信号Ｃ
Ｇ，及びＦＡＣＣＨ送信タイミングＳＦＣＴ，クロック
信号ＣＫ及びＣＰＵからのライト信号ＷＲに基づいてＦ
ＩＦＯ回路１５３，パラレル／シリアル変換回路１５４
及び出力制御回路１５５を制御する。この結果、ＦＩＦ
Ｏ回路１５３に蓄積されているＦＡＣＣＨデータは、順
次読み出されてパラレル／シリアル変換回路１５４で３
８４Ｋｂｐｓのシリアルデータに変換され、出力制御回
路１５５を介して送信データｂ１として図６または図７
のデータ連結部３２へ出力される。
信スロットタイミングＳＳＬのアサート直後、即ち送信
スロットタイミングＳＳＬがオン状態となった直後に、
ステータスＦＳＴを検査し、ＦＩＦＯ制御回路１５７に
対してデータセット判定結果を出力する。ＦＩＦＯ制御
回路１５７は、このデータセット判定結果，切替信号Ｃ
Ｇ，及びＦＡＣＣＨ送信タイミングＳＦＣＴ，クロック
信号ＣＫ及びＣＰＵからのライト信号ＷＲに基づいてＦ
ＩＦＯ回路１５３，パラレル／シリアル変換回路１５４
及び出力制御回路１５５を制御する。この結果、ＦＩＦ
Ｏ回路１５３に蓄積されているＦＡＣＣＨデータは、順
次読み出されてパラレル／シリアル変換回路１５４で３
８４Ｋｂｐｓのシリアルデータに変換され、出力制御回
路１５５を介して送信データｂ１として図６または図７
のデータ連結部３２へ出力される。
【００３９】一方、送信データがＴＣＨデータである場
合は、データ送信部３１は次のように動作する。即ち、
図６または図７の音声処理部３４から出力されるＴＣＨ
データである３２Ｋｂｐｓの音声データｂ３は、シリア
ル／パラレル変換制御回路１５６が８ＫＨｚのクロック
信号ＣＫ１及び６４ＫＨｚのクロック信号ＣＫ２に基づ
いてシリアル／パラレル変換回路１５１を制御すること
により、シリアル／パラレル変換回路１５１でパラレル
データに変換され選択回路１５２へ出力される。この場
合、選択回路１５２では、切替信号ＣＧ２によりこのＴ
ＣＨデータを選択して順次ＦＩＦＯ回路１５３に送出す
る。
合は、データ送信部３１は次のように動作する。即ち、
図６または図７の音声処理部３４から出力されるＴＣＨ
データである３２Ｋｂｐｓの音声データｂ３は、シリア
ル／パラレル変換制御回路１５６が８ＫＨｚのクロック
信号ＣＫ１及び６４ＫＨｚのクロック信号ＣＫ２に基づ
いてシリアル／パラレル変換回路１５１を制御すること
により、シリアル／パラレル変換回路１５１でパラレル
データに変換され選択回路１５２へ出力される。この場
合、選択回路１５２では、切替信号ＣＧ２によりこのＴ
ＣＨデータを選択して順次ＦＩＦＯ回路１５３に送出す
る。
【００４０】ここで、ＦＩＦＯ回路１５３へのデータの
格納制御は、ＦＩＦＯ制御回路１５７で行われる。即
ち、ＦＩＦＯ制御回路１５７は、シリアル／パラレル変
換制御回路１５６のシリアル／パラレル変換制御出力及
びステータス生成回路１５８からの切替信号ＣＧ２に基
づき、選択回路１５２を介するＴＣＨデータをＦＩＦＯ
回路１５３に格納する。なお、この切替信号ＣＧ２は上
述したように、ステータス生成回路１５８において、送
信スロットタイミングＳＳＬのネゲート直後にＣＰＵか
らのＦＡＣＣＨデータの送信を示す送信要求ＲＱを検査
し、送信要求状態であれば選択回路１５２に対しＦＡＣ
ＣＨデータが選択されるように出力される。また、この
時送信要求ＲＱが解除状態であれば、ＴＣＨデータが選
択されるように出力される。
格納制御は、ＦＩＦＯ制御回路１５７で行われる。即
ち、ＦＩＦＯ制御回路１５７は、シリアル／パラレル変
換制御回路１５６のシリアル／パラレル変換制御出力及
びステータス生成回路１５８からの切替信号ＣＧ２に基
づき、選択回路１５２を介するＴＣＨデータをＦＩＦＯ
回路１５３に格納する。なお、この切替信号ＣＧ２は上
述したように、ステータス生成回路１５８において、送
信スロットタイミングＳＳＬのネゲート直後にＣＰＵか
らのＦＡＣＣＨデータの送信を示す送信要求ＲＱを検査
し、送信要求状態であれば選択回路１５２に対しＦＡＣ
ＣＨデータが選択されるように出力される。また、この
時送信要求ＲＱが解除状態であれば、ＴＣＨデータが選
択されるように出力される。
【００４１】この場合、ＦＩＦＯ制御回路１５７は、こ
の切替信号ＣＧ２，及びＴＣＨ送信タイミングＳＴＣ
Ｔ，クロック信号ＣＫ及びＣＰＵからのライト信号ＷＲ
に基づいてＦＩＦＯ回路１５３，パラレル／シリアル変
換回路１５４及び出力制御回路１５５を制御する。この
結果、ＦＩＦＯ回路１５３に蓄積されているＴＣＨデー
タは、順次読み出されてパラレル／シリアル変換回路１
５４で３８４Ｋｂｐｓのシリアルデータに変換され、さ
らに出力制御回路１５５を介して送信データｂ２として
図６または図７の簡易秘話部３３へ出力される。このよ
うに、データ送信部３１では、ＦＡＣＣＨデータ及びＴ
ＣＨデータを共通の回路で送信できるため、図１２に示
す従来の送信回路に複数配設されているパラレル／シリ
アル変換回路，ＦＩＦＯ回路及びパラレル／シリアル変
換制御回路の数を低減することができ、従ってデータ送
信部を小型かつ経済的に構成することができる。
の切替信号ＣＧ２，及びＴＣＨ送信タイミングＳＴＣ
Ｔ，クロック信号ＣＫ及びＣＰＵからのライト信号ＷＲ
に基づいてＦＩＦＯ回路１５３，パラレル／シリアル変
換回路１５４及び出力制御回路１５５を制御する。この
結果、ＦＩＦＯ回路１５３に蓄積されているＴＣＨデー
タは、順次読み出されてパラレル／シリアル変換回路１
５４で３８４Ｋｂｐｓのシリアルデータに変換され、さ
らに出力制御回路１５５を介して送信データｂ２として
図６または図７の簡易秘話部３３へ出力される。このよ
うに、データ送信部３１では、ＦＡＣＣＨデータ及びＴ
ＣＨデータを共通の回路で送信できるため、図１２に示
す従来の送信回路に複数配設されているパラレル／シリ
アル変換回路，ＦＩＦＯ回路及びパラレル／シリアル変
換制御回路の数を低減することができ、従ってデータ送
信部を小型かつ経済的に構成することができる。
【００４２】なお、シリアル／パラレル変換制御回路１
５６では、送信スロットタイミングＳＳＬのネゲート直
後にＣＰＵ制御によるアイドルか通話かを示す切替信号
ＣＧ１を検査する。そしてアイドル状態にあれば、音声
処理部３４側からの音声データｂ３のＦＩＦＯ回路１５
３の格納制御等を行わずに、切替信号ＣＧ１が通話状態
を示すときのみ上記制御を行う。即ち、通話状態がＣＰ
Ｕ側から指示されていれば、音声処理部３４からの３２
Ｋｂｐｓの音声データｂ３がＦＩＦＯ回路１５３に蓄積
され、さらに３８４Ｋｂｐｓの音声データ（ＴＣＨデー
タ）ｂ１として簡易秘話部３３側へ出力される。また、
ＣＰＵ側からアイドル状態が指示されていれば、上記制
御を行わないのでＴＣＨデータとしては、全てが「０」
である１６０ビットのアイドルデータが簡易秘話部３３
側へ出力される。
５６では、送信スロットタイミングＳＳＬのネゲート直
後にＣＰＵ制御によるアイドルか通話かを示す切替信号
ＣＧ１を検査する。そしてアイドル状態にあれば、音声
処理部３４側からの音声データｂ３のＦＩＦＯ回路１５
３の格納制御等を行わずに、切替信号ＣＧ１が通話状態
を示すときのみ上記制御を行う。即ち、通話状態がＣＰ
Ｕ側から指示されていれば、音声処理部３４からの３２
Ｋｂｐｓの音声データｂ３がＦＩＦＯ回路１５３に蓄積
され、さらに３８４Ｋｂｐｓの音声データ（ＴＣＨデー
タ）ｂ１として簡易秘話部３３側へ出力される。また、
ＣＰＵ側からアイドル状態が指示されていれば、上記制
御を行わないのでＴＣＨデータとしては、全てが「０」
である１６０ビットのアイドルデータが簡易秘話部３３
側へ出力される。
【００４３】このように、データ送信部３１では、通
常、ＣＰＵ側からの通話またはアイドルを示す切替信号
ＣＧ１に基づいて、ＴＣＨデータまたはＴＣＨアイドル
データ（データ値は全て「０」）を送出するような動作
を行っている。また、ＦＡＣＣＨデータについては、Ｃ
ＰＵ側からＦＩＦＯ回路１５３に書き込まれたものをＴ
ＣＨデータまたはＴＣＨアイドルデータをスチールして
送信するようにしている。図４はこのような動作を行う
データ送信部３１のタイミングを示す図であり、同図
（ａ）は送信スロットタイミングＳＳＬ、（ｂ）はＴＣ
Ｈ送信タイミングＳＴＣＴ、（ｃ）はＦＡＣＣＨ送信タ
イミングＳＦＣＴ、（ｄ）はＣＰＵ側からの送信要求Ｒ
Ｑ、（ｅ）はＦＩＦＯステータスＦＳＴ、（ｆ）はＣＰ
Ｕのライト信号ＷＲをそれぞれ示している。
常、ＣＰＵ側からの通話またはアイドルを示す切替信号
ＣＧ１に基づいて、ＴＣＨデータまたはＴＣＨアイドル
データ（データ値は全て「０」）を送出するような動作
を行っている。また、ＦＡＣＣＨデータについては、Ｃ
ＰＵ側からＦＩＦＯ回路１５３に書き込まれたものをＴ
ＣＨデータまたはＴＣＨアイドルデータをスチールして
送信するようにしている。図４はこのような動作を行う
データ送信部３１のタイミングを示す図であり、同図
（ａ）は送信スロットタイミングＳＳＬ、（ｂ）はＴＣ
Ｈ送信タイミングＳＴＣＴ、（ｃ）はＦＡＣＣＨ送信タ
イミングＳＦＣＴ、（ｄ）はＣＰＵ側からの送信要求Ｒ
Ｑ、（ｅ）はＦＩＦＯステータスＦＳＴ、（ｆ）はＣＰ
Ｕのライト信号ＷＲをそれぞれ示している。
【００４４】ここで、図４の送信スロットタイミング
でＴＣＨデータが送信された後、ＣＰＵにより１０ワー
ドのＦＡＣＣＨデータがＦＩＦＯ回路１５３に書き込ま
れた場合は、次の送信スロットタイミングでこのＦＡ
ＣＣＨデータが送信される。ところが、送信スロットタ
イミングでＦＡＣＣＨデータを送信した後、さらにＣ
ＰＵが次のＦＡＣＣＨデータを書き込もうとしてこれが
次の送信スロットタイミングに間に合わず、８ワード分
のデータしか書き込めなかった場合は、ＦＩＦＯ制御回
路１５７は、送信タイミングであってもＦＩＦＯ回路１
５３からのデータの読出制御を行わない。
でＴＣＨデータが送信された後、ＣＰＵにより１０ワー
ドのＦＡＣＣＨデータがＦＩＦＯ回路１５３に書き込ま
れた場合は、次の送信スロットタイミングでこのＦＡ
ＣＣＨデータが送信される。ところが、送信スロットタ
イミングでＦＡＣＣＨデータを送信した後、さらにＣ
ＰＵが次のＦＡＣＣＨデータを書き込もうとしてこれが
次の送信スロットタイミングに間に合わず、８ワード分
のデータしか書き込めなかった場合は、ＦＩＦＯ制御回
路１５７は、送信タイミングであってもＦＩＦＯ回路１
５３からのデータの読出制御を行わない。
【００４５】即ち、この場合、データセット判定回路１
５９では送信スロットタイミングのアサート直後にＦＩ
ＦＯステータスＦＳＴを検査し、ＦＩＦＯ回路１５３に
データが満杯状態（つまり、１６ビット×１０ワードの
データが蓄積されている状態）になっていないと判断す
れば、送信タイミングであっても、ＦＩＦＯ制御回路１
５７に対しＦＩＦＯ回路１５３、パラレル／シリアル変
換回路１５４及び出力制御回路１５５を制御させないよ
うにする。この結果、この送信タイミングでは、デー
タが全て「０」のＴＣＨアイドルデータが送信される。
その後、ＣＰＵが残りの２ワードのＦＡＣＣＨデータを
ＦＩＦＯ回路１５３に書き込むと、この書き込まれたＦ
ＡＣＣＨデータと既に書き込まれている８ワードのデー
タとは次の送信タイミングで送信される。図５は、こ
のようなデータ送信部３１の総合の動作状況を示すタイ
ミングチャートである。
５９では送信スロットタイミングのアサート直後にＦＩ
ＦＯステータスＦＳＴを検査し、ＦＩＦＯ回路１５３に
データが満杯状態（つまり、１６ビット×１０ワードの
データが蓄積されている状態）になっていないと判断す
れば、送信タイミングであっても、ＦＩＦＯ制御回路１
５７に対しＦＩＦＯ回路１５３、パラレル／シリアル変
換回路１５４及び出力制御回路１５５を制御させないよ
うにする。この結果、この送信タイミングでは、デー
タが全て「０」のＴＣＨアイドルデータが送信される。
その後、ＣＰＵが残りの２ワードのＦＡＣＣＨデータを
ＦＩＦＯ回路１５３に書き込むと、この書き込まれたＦ
ＡＣＣＨデータと既に書き込まれている８ワードのデー
タとは次の送信タイミングで送信される。図５は、こ
のようなデータ送信部３１の総合の動作状況を示すタイ
ミングチャートである。
【００４６】
【発明の効果】以上説明したように本発明によれば、受
信データ選択回路は、受信したＴＣＨデータ及びＦＡＣ
ＣＨデータの何れか一方を選択して受信データ蓄積回路
へ送出する一方、受信データ蓄積制御回路はこの選択さ
れたデータを受信データ蓄積回路に蓄積させ、受信デー
タ読出制御手段は、受信データ蓄積回路に蓄積されてい
るデータを読み出し、例えばＴＣＨデータの場合は音声
処理部へ、ＦＡＣＣＨデータの場合はＣＰＵへそれぞれ
出力するようにしたので、従来ＴＣＨデータ及びＦＡＣ
ＣＨデータを受信するために複数設けられていた受信デ
ータ蓄積回路等が共通の１個の回路で構成できることか
ら、回路の大幅な削減が可能になり、従ってデータ受信
部を小規模かつ経済的に構成できる。また、送信データ
選択回路は、入力したＴＣＨデータ及びＦＡＣＣＨデー
タの何れか一方を選択して送信データ蓄積回路へ送出し
蓄積させる一方、送信データ読出手段は送信データ蓄積
回路に蓄積されているデータを読み出し、例えばＴＣＨ
データの場合は音声データとして簡易秘話部へ、ＦＡＣ
ＣＨデータの場合はデータ連結部へそれぞれ送出するよ
うにしたので、従来、ＴＣＨデータ及びＦＡＣＣＨデー
タを送信するために複数設けられていた送信データ蓄積
回路等が共通の１個の回路で構成されることから、回路
の大幅な削減が可能になり、従ってデータ送信部を小規
模かつ経済的に構成できる。
信データ選択回路は、受信したＴＣＨデータ及びＦＡＣ
ＣＨデータの何れか一方を選択して受信データ蓄積回路
へ送出する一方、受信データ蓄積制御回路はこの選択さ
れたデータを受信データ蓄積回路に蓄積させ、受信デー
タ読出制御手段は、受信データ蓄積回路に蓄積されてい
るデータを読み出し、例えばＴＣＨデータの場合は音声
処理部へ、ＦＡＣＣＨデータの場合はＣＰＵへそれぞれ
出力するようにしたので、従来ＴＣＨデータ及びＦＡＣ
ＣＨデータを受信するために複数設けられていた受信デ
ータ蓄積回路等が共通の１個の回路で構成できることか
ら、回路の大幅な削減が可能になり、従ってデータ受信
部を小規模かつ経済的に構成できる。また、送信データ
選択回路は、入力したＴＣＨデータ及びＦＡＣＣＨデー
タの何れか一方を選択して送信データ蓄積回路へ送出し
蓄積させる一方、送信データ読出手段は送信データ蓄積
回路に蓄積されているデータを読み出し、例えばＴＣＨ
データの場合は音声データとして簡易秘話部へ、ＦＡＣ
ＣＨデータの場合はデータ連結部へそれぞれ送出するよ
うにしたので、従来、ＴＣＨデータ及びＦＡＣＣＨデー
タを送信するために複数設けられていた送信データ蓄積
回路等が共通の１個の回路で構成されることから、回路
の大幅な削減が可能になり、従ってデータ送信部を小規
模かつ経済的に構成できる。
【００４７】また、データ受信部及びデータ送信部を上
述のように構成したことから、基地局及び移動局におい
て、ＴＣＨデータ及びＦＡＣＣＨデータの送受信回路の
小型化及び経済化が可能になる。また、データセット判
定回路は、送信データ蓄積回路にＦＡＣＣＨデータがセ
ットされない場合は、送信データ読出制御手段の動作を
停止させて、ＴＣＨアイドルデータを送信させるように
したので、ＣＰＵが送信タイミングまでにＦＡＣＣＨデ
ータのセットが間に合わない場合でも、データ送信が行
えることになり従ってバースト信号を間断無く送信する
ことができる。
述のように構成したことから、基地局及び移動局におい
て、ＴＣＨデータ及びＦＡＣＣＨデータの送受信回路の
小型化及び経済化が可能になる。また、データセット判
定回路は、送信データ蓄積回路にＦＡＣＣＨデータがセ
ットされない場合は、送信データ読出制御手段の動作を
停止させて、ＴＣＨアイドルデータを送信させるように
したので、ＣＰＵが送信タイミングまでにＦＡＣＣＨデ
ータのセットが間に合わない場合でも、データ送信が行
えることになり従ってバースト信号を間断無く送信する
ことができる。
【図１】 本発明を適用したデジタル無線電話装置の一
実施例を示すデータ受信部のブロック図である。
実施例を示すデータ受信部のブロック図である。
【図２】 上記装置を構成するデータ送信部のブロック
図である。
図である。
【図３】 上記データ受信部の総合的な動作を示すタイ
ミングチャートである。
ミングチャートである。
【図４】 上記データ送信部の要部動作を示すタイミン
グチャートである。
グチャートである。
【図５】 データ送信部の総合動作を示すタイミングチ
ャートである。
ャートである。
【図６】 上記装置を構成する移動局のブロック図であ
る。
る。
【図７】 上記装置を構成する基地局のブロック図であ
る。
る。
【図８】 上記装置のシステム構成図である。
【図９】 上記装置の通信タイミングを示す図である。
【図１０】 上記装置の通信用物理スロットを介して送
受されるデータのフォーマットを示す図である。
受されるデータのフォーマットを示す図である。
【図１１】 従来の受信回路のブロック図である。
【図１２】 従来の送信回路のブロック図である。
１…基地局、２ａ〜２ｂ…移動局、２６…タイミング生
成部、３０…データ受信部、３１…データ送信部、１０
１…入力データ選択回路、１０２，１５１…シリアル／
パラレル変換回路、１０３，１５３…ＦＩＦＯ回路、１
０４，１５４…パラレル／シリアル変換回路、１０５，
１５７…ＦＩＦＯ制御回路、１０６，１５５…出力制御
回路、１０７…パラレル／シリアル変換制御回路、１０
８，１５８…ステータス生成回路、１５６…シリアル／
パラレル変換制御回路、１５９…データセット判定回
路。
成部、３０…データ受信部、３１…データ送信部、１０
１…入力データ選択回路、１０２，１５１…シリアル／
パラレル変換回路、１０３，１５３…ＦＩＦＯ回路、１
０４，１５４…パラレル／シリアル変換回路、１０５，
１５７…ＦＩＦＯ制御回路、１０６，１５５…出力制御
回路、１０７…パラレル／シリアル変換制御回路、１０
８，１５８…ステータス生成回路、１５６…シリアル／
パラレル変換制御回路、１５９…データセット判定回
路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−162359（ＪＰ，Ａ) 特開 平６−164487（ＪＰ，Ａ) 特開 平６−13972（ＪＰ，Ａ) 特開 平８−37490（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04B 1/38 H04B 7/26 H04M 1/00 H04Q 7/00
Claims (4)
- 【請求項１】 有線回線を収容すると共に複数の送信及
び受信の各タイムスロットを介して時分割多元接続によ
る無線通信を行う基地局と、基地局と無線接続され前記
複数の送信及び受信の各タイムスロットのうち、何れか
１つの送信タイムスロット及び受信タイムスロットを介
し基地局と無線通信を行う移動局とからなり、制御デー
タを送受する場合は前記送受信タイムスロットを制御用
物理スロットとして用いると共に、音声データを送受す
る場合は前記送受信タイムスロットを通信用物理スロッ
トとして用い、所定周波数のクロック信号及びこのクロ
ック信号からタイミング信号を生成するタイミング生成
部の出力に基づいて前記各データをバースト信号として
送受信するデジタル無線電話装置において、 前記基地局及び移動局に、前記バースト信号中の通信用
物理スロットを介する音声データを示すＴＣＨデータ及
びＣＰＵ等の制御回路によりアクセスされ通信用物理ス
ロットを介するＦＡＣＣＨデータを受信するデータ受信
部を設け、前記データ受信部に、受信した前記ＴＣＨデ
ータ及びＦＡＣＣＨデータの何れか一方を選択する受信
データ選択回路と、受信データ選択回路により選択され
たデータを蓄積する受信データ蓄積回路と、受信データ
蓄積回路に対するデータの蓄積を制御する受信データ蓄
積制御回路と、受信データ蓄積回路のデータの読み出し
を制御する受信データ読出制御手段とを設けたことを特
徴とするデジタル無線電話装置。 - 【請求項２】 有線回線を収容すると共に複数の送信及
び受信の各タイムスロットを介して時分割多元接続によ
る無線通信を行う基地局と、基地局と無線接続され前記
複数の送信及び受信の各タイムスロットのうち、何れか
１つの送信タイムスロット及び受信タイムスロットを介
し基地局と無線通信を行う移動局とからなり、制御デー
タを送受する場合は前記送受信タイムスロットを制御用
物理スロットとして用いると共に、音声データを送受す
る場合は前記送受信タイムスロットを通信用物理スロッ
トとして用い、所定周波数のクロック信号及びこのクロ
ック信号からタイミング信号を生成するタイミング生成
部の出力に基づいて前記各データをバースト信号として
送受信するデジタル無線電話装置において、 前記基地局及び移動局に、前記バースト信号中の通信用
物理スロットを介する音声データを示すＴＣＨデータ及
びＣＰＵ等の制御回路によりアクセスされ通信用物理ス
ロットを介するＦＡＣＣＨデータを送信するデータ送信
部を設け、前記データ送信部に、入力した前記ＴＣＨデ
ータ及びＦＡＣＣＨデータの何れか一方を選択する送信
データ選択回路と、送信データ選択回路により選択され
たデータを蓄積する送信データ蓄積回路と、送信データ
蓄積回路のデータの読み出しを制御する送信データ読出
制御手段とを設けたことを特徴とするデジタル無線電話
装置。 - 【請求項３】 有線回線を収容すると共に複数の送信及
び受信の各タイムスロットを介して時分割多元接続によ
る無線通信を行う基地局と、基地局と無線接続され前記
複数の送信及び受信の各タイムスロットのうち、何れか
１つの送信タイムスロット及び受信タイムスロットを介
し基地局と無線通信を行う移動局とからなり、制御デー
タを送受する場合は前記送受信タイムスロットを制御用
物理スロットとして用いると共に、音声データを送受す
る場合は前記送受信タイムスロットを通信用物理スロッ
トとして用い、所定周波数のクロック信号及びこのクロ
ック信号からタイミング信号を生成するタイミング生成
部の出力に基づいて前記各データをバースト信号として
送受信するデジタル無線電話装置において、 前記基地局及び移動局に、前記バースト信号中の通信用
物理スロットを介する音声データを示すＴＣＨデータ及
びＣＰＵ等の制御回路によりアクセスされ通信用物理ス
ロットを介するＦＡＣＣＨデータを受信するデータ受信
部と、前記ＴＣＨデータ及びＦＡＣＣＨデータを送信す
る送信部とを設け、前記受信部に、受信した前記ＴＣＨ
データ及びＦＡＣＣＨデータの何れか一方を選択する受
信データ選択回路と、受信データ選択回路により選択さ
れたデータを蓄積する受信データ蓄積回路と、受信デー
タ蓄積回路に対するデータの蓄積を制御する受信データ
蓄積制御回路と、受信データ蓄積回路のデータの読み出
しを制御する受信データ読出制御手段とを設け、かつ前
記データ送信部に、入力した前記ＴＣＨデータ及びＦＡ
ＣＣＨデータの何れか一方を選択する送信データ選択回
路と、送信データ選択回路により選択されたデータを蓄
積する送信データ蓄積回路と、送信データ蓄積回路のデ
ータの読み出しを制御する送信データ読出制御手段とを
設けたことを特徴とするデジタル無線電話装置。 - 【請求項４】 請求項２または請求項３記載のデジタル
無線電話装置において、 前記データ送信部に、ＦＡＣＣＨデータのセットの有無
を判定するデータセット判定回路を設け、前記データセ
ット判定回路は、前記送信データ蓄積回路にＦＡＣＣＨ
データがセットされない場合は前記送信データ読出制御
手段の動作を停止させ、ＴＣＨアイドルデータを送信さ
せることを特徴とするデジタル無線電話装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07044004A JP3116765B2 (ja) | 1995-03-03 | 1995-03-03 | デジタル無線電話装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07044004A JP3116765B2 (ja) | 1995-03-03 | 1995-03-03 | デジタル無線電話装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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