JPH11135650A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11135650A JPH11135650A JP9301058A JP30105897A JPH11135650A JP H11135650 A JPH11135650 A JP H11135650A JP 9301058 A JP9301058 A JP 9301058A JP 30105897 A JP30105897 A JP 30105897A JP H11135650 A JPH11135650 A JP H11135650A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
- G11C17/126—Virtual ground arrays
-
- G—PHYSICS
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
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- G—PHYSICS
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- G11C7/18—Bit line organisation; Bit line lay-out
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- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 主ビット線の本数を削減できる結果、主ビッ
ト線の配線のデザインルールを緩和でき、列選択回路の
面積を低減でき、結果的にメモリセルアレイの面積の縮
小を図る。 【解決手段】 階層ビット線方式のＲＯＭにおいて、各
バンクＢＡＮＫの４列の副ビット線ＳＢを１本の主ビッ
ト線ＭＢＩＴに接続し、隣接するバンク間でバンク選択
線ＢＳを共有する構成とする。
ト線の配線のデザインルールを緩和でき、列選択回路の
面積を低減でき、結果的にメモリセルアレイの面積の縮
小を図る。 【解決手段】 階層ビット線方式のＲＯＭにおいて、各
バンクＢＡＮＫの４列の副ビット線ＳＢを１本の主ビッ
ト線ＭＢＩＴに接続し、隣接するバンク間でバンク選択
線ＢＳを共有する構成とする。
Description
【０００１】
【発明の属する技術分野】本発明は、副ビット線の上に
主ビット線が形成された階層ビット線方式の半導体記憶
装置に関し、より詳しくは、階層ビット線方式のマスク
ＲＯＭやＥＥＰＲＯＭのメモリセルアレイの構成に関す
る。
主ビット線が形成された階層ビット線方式の半導体記憶
装置に関し、より詳しくは、階層ビット線方式のマスク
ＲＯＭやＥＥＰＲＯＭのメモリセルアレイの構成に関す
る。
【０００２】
【従来の技術】Ｆｌａｓｈ ＥＥＰＲＯＭやマスクＲＯ
Ｍ（以下では、総称してＲＯＭという）等の不揮発性メ
モリの一従来例として、本願出願人が特開平６−１０４
４０６号公報で先に提案した階層ビット線方式のＲＯＭ
がある。
Ｍ（以下では、総称してＲＯＭという）等の不揮発性メ
モリの一従来例として、本願出願人が特開平６−１０４
４０６号公報で先に提案した階層ビット線方式のＲＯＭ
がある。
【０００３】図５及び図６に基づきこのＲＯＭの構成に
ついて説明する。但し、図５は、このＲＯＭのレイアウ
トパターンの一部を示し、図６はその等価回路を示す。
ついて説明する。但し、図５は、このＲＯＭのレイアウ
トパターンの一部を示し、図６はその等価回路を示す。
【０００４】半導体基板上には、半導体基板と逆導電型
の拡散層により構成される複数の副ビット線（ＳＢ１１
〜ＳＢ２８等）が列方向に配線され、これらの副ビット
線と交差する行方向に複数のワード線（ＷＬ００１〜Ｗ
Ｌ２３２等）が配線されている。ワード線の材質はポリ
シリコンである。
の拡散層により構成される複数の副ビット線（ＳＢ１１
〜ＳＢ２８等）が列方向に配線され、これらの副ビット
線と交差する行方向に複数のワード線（ＷＬ００１〜Ｗ
Ｌ２３２等）が配線されている。ワード線の材質はポリ
シリコンである。
【０００５】隣接する副ビット線間（例えば、副ビット
線ＳＢ１１〜副ビット線ＳＢ１２間）には、ワード線を
ゲート電極とするメモリセルトランジスタ（以下では、
メモリセルと称する）Ｍ１〜Ｍ７等が配設されている。
この結果、メモリセルは、全体として半導体基板上の所
定の領域にマトリクス状に配設されている。
線ＳＢ１１〜副ビット線ＳＢ１２間）には、ワード線を
ゲート電極とするメモリセルトランジスタ（以下では、
メモリセルと称する）Ｍ１〜Ｍ７等が配設されている。
この結果、メモリセルは、全体として半導体基板上の所
定の領域にマトリクス状に配設されている。
【０００６】副ビット線の端部には、補助導電領域（Ｂ
Ｂ１１〜ＢＢ２２等）が形成されている。補助導電領域
は、副ビット線と同一の導電型である。
Ｂ１１〜ＢＢ２２等）が形成されている。補助導電領域
は、副ビット線と同一の導電型である。
【０００７】加えて、補助導電領域と隣接する２本の副
ビット線で囲まれた領域には、バンク選択トランジスタ
（以下では、バンクセルと称する）（ＢＴ０１〜ＢＴ２
７等）が形成され、行方向に複数本形成されたバンク選
択線（ＢＳ０１〜ＢＳ２４等）がバンクセルのゲート電
極となっている。バンク選択線の材質は、ポリシリコン
である。
ビット線で囲まれた領域には、バンク選択トランジスタ
（以下では、バンクセルと称する）（ＢＴ０１〜ＢＴ２
７等）が形成され、行方向に複数本形成されたバンク選
択線（ＢＳ０１〜ＢＳ２４等）がバンクセルのゲート電
極となっている。バンク選択線の材質は、ポリシリコン
である。
【０００８】補助導電領域はコンタクト（ＣＴ１１〜Ｃ
Ｔ２２等）により金属配線である主ビット線に接続され
ている。主ビット線は列方向に複数本（ＭＢＩＴ１〜Ｍ
ＢＩＴ４等）配線されている。なお、以下では、互いに
平行に配線された副ビット線の列及び当該副ビット線に
接続された補助導電領域の組をバンク（ＢＡＮＫ０等）
と称する。
Ｔ２２等）により金属配線である主ビット線に接続され
ている。主ビット線は列方向に複数本（ＭＢＩＴ１〜Ｍ
ＢＩＴ４等）配線されている。なお、以下では、互いに
平行に配線された副ビット線の列及び当該副ビット線に
接続された補助導電領域の組をバンク（ＢＡＮＫ０等）
と称する。
【０００９】ここで、本従来例のＲＯＭでは、バンク選
択線はバンクセル毎に配線されている。より具体的に
は、図６に示すように、バンク選択線ＢＳ１２には、バ
ンクセルＢＴ１２，ＢＴ１４…が接続され、バンク選択
線ＢＳ１１には、バンクセルＢＴ１１，ＢＴ１３…が接
続されている。
択線はバンクセル毎に配線されている。より具体的に
は、図６に示すように、バンク選択線ＢＳ１２には、バ
ンクセルＢＴ１２，ＢＴ１４…が接続され、バンク選択
線ＢＳ１１には、バンクセルＢＴ１１，ＢＴ１３…が接
続されている。
【００１０】次に、半導体基板がＰ−型の半導体基板で
あり、副ビット線及び補助導電領域がＮ＋型である場合
を例にとって、このＲＯＭの動作を説明する。
あり、副ビット線及び補助導電領域がＮ＋型である場合
を例にとって、このＲＯＭの動作を説明する。
【００１１】まず、バンク選択線又はワード線の電位を
高レベルに設定すると、当該バンク選択線又はワード線
をゲート電極とするバンクセル又はメモリセルが選択さ
れる。
高レベルに設定すると、当該バンク選択線又はワード線
をゲート電極とするバンクセル又はメモリセルが選択さ
れる。
【００１２】ここで、メモリセルの閾値はゲート電極下
に形成されるチャネル領域に打ち込まれるボロンイオン
の注入量により設定することができる。即ち、イオン注
入を行ったメモリセルは閾値電圧が高くなるので、注入
量を所定の値に設定すれば、ゲート電位を高レベルとし
てもオフ状態になる（オフセル）一方、イオン注入を行
わない場合は、ゲート電位を高レベルとするとオン状態
となる（オンセル）。
に形成されるチャネル領域に打ち込まれるボロンイオン
の注入量により設定することができる。即ち、イオン注
入を行ったメモリセルは閾値電圧が高くなるので、注入
量を所定の値に設定すれば、ゲート電位を高レベルとし
てもオフ状態になる（オフセル）一方、イオン注入を行
わない場合は、ゲート電位を高レベルとするとオン状態
となる（オンセル）。
【００１３】なお、バンク選択線のうち、バンクセルを
構成しない部分は、上記のイオン注入によりオフ状態に
設定しておく。
構成しない部分は、上記のイオン注入によりオフ状態に
設定しておく。
【００１４】一のバンク（例えば、ＢＡＮＫ１）に含ま
れる一のメモリセルの選択は、図示しない行選択回路に
より当該メモリセルのゲート電極となるワード線及びこ
のメモリセルのソース、ドレインとなる副ビット線に接
続されたバンクセルのゲート電極となるバンク選択線を
高レベルにすることにより行う。
れる一のメモリセルの選択は、図示しない行選択回路に
より当該メモリセルのゲート電極となるワード線及びこ
のメモリセルのソース、ドレインとなる副ビット線に接
続されたバンクセルのゲート電極となるバンク選択線を
高レベルにすることにより行う。
【００１５】例えば、メモリセルＭ２の読み出しは、ワ
ード線ＷＬ１３１及びバンク選択線ＢＳ１１，ＢＳ１３
を高レベルとする一方、他のワード線及びバンク選択線
を低レベルとし、これにより、バンクセルＢＴ１１，Ｂ
Ｔ１６を選択することにより行う。ここで、副ビット線
（ＳＢ１２，ＳＢ１３）は、バンクセル（ＢＴ１１，Ｂ
Ｔ１６）を介して補助導電領域（ＢＢ１１，ＢＢ２１）
に接続され、更にはコンタクト（ＣＴ１１，ＣＴ２１）
を介して主ビット線（ＭＢＩＴ１，ＭＢＩＴ２）に接続
されており、当該主ビット線（ＭＢＩＴ１，ＭＢＩＴ
２）は、図示しない列選択回路により選択的にデータ線
に接続され、この経路によりデータが読み出される。
ード線ＷＬ１３１及びバンク選択線ＢＳ１１，ＢＳ１３
を高レベルとする一方、他のワード線及びバンク選択線
を低レベルとし、これにより、バンクセルＢＴ１１，Ｂ
Ｔ１６を選択することにより行う。ここで、副ビット線
（ＳＢ１２，ＳＢ１３）は、バンクセル（ＢＴ１１，Ｂ
Ｔ１６）を介して補助導電領域（ＢＢ１１，ＢＢ２１）
に接続され、更にはコンタクト（ＣＴ１１，ＣＴ２１）
を介して主ビット線（ＭＢＩＴ１，ＭＢＩＴ２）に接続
されており、当該主ビット線（ＭＢＩＴ１，ＭＢＩＴ
２）は、図示しない列選択回路により選択的にデータ線
に接続され、この経路によりデータが読み出される。
【００１６】上記ＲＯＭは、複数のバンク（ＢＡＮＫ
１，ＢＡＮＫ２…）が補助導電領域を共通にして列方向
に繰り返し配置され、副ビット線を行方向に繰り返し配
置することにより、メモリセルアレイが構成されてい
る。
１，ＢＡＮＫ２…）が補助導電領域を共通にして列方向
に繰り返し配置され、副ビット線を行方向に繰り返し配
置することにより、メモリセルアレイが構成されてい
る。
【００１７】各バンクにおいて、２本の副ビット線がバ
ンクセルを介して１本の主ビット線に接続されている。
即ち、各バンクにおいて、主ビット線１本当たり２本の
副ビット線が配線されている。また、副ビット線は交互
に、当該バンクの相対する辺でバンクセルを介して主ビ
ット線に接続される。この２本の主ビット線は前記列選
択回路を介してデータ線に接続され、当該データ線の一
方は低電位に、他方は高電位に接続される。従って、当
該データ線の電流の差を検出すれば、当該メモリセルの
状態を読み出すことができる。
ンクセルを介して１本の主ビット線に接続されている。
即ち、各バンクにおいて、主ビット線１本当たり２本の
副ビット線が配線されている。また、副ビット線は交互
に、当該バンクの相対する辺でバンクセルを介して主ビ
ット線に接続される。この２本の主ビット線は前記列選
択回路を介してデータ線に接続され、当該データ線の一
方は低電位に、他方は高電位に接続される。従って、当
該データ線の電流の差を検出すれば、当該メモリセルの
状態を読み出すことができる。
【００１８】本従来例のＲＯＭによれば、階層ビット線
構造をとるので、一つの主ビット線に接続される複数の
副ビット線のうち、アクセスの対象となるメモリセルの
属する副ビット線以外はバンクセルにより分離される。
このため、主ビット線の負荷が軽減されるので、アクセ
スの高速化が可能になる。
構造をとるので、一つの主ビット線に接続される複数の
副ビット線のうち、アクセスの対象となるメモリセルの
属する副ビット線以外はバンクセルにより分離される。
このため、主ビット線の負荷が軽減されるので、アクセ
スの高速化が可能になる。
【００１９】
【発明が解決しようとする課題】ところで、上記従来の
ＲＯＭにあっては、階層ビット線構造をとるため、上述
のように、副ビット線の２本につき主ビット線が１本が
配線されている。
ＲＯＭにあっては、階層ビット線構造をとるため、上述
のように、副ビット線の２本につき主ビット線が１本が
配線されている。
【００２０】ここで、半導体基板上の配線は製造過程に
おいて発生する段差により、上層程、密に配線すること
が困難である。このため、半導体基板への埋込み拡散層
で形成される副ビット線より上層の金属配線である主ビ
ット線のデザインルールは厳しいものになる。
おいて発生する段差により、上層程、密に配線すること
が困難である。このため、半導体基板への埋込み拡散層
で形成される副ビット線より上層の金属配線である主ビ
ット線のデザインルールは厳しいものになる。
【００２１】更に、主ビット線の抵抗を低減するために
は、その配線幅を広げる必要がある。
は、その配線幅を広げる必要がある。
【００２２】また、主ビット線の何れかを選択する列選
択回路を構成する選択トランジスタは、主ビット線毎に
配置する必要があるため、主ビット線の本数が増えるこ
とにより列選択回路の面積が大きくなる結果、ＲＯＭの
小型化を図る上で一定の限界がある。
択回路を構成する選択トランジスタは、主ビット線毎に
配置する必要があるため、主ビット線の本数が増えるこ
とにより列選択回路の面積が大きくなる結果、ＲＯＭの
小型化を図る上で一定の限界がある。
【００２３】上記のような問題点を解消するためには、
１本の主ビット線に接続される副ビット線の本数を増や
せばよい。即ち、そのようにすれば、主ビット線の本数
を減らすことができるので、主ビット線のデザインルー
ルを緩和でき、且つその配線幅を広げることが可能にな
り、しかも、列選択回路の面積の増大を防止できるから
である。
１本の主ビット線に接続される副ビット線の本数を増や
せばよい。即ち、そのようにすれば、主ビット線の本数
を減らすことができるので、主ビット線のデザインルー
ルを緩和でき、且つその配線幅を広げることが可能にな
り、しかも、列選択回路の面積の増大を防止できるから
である。
【００２４】しかしながら、上記従来の構成では、図７
に示すように、１本の主ビット線に接続される副ビット
線の本数を増やそうとすると、同一バンク内のバンク選
択線の数が主ビット線に接続される副ビット線の本数と
共に増加する結果、メモリセルアレイの面積が増加する
という新たな問題が生じる。
に示すように、１本の主ビット線に接続される副ビット
線の本数を増やそうとすると、同一バンク内のバンク選
択線の数が主ビット線に接続される副ビット線の本数と
共に増加する結果、メモリセルアレイの面積が増加する
という新たな問題が生じる。
【００２５】本発明は、このような従来技術の課題を解
決するためになされたものであり、主ビット線の本数を
削減することにより、主ビット線の配線のデザインルー
ルを緩和でき、しかも、列選択回路の面積を低減でき、
結果的にメモリセルアレイの面積を低減できる半導体記
憶装置を提供することを目的とする。
決するためになされたものであり、主ビット線の本数を
削減することにより、主ビット線の配線のデザインルー
ルを緩和でき、しかも、列選択回路の面積を低減でき、
結果的にメモリセルアレイの面積を低減できる半導体記
憶装置を提供することを目的とする。
【００２６】
【課題を解決するための手段】本発明の半導体記憶装置
は、半導体基板と、該半導体基板の表面部分に一定の間
隔を設けて互いに平行に配線され、該半導体基板とは逆
導電型の複数列の導電領域からなる副ビット線と、該副
ビット線に接続されたドレイン又はソースを有するメモ
リセルトランジスタがマトリクス状に配列されたメモリ
セルアレイと、該メモリトランジスタのゲートに接続さ
れ、該半導体基板上に互いに平行に、且つ該副ビット線
と交差するように行方向に配線された複数本のワード線
と、該副ビット線の端部近くに形成され、該副ビット線
と同一導電型の複数の補助導電領域と、該副ビット線の
端部と該補助導電領域との間に配置されたバンク選択ト
ランジスタと、該バンク選択トランジスタのゲートに接
続され、該ワード線に略平行に配線された複数のバンク
選択線と、該副ビット線及び該補助導電領域上に配列さ
れ、該補助導電領域に電気的に接続された主ビット線と
を備え、バンク領域が該補助導電領域を共通にして、繰
り返し配置される半導体記憶装置において、隣接するバ
ンク領域間で該補助導電領域を共通にするバンク選択ト
ランジスタ対が、該バンク選択線を共有する構成として
おり、そのことにより上記目的が達成される。
は、半導体基板と、該半導体基板の表面部分に一定の間
隔を設けて互いに平行に配線され、該半導体基板とは逆
導電型の複数列の導電領域からなる副ビット線と、該副
ビット線に接続されたドレイン又はソースを有するメモ
リセルトランジスタがマトリクス状に配列されたメモリ
セルアレイと、該メモリトランジスタのゲートに接続さ
れ、該半導体基板上に互いに平行に、且つ該副ビット線
と交差するように行方向に配線された複数本のワード線
と、該副ビット線の端部近くに形成され、該副ビット線
と同一導電型の複数の補助導電領域と、該副ビット線の
端部と該補助導電領域との間に配置されたバンク選択ト
ランジスタと、該バンク選択トランジスタのゲートに接
続され、該ワード線に略平行に配線された複数のバンク
選択線と、該副ビット線及び該補助導電領域上に配列さ
れ、該補助導電領域に電気的に接続された主ビット線と
を備え、バンク領域が該補助導電領域を共通にして、繰
り返し配置される半導体記憶装置において、隣接するバ
ンク領域間で該補助導電領域を共通にするバンク選択ト
ランジスタ対が、該バンク選択線を共有する構成として
おり、そのことにより上記目的が達成される。
【００２７】好ましくは、前記副ビット線は、一つの前
記補助導電領域にバンク選択トランジスタを介して接続
され、該副ビット線がバンク当たり４本設けられている
構成とする。
記補助導電領域にバンク選択トランジスタを介して接続
され、該副ビット線がバンク当たり４本設けられている
構成とする。
【００２８】また、好ましくは、同一の補助導電領域に
バンク選択トランジスタを介して接続された前記複数の
副ビット線のうち、最外部の副ビット線は、隣接するバ
ンク間で端部同士が接続され、該バンク選択トランジス
タを共有する構成とする。
バンク選択トランジスタを介して接続された前記複数の
副ビット線のうち、最外部の副ビット線は、隣接するバ
ンク間で端部同士が接続され、該バンク選択トランジス
タを共有する構成とする。
【００２９】以下に本発明の作用を説明する。
【００３０】階層ビット線方式のＲＯＭにおいて、上記
のように、隣接するバンク領域間で補助導電領域を共通
にするバンク選択トランジスタ対が、バンク選択線を共
有する構成によれば、バンク選択線を共有する分、その
本数を少なくできる。このため、メモリセルアレイの面
積の増大を防止しつつ、主ビット線の本数を削減するこ
とが可能になる。
のように、隣接するバンク領域間で補助導電領域を共通
にするバンク選択トランジスタ対が、バンク選択線を共
有する構成によれば、バンク選択線を共有する分、その
本数を少なくできる。このため、メモリセルアレイの面
積の増大を防止しつつ、主ビット線の本数を削減するこ
とが可能になる。
【００３１】また、主ビット線の本数を削減できるの
で、主ビット線の配線のデザインルールの緩和が可能に
なる。更に、列選択回路の面積を低減できる。よって、
ＲＯＭの小型化が可能になる。
で、主ビット線の配線のデザインルールの緩和が可能に
なる。更に、列選択回路の面積を低減できる。よって、
ＲＯＭの小型化が可能になる。
【００３２】また、副ビット線をバンク当たり４本設け
る構成によれば、メモリセルアレイの面積を効果的に低
減した上で、バンクセルの駆動能力を均一にすることが
できる。以下にその理由を説明する。
る構成によれば、メモリセルアレイの面積を効果的に低
減した上で、バンクセルの駆動能力を均一にすることが
できる。以下にその理由を説明する。
【００３３】ＲＯＭのアクセスタイムを高速化するため
には、メモリセルの位置に拘わらず、同一のアクセスタ
イムであることが望ましく、そのためには、メモリセル
の位置に拘わらず、メモリセルが同一の状態ではビット
線電流は同一でなければならず、バンクセルの駆動能力
が均一でなければならない。
には、メモリセルの位置に拘わらず、同一のアクセスタ
イムであることが望ましく、そのためには、メモリセル
の位置に拘わらず、メモリセルが同一の状態ではビット
線電流は同一でなければならず、バンクセルの駆動能力
が均一でなければならない。
【００３４】ここで、バンクセルの駆動能力の均一性を
保つためには、バンクセルがバンクの繰り返しに対して
対称的に配置するのが有効であり、そのためには、偶数
本の副ビット線を主ビット線に接続するのが望ましく、
特に、４本の副ビット線を１本の主ビット線にバンクセ
ルを介して接続する構成によれば、メモリセルアレイの
面積を効果的に低減した上で、バンクセルの駆動能力を
均一にできるからである。なお、このことは奇数本の場
合の効果を否定するものではない。
保つためには、バンクセルがバンクの繰り返しに対して
対称的に配置するのが有効であり、そのためには、偶数
本の副ビット線を主ビット線に接続するのが望ましく、
特に、４本の副ビット線を１本の主ビット線にバンクセ
ルを介して接続する構成によれば、メモリセルアレイの
面積を効果的に低減した上で、バンクセルの駆動能力を
均一にできるからである。なお、このことは奇数本の場
合の効果を否定するものではない。
【００３５】また、同一の補助導電領域にバンク選択ト
ランジスタを介して接続された複数の副ビット線のう
ち、最外部の副ビット線は、隣接するバンク間で端部同
士が接続され、バンク選択トランジスタを共有する構成
によれば、バンクセルの本数を少なくできる。このた
め、バンクセルの占有面積を低減できるので、その分、
メモリセルアレイの面積を更に一層低減できる利点があ
る。
ランジスタを介して接続された複数の副ビット線のう
ち、最外部の副ビット線は、隣接するバンク間で端部同
士が接続され、バンク選択トランジスタを共有する構成
によれば、バンクセルの本数を少なくできる。このた
め、バンクセルの占有面積を低減できるので、その分、
メモリセルアレイの面積を更に一層低減できる利点があ
る。
【００３６】
【発明の実施の形態】以下に本発明の実施の形態を図面
に基づき具体的に説明する。
に基づき具体的に説明する。
【００３７】（実施形態１）図１及び図２は、本発明半
導体記憶装置の実施形態１を示す。但し、図１は本発明
が適用される階層ビット線方式のＲＯＭのレイアウトパ
ターンの一部を示し、図２はその等価回路を示す。
導体記憶装置の実施形態１を示す。但し、図１は本発明
が適用される階層ビット線方式のＲＯＭのレイアウトパ
ターンの一部を示し、図２はその等価回路を示す。
【００３８】このＲＯＭは、Ｐ−型の半導体基板上に構
成されている。即ち、半導体基板上には、半導体基板と
逆導電型のＮ＋型拡散層より構成される複数の副ビット
線（ＳＢ１１〜ＳＢ２７等）が列方向に配線され、これ
らの副ビット線と交差する行方向に複数のワード線（Ｗ
Ｌ００１〜ＷＬ２３２等）が配線されている。ワード線
の材質はポリシリコンである。
成されている。即ち、半導体基板上には、半導体基板と
逆導電型のＮ＋型拡散層より構成される複数の副ビット
線（ＳＢ１１〜ＳＢ２７等）が列方向に配線され、これ
らの副ビット線と交差する行方向に複数のワード線（Ｗ
Ｌ００１〜ＷＬ２３２等）が配線されている。ワード線
の材質はポリシリコンである。
【００３９】隣接する副ビット線間には、ワード線をゲ
ート電極とするメモリセルＭ１〜Ｍ７等が配設されてい
る。この結果、メモリセルは、全体として半導体基板上
の所定の領域にマトリクス状に配設されている。
ート電極とするメモリセルＭ１〜Ｍ７等が配設されてい
る。この結果、メモリセルは、全体として半導体基板上
の所定の領域にマトリクス状に配設されている。
【００４０】副ビット線の端部近くには、補助導電領域
ＢＢ１，ＢＢ２が形成されている。補助導電領域ＢＢ
１，ＢＢ２は、副ビット線と同一の導電型である。
ＢＢ１，ＢＢ２が形成されている。補助導電領域ＢＢ
１，ＢＢ２は、副ビット線と同一の導電型である。
【００４１】加えて、補助導電領域ＢＢ１，ＢＢ２と副
ビット線間には、バンクセル（ＢＴ１１，ＢＴ１２，Ｂ
Ｔ１７，ＢＴ１８等）が形成され、行方向に複数本形成
されたバンク選択線（ＢＳ１１〜ＢＳ１４等）がバンク
セルのゲート電極となっている。バンク選択線の材質
は、ポリシリコンである。補助導電領域ＢＢ１，ＢＢ２
は、コンタクト（ＣＴ１〜ＣＴ２）により金属配線であ
る主ビット線（ＭＢＩＴ１，ＭＢＩＴ２）に接続されて
いる。
ビット線間には、バンクセル（ＢＴ１１，ＢＴ１２，Ｂ
Ｔ１７，ＢＴ１８等）が形成され、行方向に複数本形成
されたバンク選択線（ＢＳ１１〜ＢＳ１４等）がバンク
セルのゲート電極となっている。バンク選択線の材質
は、ポリシリコンである。補助導電領域ＢＢ１，ＢＢ２
は、コンタクト（ＣＴ１〜ＣＴ２）により金属配線であ
る主ビット線（ＭＢＩＴ１，ＭＢＩＴ２）に接続されて
いる。
【００４２】ここで、本実施形態１のＲＯＭは、列方向
に隣接する第１のバンク（ＢＡＮＫ１）と、第２のバン
ク（ＢＡＮＫ２）は補助導電領域（ＢＢ２）を共通にし
て配列されている。
に隣接する第１のバンク（ＢＡＮＫ１）と、第２のバン
ク（ＢＡＮＫ２）は補助導電領域（ＢＢ２）を共通にし
て配列されている。
【００４３】即ち、補助導電領域ＢＢ２は、ＢＡＮＫ１
の副ビット線（ＳＢ１１，ＳＢ１３，ＳＢ１５，ＳＢ１
７）にバンクセル（ＢＴ１５，ＢＴ１６，ＢＴ１７，Ｂ
Ｔ１８）を介して接続され、また、ＢＡＮＫ２の副ビッ
ト線（ＳＢ２１，ＳＢ２３，ＳＢ２５，ＳＢ２７）がバ
ンクセル（ＢＴ２５，ＢＴ２６，ＢＴ２７，ＢＴ２８）
を介して接続されている。
の副ビット線（ＳＢ１１，ＳＢ１３，ＳＢ１５，ＳＢ１
７）にバンクセル（ＢＴ１５，ＢＴ１６，ＢＴ１７，Ｂ
Ｔ１８）を介して接続され、また、ＢＡＮＫ２の副ビッ
ト線（ＳＢ２１，ＳＢ２３，ＳＢ２５，ＳＢ２７）がバ
ンクセル（ＢＴ２５，ＢＴ２６，ＢＴ２７，ＢＴ２８）
を介して接続されている。
【００４４】この結果、本実施形態１のＲＯＭによれ
ば、各バンクの４列の副ビット線を１本の主ビット線に
接続し、隣接するバンク間でバンク選択線を共有する構
成になっている。
ば、各バンクの４列の副ビット線を１本の主ビット線に
接続し、隣接するバンク間でバンク選択線を共有する構
成になっている。
【００４５】加えて、本実施形態１では、バンクセル
（ＢＴ１５，ＢＴ２５）はバンク選択線ＢＳ１３を共通
のゲート電極としている。同様に、バンクセル（ＢＴ１
６，ＢＴ２６）はバンク選択線ＢＳ１４を、バンクセル
（ＢＴ１７，ＢＴ２７）はバンク選択線ＢＳ２４を、バ
ンクセル（ＢＴ１８，ＢＴ２８）はバンク選択線ＢＳ３
３をそれぞれ共通のゲート電極としている。
（ＢＴ１５，ＢＴ２５）はバンク選択線ＢＳ１３を共通
のゲート電極としている。同様に、バンクセル（ＢＴ１
６，ＢＴ２６）はバンク選択線ＢＳ１４を、バンクセル
（ＢＴ１７，ＢＴ２７）はバンク選択線ＢＳ２４を、バ
ンクセル（ＢＴ１８，ＢＴ２８）はバンク選択線ＢＳ３
３をそれぞれ共通のゲート電極としている。
【００４６】このようなメモリセルアレイ構成によれ
ば、バンク選択線を共有する分、その本数を図５の従来
のＲＯＭよりも少なくできる。このため、メモリセルア
レイの面積の増大を防止しつつ、主ビット線の本数を半
分にすることができる。即ち、本実施形態１では、かか
る構成により、１本の主ビット線当たり４本の副ビット
線が接続されるので、１本の主ビット線当たり２本の副
ビット線が接続される上記従来のＲＯＭに比べて、主ビ
ット線の本数を半分にすることができる。
ば、バンク選択線を共有する分、その本数を図５の従来
のＲＯＭよりも少なくできる。このため、メモリセルア
レイの面積の増大を防止しつつ、主ビット線の本数を半
分にすることができる。即ち、本実施形態１では、かか
る構成により、１本の主ビット線当たり４本の副ビット
線が接続されるので、１本の主ビット線当たり２本の副
ビット線が接続される上記従来のＲＯＭに比べて、主ビ
ット線の本数を半分にすることができる。
【００４７】なお、本実施形態１のＲＯＭのアクセスタ
イムを高速化するためには、メモリセルの位置に拘わら
ず、同一のアクセスタイムであることが望ましく、その
ためには、メモリセルの位置に拘わらず、メモリセルが
同一の状態ではビット線電流は同一でなければならず、
バンクセルの駆動能力が均一でなければならない。
イムを高速化するためには、メモリセルの位置に拘わら
ず、同一のアクセスタイムであることが望ましく、その
ためには、メモリセルの位置に拘わらず、メモリセルが
同一の状態ではビット線電流は同一でなければならず、
バンクセルの駆動能力が均一でなければならない。
【００４８】ここで、バンクセルの駆動能力の均一性を
保つためには、バンクセルがバンクの繰り返しに対して
対称的に配置するのが有効であり、そのためには、偶数
本の副ビット線を主ビット線に接続するのが望ましく、
特に、本実施形態１のように４本の副ビット線を１本の
主ビット線にバンクセルを介して接続するのが、最も効
果的である。
保つためには、バンクセルがバンクの繰り返しに対して
対称的に配置するのが有効であり、そのためには、偶数
本の副ビット線を主ビット線に接続するのが望ましく、
特に、本実施形態１のように４本の副ビット線を１本の
主ビット線にバンクセルを介して接続するのが、最も効
果的である。
【００４９】即ち、メモリセルアレイの面積を効果的に
低減した上で、バンクセルの駆動能力を均一にできるか
らである。
低減した上で、バンクセルの駆動能力を均一にできるか
らである。
【００５０】また、主ビット線の本数を削減できるの
で、主ビット線の配線のデザインルールの緩和が可能に
なる。更に、列選択回路の面積を低減できる。よって、
ＲＯＭの小型化が可能になる。
で、主ビット線の配線のデザインルールの緩和が可能に
なる。更に、列選択回路の面積を低減できる。よって、
ＲＯＭの小型化が可能になる。
【００５１】（実施形態２）図３及び図４は、本発明半
導体記憶装置の実施形態２を示す。但し、図３は本発明
が適用される階層ビット線方式のＲＯＭのレイアウトパ
ターンの一部を示し、図４はその等価回路を示す。
導体記憶装置の実施形態２を示す。但し、図３は本発明
が適用される階層ビット線方式のＲＯＭのレイアウトパ
ターンの一部を示し、図４はその等価回路を示す。
【００５２】本実施形態２のＲＯＭは、実施形態１のＲ
ＯＭの構成に加えて、補助導電領域ＢＢ１，ＢＢ２の最
外部の副ビット線（ＳＢ１１とＳＢ２１，ＳＢ１７とＳ
Ｂ２７）を隣接するバンク間で接続し、これにより、バ
ンクセルＢＴ１５及びＢＴ２８を接続された副ビット線
で共有する構成をとっている。
ＯＭの構成に加えて、補助導電領域ＢＢ１，ＢＢ２の最
外部の副ビット線（ＳＢ１１とＳＢ２１，ＳＢ１７とＳ
Ｂ２７）を隣接するバンク間で接続し、これにより、バ
ンクセルＢＴ１５及びＢＴ２８を接続された副ビット線
で共有する構成をとっている。
【００５３】この構成によれば、バンクセルの本数、つ
まり、バンクセルの占有面積を低減できるので、その
分、実施形態１の場合よりも、メモリセルアレイの面積
を更に一層低減できる利点がある。
まり、バンクセルの占有面積を低減できるので、その
分、実施形態１の場合よりも、メモリセルアレイの面積
を更に一層低減できる利点がある。
【００５４】（その他の実施形態）実施形態１及び実施
形態２では、イオン注入によりＲＯＭプログラムを行う
マスクＲＯＭに本発明を適用する場合について説明した
が、本発明は、階層ビット線方式を採用する不揮発性メ
モリに広く適用でき、例えば、他のマスクＲＯＭやＥＥ
ＰＲＯＭにも適用することが可能である。
形態２では、イオン注入によりＲＯＭプログラムを行う
マスクＲＯＭに本発明を適用する場合について説明した
が、本発明は、階層ビット線方式を採用する不揮発性メ
モリに広く適用でき、例えば、他のマスクＲＯＭやＥＥ
ＰＲＯＭにも適用することが可能である。
【００５５】また、実施形態１及び実施形態２では、ワ
ード線、バンク選択線としてポリシリコンを例示してい
るが、ポリサイド、シリサイド等を用いることも可能で
ある。
ード線、バンク選択線としてポリシリコンを例示してい
るが、ポリサイド、シリサイド等を用いることも可能で
ある。
【００５６】
【発明の効果】以上の本発明半導体記憶装置は、階層ビ
ット線方式のＲＯＭにおいて、隣接するバンク領域間で
補助導電領域を共通にするバンク選択トランジスタ対
が、バンク選択線を共有する構成をとるので、バンク選
択線を共有する分、その本数を少なくできる。このた
め、メモリセルアレイの面積の増大を防止しつつ、主ビ
ット線の本数を削減することが可能になる。
ット線方式のＲＯＭにおいて、隣接するバンク領域間で
補助導電領域を共通にするバンク選択トランジスタ対
が、バンク選択線を共有する構成をとるので、バンク選
択線を共有する分、その本数を少なくできる。このた
め、メモリセルアレイの面積の増大を防止しつつ、主ビ
ット線の本数を削減することが可能になる。
【００５７】また、主ビット線の本数を削減できるの
で、主ビット線の配線のデザインルールの緩和が可能に
なる。更に、列選択回路の面積を低減できる。よって、
ＲＯＭの小型化が可能になる。
で、主ビット線の配線のデザインルールの緩和が可能に
なる。更に、列選択回路の面積を低減できる。よって、
ＲＯＭの小型化が可能になる。
【００５８】また、特に請求項２記載の半導体記憶装置
によれば、副ビット線をバンク当たり４本設ける構成を
とるので、メモリセルアレイの面積を効果的に低減した
上で、バンクセルの駆動能力を均一にすることができる
利点がある。
によれば、副ビット線をバンク当たり４本設ける構成を
とるので、メモリセルアレイの面積を効果的に低減した
上で、バンクセルの駆動能力を均一にすることができる
利点がある。
【００５９】また、特に請求項３記載の半導体記憶装置
によれば、同一の補助導電領域にバンク選択トランジス
タを介して接続された複数の副ビット線のうち、最外部
の副ビット線は、隣接するバンク間で端部同士が接続さ
れ、バンク選択トランジスタを共有する構成をとるの
で、バンクセルの本数を少なくできる。このため、バン
クセルの占有面積を低減できるので、その分、メモリセ
ルアレイの面積を更に一層低減できる利点がある。
によれば、同一の補助導電領域にバンク選択トランジス
タを介して接続された複数の副ビット線のうち、最外部
の副ビット線は、隣接するバンク間で端部同士が接続さ
れ、バンク選択トランジスタを共有する構成をとるの
で、バンクセルの本数を少なくできる。このため、バン
クセルの占有面積を低減できるので、その分、メモリセ
ルアレイの面積を更に一層低減できる利点がある。
【図１】本発明の実施形態１に係る階層ビット線方式の
ＲＯＭのレイアウトパターンの一部を示す図。
ＲＯＭのレイアウトパターンの一部を示す図。
【図２】実施形態１のＲＯＭの等価回路図。
【図３】本発明の実施形態２に係る階層ビット線方式の
ＲＯＭのレイアウトパターンの一部を示す図。
ＲＯＭのレイアウトパターンの一部を示す図。
【図４】実施形態２のＲＯＭの等価回路図。
【図５】従来の階層ビット線方式のＲＯＭのレイアウト
パターンの一部を示す図。
パターンの一部を示す図。
【図６】図５のＲＯＭの等価回路図。
【図７】図５のＲＯＭにおいて、主ビット線に接続され
る副ビット線の本数を増やそうとした場合に発生する問
題点を説明するための等価回路図。
る副ビット線の本数を増やそうとした場合に発生する問
題点を説明するための等価回路図。
ＢＴ０１〜ＢＴ２８ バンク選択トランジスタ（バンク
セル） Ｍ１〜Ｍ７ メモリセル ＳＢ０１〜ＳＢ２８ 副ビット線 ＭＢＩＴ１〜ＭＢＩＴ４ 主ビット線 ＢＢ１〜ＢＢ２ 補助導電領域 ＣＴ１１〜ＣＴ２２ コンタクト ＢＳ０１〜ＢＳ２４ バンク選択線 ＷＬ００１〜ＷＬ２３２ ワード線
セル） Ｍ１〜Ｍ７ メモリセル ＳＢ０１〜ＳＢ２８ 副ビット線 ＭＢＩＴ１〜ＭＢＩＴ４ 主ビット線 ＢＢ１〜ＢＢ２ 補助導電領域 ＣＴ１１〜ＣＴ２２ コンタクト ＢＳ０１〜ＢＳ２４ バンク選択線 ＷＬ００１〜ＷＬ２３２ ワード線
Claims (3)
- 【請求項１】 半導体基板と、 該半導体基板の表面部分に一定の間隔を設けて互いに平
行に配線され、該半導体基板とは逆導電型の複数列の導
電領域からなる副ビット線と、 該副ビット線に接続されたドレイン又はソースを有する
メモリセルトランジスタがマトリクス状に配列されたメ
モリセルアレイと、 該メモリトランジスタのゲートに接続され、該半導体基
板上に互いに平行に、且つ該副ビット線と交差するよう
に行方向に配線された複数本のワード線と、 該副ビット線の端部近くに形成され、該副ビット線と同
一導電型の複数の補助導電領域と、 該副ビット線の端部と該補助導電領域との間に配置され
たバンク選択トランジスタと、 該バンク選択トランジスタのゲートに接続され、該ワー
ド線に略平行に配線された複数のバンク選択線と、 該副ビット線及び該補助導電領域上に配列され、該補助
導電領域に電気的に接続された主ビット線とを備え、バ
ンク領域が該補助導電領域を共通にして、繰り返し配置
される半導体記憶装置において、 隣接するバンク領域間で該補助導電領域を共通にするバ
ンク選択トランジスタ対が、該バンク選択線を共有する
構成とした半導体記憶装置。 - 【請求項２】 前記副ビット線は、一つの前記補助導電
領域にバンク選択トランジスタを介して接続され、該副
ビット線がバンク当たり４本設けられている請求項１記
載の半導体記憶装置。 - 【請求項３】 同一の補助導電領域にバンク選択トラン
ジスタを介して接続された前記複数の副ビット線のう
ち、最外部の副ビット線は、隣接するバンク間で端部同
士が接続され、該バンク選択トランジスタを共有する構
成とした請求項１又は請求項２記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30105897A JP3322828B2 (ja) | 1997-10-31 | 1997-10-31 | 半導体記憶装置 |
| US09/179,105 US5930195A (en) | 1997-10-31 | 1998-10-26 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30105897A JP3322828B2 (ja) | 1997-10-31 | 1997-10-31 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11135650A true JPH11135650A (ja) | 1999-05-21 |
| JP3322828B2 JP3322828B2 (ja) | 2002-09-09 |
Family
ID=17892366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30105897A Expired - Fee Related JP3322828B2 (ja) | 1997-10-31 | 1997-10-31 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5930195A (ja) |
| JP (1) | JP3322828B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6559514B2 (en) * | 1999-07-07 | 2003-05-06 | Sharp Kabushiki Kaisha | Semiconductor memory device having auxiliary conduction region of reduced area |
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|---|---|---|---|---|
| US6633496B2 (en) * | 1997-12-12 | 2003-10-14 | Saifun Semiconductors Ltd. | Symmetric architecture for memory cells having widely spread metal bit lines |
| JP3173456B2 (ja) * | 1998-03-19 | 2001-06-04 | 日本電気株式会社 | 半導体記憶装置 |
| JP3940513B2 (ja) | 1999-01-11 | 2007-07-04 | 株式会社東芝 | 半導体記憶装置 |
| JP4157269B2 (ja) | 2000-06-09 | 2008-10-01 | 株式会社東芝 | 半導体記憶装置 |
| US7061801B1 (en) * | 2001-04-20 | 2006-06-13 | Samsung Electronics Co., Ltd. | Contactless bidirectional nonvolatile memory |
| TW556221B (en) * | 2002-05-20 | 2003-10-01 | Macronix Int Co Ltd | ROM with reduced loading |
| US6917544B2 (en) | 2002-07-10 | 2005-07-12 | Saifun Semiconductors Ltd. | Multiple use memory chip |
| KR100487918B1 (ko) * | 2002-08-30 | 2005-05-09 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 |
| US7136304B2 (en) | 2002-10-29 | 2006-11-14 | Saifun Semiconductor Ltd | Method, system and circuit for programming a non-volatile memory array |
| US7178004B2 (en) | 2003-01-31 | 2007-02-13 | Yan Polansky | Memory array programming circuit and a method for using the circuit |
| US7638850B2 (en) | 2004-10-14 | 2009-12-29 | Saifun Semiconductors Ltd. | Non-volatile memory structure and method of fabrication |
| US8053812B2 (en) | 2005-03-17 | 2011-11-08 | Spansion Israel Ltd | Contact in planar NROM technology |
| US7298651B2 (en) * | 2005-06-17 | 2007-11-20 | Intel Corporation | Architecture for virtual ground memory arrays |
| EP1746645A3 (en) | 2005-07-18 | 2009-01-21 | Saifun Semiconductors Ltd. | Memory array with sub-minimum feature size word line spacing and method of fabrication |
| US7668017B2 (en) | 2005-08-17 | 2010-02-23 | Saifun Semiconductors Ltd. | Method of erasing non-volatile memory cells |
| US7808818B2 (en) | 2006-01-12 | 2010-10-05 | Saifun Semiconductors Ltd. | Secondary injection for NROM |
| US7760554B2 (en) | 2006-02-21 | 2010-07-20 | Saifun Semiconductors Ltd. | NROM non-volatile memory and mode of operation |
| US7692961B2 (en) | 2006-02-21 | 2010-04-06 | Saifun Semiconductors Ltd. | Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection |
| US8253452B2 (en) | 2006-02-21 | 2012-08-28 | Spansion Israel Ltd | Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same |
| US7701779B2 (en) | 2006-04-27 | 2010-04-20 | Sajfun Semiconductors Ltd. | Method for programming a reference cell |
| US7590001B2 (en) | 2007-12-18 | 2009-09-15 | Saifun Semiconductors Ltd. | Flash memory with optimized write sector spares |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2845414B2 (ja) * | 1992-09-18 | 1999-01-13 | シャープ株式会社 | 半導体読み出し専用メモリ |
| JPH07272480A (ja) * | 1994-03-30 | 1995-10-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1997
- 1997-10-31 JP JP30105897A patent/JP3322828B2/ja not_active Expired - Fee Related
-
1998
- 1998-10-26 US US09/179,105 patent/US5930195A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6559514B2 (en) * | 1999-07-07 | 2003-05-06 | Sharp Kabushiki Kaisha | Semiconductor memory device having auxiliary conduction region of reduced area |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3322828B2 (ja) | 2002-09-09 |
| US5930195A (en) | 1999-07-27 |
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