JPH11110341A - Ｌｓｉ回路およびこれを用いたｃｐｕ回路装置 - Google Patents
Ｌｓｉ回路およびこれを用いたｃｐｕ回路装置Info
- Publication number
- JPH11110341A JPH11110341A JP26430897A JP26430897A JPH11110341A JP H11110341 A JPH11110341 A JP H11110341A JP 26430897 A JP26430897 A JP 26430897A JP 26430897 A JP26430897 A JP 26430897A JP H11110341 A JPH11110341 A JP H11110341A
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Abstract
(57)【要約】
【課題】 ＬＳＩ回路のピン削減を可能にする。
【解決手段】 外部メモリＲＯＭ、ＲＡＭにアクセスす
るバス幅を選択する手段を有するＣＰＵ回路装置のＬＳ
Ｉ回路において、出力に用いるＩＣピンの一部２をリセ
ット時フローティング状態とし、その状態を読み込み内
部回路の状態の切換えに用いることで、使用するＲＡＭ
Ｌ８ｂｉｔのピン以外の、アクセス時に空きピンとな
るピンの削減を可能にする。
るバス幅を選択する手段を有するＣＰＵ回路装置のＬＳ
Ｉ回路において、出力に用いるＩＣピンの一部２をリセ
ット時フローティング状態とし、その状態を読み込み内
部回路の状態の切換えに用いることで、使用するＲＡＭ
Ｌ８ｂｉｔのピン以外の、アクセス時に空きピンとな
るピンの削減を可能にする。
Description
【０００１】
【発明の属する技術分野】本発明は、ピン数の低減を図
ることのできるＬＳＩ回路、特にＡＳＩＣ（Ａｐｐｌｉ
ｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅ
ｄ Ｃｉｒｃｕｉｔ）の設計に関するものである。
ることのできるＬＳＩ回路、特にＡＳＩＣ（Ａｐｐｌｉ
ｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅ
ｄ Ｃｉｒｃｕｉｔ）の設計に関するものである。
【０００２】
【従来の技術】従来より、ＣＰＵ回路装置では高速化の
手法として、外部のメモリにアクセスするバス幅が選択
できるバスサイジング機能が多く用いられている。図３
は従来のＣＰＵとデコーダをＡＳＩＣで作成しＲＯＭと
ＲＡＭ２個で構成されたＣＰＵ回路装置である。バスは
太い線で記載してあるが、ＲＯＭデータバス幅は１６ｂ
ｉｔで、ＲＡＭのバス幅は８ｂｉｔ×８ｂｉｔ（ＲＡＭ
Ｌ、 Ｈ両方で１６ｂｉｔ）である。このＣＰＵはア
クセスするバス幅を１６ｂｉｔか、８ｂｉｔか選択でき
るバスサイジング機能が有り、特定の番地を８ｂｉｔで
アクセスすることができる。図４はそのような、バス幅
８ｂｉｔのＲＡＭ Ｌアクセスを選択した場合のＣＰＵ
回路装置を表し、この場合はＣＰＵに対して外部から８
ｂｉｔ指定の信号を入力させることにより、アクセスが
８ｂｉｔになるものである。即ちＲＡＭのアクセス時Ａ
ＳＩＣ（デコーダ）はＣＰＵに対して／８ｂｉｔをＬに
することにより、ＲＡＭの容量をさほど必要としない時
にはＲＡＭが１個で済むことになる。
手法として、外部のメモリにアクセスするバス幅が選択
できるバスサイジング機能が多く用いられている。図３
は従来のＣＰＵとデコーダをＡＳＩＣで作成しＲＯＭと
ＲＡＭ２個で構成されたＣＰＵ回路装置である。バスは
太い線で記載してあるが、ＲＯＭデータバス幅は１６ｂ
ｉｔで、ＲＡＭのバス幅は８ｂｉｔ×８ｂｉｔ（ＲＡＭ
Ｌ、 Ｈ両方で１６ｂｉｔ）である。このＣＰＵはア
クセスするバス幅を１６ｂｉｔか、８ｂｉｔか選択でき
るバスサイジング機能が有り、特定の番地を８ｂｉｔで
アクセスすることができる。図４はそのような、バス幅
８ｂｉｔのＲＡＭ Ｌアクセスを選択した場合のＣＰＵ
回路装置を表し、この場合はＣＰＵに対して外部から８
ｂｉｔ指定の信号を入力させることにより、アクセスが
８ｂｉｔになるものである。即ちＲＡＭのアクセス時Ａ
ＳＩＣ（デコーダ）はＣＰＵに対して／８ｂｉｔをＬに
することにより、ＲＡＭの容量をさほど必要としない時
にはＲＡＭが１個で済むことになる。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来例では、ＲＡＭを８ｂｉｔで使用したい時は、ＡＳＩ
ＣのＲＡＭ８ピンをＬにするといった、基本的なハード
アェアの設定がＡＳＩＣへのパラメータ設定では行えな
いので、ＣＰＵからのパラメータの設定ではなく設定用
のピンを設け、これらのピンをＨもしくはＬにして規定
しなければならない。その時に使用しないＡＳＩＣのＲ
ＡＭ Ｈの方の接続ピンが丸まる空きピンとなって無駄
であるという問題があった。そこで、本発明は、たとえ
ばＡＳＩＣ回路において設定の状態によっては使用しな
いピンが発生する無駄を無くしてピン数の低減を図れる
双方向セレクトピンを提供することを目的としている。
来例では、ＲＡＭを８ｂｉｔで使用したい時は、ＡＳＩ
ＣのＲＡＭ８ピンをＬにするといった、基本的なハード
アェアの設定がＡＳＩＣへのパラメータ設定では行えな
いので、ＣＰＵからのパラメータの設定ではなく設定用
のピンを設け、これらのピンをＨもしくはＬにして規定
しなければならない。その時に使用しないＡＳＩＣのＲ
ＡＭ Ｈの方の接続ピンが丸まる空きピンとなって無駄
であるという問題があった。そこで、本発明は、たとえ
ばＡＳＩＣ回路において設定の状態によっては使用しな
いピンが発生する無駄を無くしてピン数の低減を図れる
双方向セレクトピンを提供することを目的としている。
【０００４】
【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の発明は、出力に用いられるＩＣのＰ
ＩＮをリセット時フローテイング状態とし、このＰＩＮ
の状態を読み込み、当該読み込み結果を内部回路の状態
の切り替えに用いることを特徴とするＬＳＩ回路を提供
することにあり、また、請求項２記載の発明は、ＣＰＵ
と、デコーダとしてのＩＣ回路と、外部メモリと、で構
成されるＣＰＵ回路装置において、前記ＩＣとして請求
項１記載のＬＳＩ回路を用いることを特徴としている。
上記構成によれば、使用しないピンをＨもしくはＬに固
定し、リセット時にこの状態を読み込むことで基本設定
とすることができる。
め、請求項１記載の発明は、出力に用いられるＩＣのＰ
ＩＮをリセット時フローテイング状態とし、このＰＩＮ
の状態を読み込み、当該読み込み結果を内部回路の状態
の切り替えに用いることを特徴とするＬＳＩ回路を提供
することにあり、また、請求項２記載の発明は、ＣＰＵ
と、デコーダとしてのＩＣ回路と、外部メモリと、で構
成されるＣＰＵ回路装置において、前記ＩＣとして請求
項１記載のＬＳＩ回路を用いることを特徴としている。
上記構成によれば、使用しないピンをＨもしくはＬに固
定し、リセット時にこの状態を読み込むことで基本設定
とすることができる。
【０００５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図を参照して説明する。図１は本発明の実施の形態に
係るＣＰＵ回路装置の構成図である。図２は図１に示す
ＡＳＩＣの詳細ブロック図である。図１において、１は
本発明のＡＳＩＣで構成するデコーダであり、２は／Ｒ
ＡＭ Ｈ用セレクトピンでありＬにしておくことでリセ
ット時、フローティング状態にして／ＲＡＭ Ｈの出力
を停止し、又、Ｈの状態にすれば通常の／ＲＡＭＨ出力
回路となる、というように図４のように外部からの指定
信号入力で行った８ｂｉｔ指定をＡＳＩＣ１内で自動的
に行い、且つＬ→Ｈ、Ｈ→Ｌ双方向の切換えが可能な双
方向セレクトピンを構成している。３は／ＲＡＭ Ｌ用
のセレクトピン、４はＲＯＭ１６ｂｉｔのセレクトピ
ン、５はアドレス信号ピンである。つぎに図２を参照し
て動作について説明する。図２は、アドレス入力部２０
からのアドレスによりＲＯＭ、ＲＡＭのセレクトを行う
デコーダの構成を示している。ＲＡＭセレクトについて
は、／ＲＡＭ Ｌ８ｂｉｔはＯＲ２１を通すＡ０とアド
レス２０のＡＮＤ２２によるアドレス・ラッチにより／
ＲＡＭ Ｌセレクトピン３の出力はＬとなりアクセス可
能である。一方、／ＲＡＭ Ｈは／ＢＨＥとアドレス２
０のＡＮＤ２３によるアドレス・ラッチにより、／ＲＡ
Ｍ Ｈセレクトピン２の出力はＬであり、こちらもアク
セス可能で、この状態は図３に示したような１６ｂｉｔ
幅の時の状態である。ここで、本実施の形態では図１の
ように、／ＲＡＭ Ｈセレクトピン２はＬになっている
ので、リセットが行われると／ＲＥＳはＬ→Ｈに変わ
り、ＦＦ回路２４が／ＲＡＭ Ｈセレクトピン２の状態
ＬをラッチしてＯＲ２５の出力はＨとなり、Ｌ能動のイ
ンバータ２６の出力側はフローティング状態のままとな
って、／ＲＡＭ Ｈピン２へはセレクト信号が出力され
ない。この時／ＲＡＭ Ｌは、ＦＦ２４の出力がＯＲ２
１でＡ０とＯＲとなるので、ＡＮＤ２２は動作して／Ｒ
ＡＭ Ｌセレクトピン３からはＬを出力する。この場合
８ｂｉｔの出力はＬになりＣＰＵは８ｂｉｔでＲＡＭア
クセスを行うことになる。これで使用しない／ＲＡＭ
Ｈ分のピンは減らすことが可能になる。なお、／ＲＡＭ
Ｈを出力として使用したい時はピン２が、イニシァル
時抵抗２７でプルアップされているので、ＦＦ２４には
Ｈがラッチされインバータ２６はＬ能動となって、／Ｒ
ＡＭ Ｈセレクトピン２にはセレクト信号Ｌが出力され
るので、通常のＲＡＭ８ｂｉｔ回路として使用できると
いう、状態によって双方向の設定が可能な双方向セレク
トピンが構成できる。又、ＡＮＤ２２の出力と／８ｂｉ
ｔのＯＲ回路２８は１６／８ビット幅の識別符号回路
で、ＲＡＭ、ＲＯＭ側へ識別符号を出力する。１６／８
ビット幅の識別信号は、このＯＲ２８からの信号、ある
いは／ＲＡＭ Ｈのセレクトピン２を読み込むＦＦ２４
の出力信号等を、回路装置内の各種の切換信号として使
用することも可能である。以上は本発明を、ＣＰＵの周
辺に用いられるＡＳＩＣについての実施例で説明してい
るが、本発明はこれに限定されるものではなく、外部の
メモリ空間などを１６ビット・８ビットに切り替えられ
るバスサイジング機能を有するＣＰＵ回路装置について
はもちろん、出力に用いられるＩＣのＰＩＮの状態を読
み込めるＬＳＩであればすべて本発明が適用可能であ
る。
て図を参照して説明する。図１は本発明の実施の形態に
係るＣＰＵ回路装置の構成図である。図２は図１に示す
ＡＳＩＣの詳細ブロック図である。図１において、１は
本発明のＡＳＩＣで構成するデコーダであり、２は／Ｒ
ＡＭ Ｈ用セレクトピンでありＬにしておくことでリセ
ット時、フローティング状態にして／ＲＡＭ Ｈの出力
を停止し、又、Ｈの状態にすれば通常の／ＲＡＭＨ出力
回路となる、というように図４のように外部からの指定
信号入力で行った８ｂｉｔ指定をＡＳＩＣ１内で自動的
に行い、且つＬ→Ｈ、Ｈ→Ｌ双方向の切換えが可能な双
方向セレクトピンを構成している。３は／ＲＡＭ Ｌ用
のセレクトピン、４はＲＯＭ１６ｂｉｔのセレクトピ
ン、５はアドレス信号ピンである。つぎに図２を参照し
て動作について説明する。図２は、アドレス入力部２０
からのアドレスによりＲＯＭ、ＲＡＭのセレクトを行う
デコーダの構成を示している。ＲＡＭセレクトについて
は、／ＲＡＭ Ｌ８ｂｉｔはＯＲ２１を通すＡ０とアド
レス２０のＡＮＤ２２によるアドレス・ラッチにより／
ＲＡＭ Ｌセレクトピン３の出力はＬとなりアクセス可
能である。一方、／ＲＡＭ Ｈは／ＢＨＥとアドレス２
０のＡＮＤ２３によるアドレス・ラッチにより、／ＲＡ
Ｍ Ｈセレクトピン２の出力はＬであり、こちらもアク
セス可能で、この状態は図３に示したような１６ｂｉｔ
幅の時の状態である。ここで、本実施の形態では図１の
ように、／ＲＡＭ Ｈセレクトピン２はＬになっている
ので、リセットが行われると／ＲＥＳはＬ→Ｈに変わ
り、ＦＦ回路２４が／ＲＡＭ Ｈセレクトピン２の状態
ＬをラッチしてＯＲ２５の出力はＨとなり、Ｌ能動のイ
ンバータ２６の出力側はフローティング状態のままとな
って、／ＲＡＭ Ｈピン２へはセレクト信号が出力され
ない。この時／ＲＡＭ Ｌは、ＦＦ２４の出力がＯＲ２
１でＡ０とＯＲとなるので、ＡＮＤ２２は動作して／Ｒ
ＡＭ Ｌセレクトピン３からはＬを出力する。この場合
８ｂｉｔの出力はＬになりＣＰＵは８ｂｉｔでＲＡＭア
クセスを行うことになる。これで使用しない／ＲＡＭ
Ｈ分のピンは減らすことが可能になる。なお、／ＲＡＭ
Ｈを出力として使用したい時はピン２が、イニシァル
時抵抗２７でプルアップされているので、ＦＦ２４には
Ｈがラッチされインバータ２６はＬ能動となって、／Ｒ
ＡＭ Ｈセレクトピン２にはセレクト信号Ｌが出力され
るので、通常のＲＡＭ８ｂｉｔ回路として使用できると
いう、状態によって双方向の設定が可能な双方向セレク
トピンが構成できる。又、ＡＮＤ２２の出力と／８ｂｉ
ｔのＯＲ回路２８は１６／８ビット幅の識別符号回路
で、ＲＡＭ、ＲＯＭ側へ識別符号を出力する。１６／８
ビット幅の識別信号は、このＯＲ２８からの信号、ある
いは／ＲＡＭ Ｈのセレクトピン２を読み込むＦＦ２４
の出力信号等を、回路装置内の各種の切換信号として使
用することも可能である。以上は本発明を、ＣＰＵの周
辺に用いられるＡＳＩＣについての実施例で説明してい
るが、本発明はこれに限定されるものではなく、外部の
メモリ空間などを１６ビット・８ビットに切り替えられ
るバスサイジング機能を有するＣＰＵ回路装置について
はもちろん、出力に用いられるＩＣのＰＩＮの状態を読
み込めるＬＳＩであればすべて本発明が適用可能であ
る。
【０００６】
【発明の効果】以上説明したように、本発明によれば、
出力ピンの一部をリセット時フローティング状態とし、
その状態を読み込み内部回路の状態の切換えに用いるよ
うにしたので、ＡＳＩＣの内部回路の工夫でピン数を減
らして小形化が可能になる。
出力ピンの一部をリセット時フローティング状態とし、
その状態を読み込み内部回路の状態の切換えに用いるよ
うにしたので、ＡＳＩＣの内部回路の工夫でピン数を減
らして小形化が可能になる。
【図１】本発明の実施の形態に係るＣＰＵ回路装置の構
成図である。
成図である。
【図２】図１に示すＡＳＩＣの詳細ブロック図である。
【図３】従来の１６ｂｉｔ幅のＣＰＵ回路装置の構成図
である。
である。
【図４】従来の８ｂｉｔ幅のＣＰＵ回路装置の構成図で
ある。
ある。
１ ＡＳＩＣ ２ ／ＲＡＭ Ｈセレクトピン ３ ／ＲＡＭ Ｌセレクトピン ４ ＲＯＭセレクトピン ５ アドレス信号ピン ２０ アドレス入力部 ２１、２５、２８ ＯＲ ２２、２３ ＡＮＤ ２４ ＦＦ ２６ インバータ ２７ プルアップ抵抗
Claims (2)
- 【請求項１】 出力に用いられるＩＣのＰＩＮをリセッ
ト時フローテイング状態とし、このＰＩＮの状態を読み
込み、当該読み込み結果を内部回路の状態の切り替えに
用いることを特徴とするＬＳＩ回路。 - 【請求項２】 ＣＰＵと、デコーダとしてのＩＣ回路
と、外部メモリと、で構成されるＣＰＵ回路装置におい
て、 前記ＩＣとして請求項１記載のＬＳＩ回路を用いること
を特徴とするＣＰＵ回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26430897A JPH11110341A (ja) | 1997-09-29 | 1997-09-29 | Ｌｓｉ回路およびこれを用いたｃｐｕ回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26430897A JPH11110341A (ja) | 1997-09-29 | 1997-09-29 | Ｌｓｉ回路およびこれを用いたｃｐｕ回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11110341A true JPH11110341A (ja) | 1999-04-23 |
Family
ID=17401382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26430897A Pending JPH11110341A (ja) | 1997-09-29 | 1997-09-29 | Ｌｓｉ回路およびこれを用いたｃｐｕ回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11110341A (ja) |
-
1997
- 1997-09-29 JP JP26430897A patent/JPH11110341A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Effective date: 20040810 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060324 |
|
| A977 | Report on retrieval |
Effective date: 20061204 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061213 |
|
| A521 | Written amendment |
Effective date: 20070205 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20071129 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20080528 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20081001 |