JPH11103223A - ニューロオペアンプ回路 - Google Patents
ニューロオペアンプ回路Info
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- JPH11103223A JPH11103223A JP26061197A JP26061197A JPH11103223A JP H11103223 A JPH11103223 A JP H11103223A JP 26061197 A JP26061197 A JP 26061197A JP 26061197 A JP26061197 A JP 26061197A JP H11103223 A JPH11103223 A JP H11103223A
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Abstract
(57)【要約】
【課題】 従来のニューロオペアンプ回路では、電圧増
幅率が大きく変動し、それを抑制しようとすると、回路
を小型化できないという問題点があったが、本発明で
は、電圧増幅率の変動を抑制でき、回路を小型化できる
ニューロオペアンプ回路を提供する。 【解決手段】 多段に接続するときには、奇数段目の演
算容量ユニット２２と、偶数段目の演算容量ユニット２
２とを互いに逆向きに接続するニューロオペアンプ回路
である。
幅率が大きく変動し、それを抑制しようとすると、回路
を小型化できないという問題点があったが、本発明で
は、電圧増幅率の変動を抑制でき、回路を小型化できる
ニューロオペアンプ回路を提供する。 【解決手段】 多段に接続するときには、奇数段目の演
算容量ユニット２２と、偶数段目の演算容量ユニット２
２とを互いに逆向きに接続するニューロオペアンプ回路
である。
Description
【０００１】
【発明の属する技術分野】本発明は、マッチドフィルタ
等に用いられるニューロオペアンプ回路に係り、特にニ
ューロオペアンプを多段に接続しても電圧増幅率の変動
を抑制できるニューロオペアンプ回路に関する。
等に用いられるニューロオペアンプ回路に係り、特にニ
ューロオペアンプを多段に接続しても電圧増幅率の変動
を抑制できるニューロオペアンプ回路に関する。
【０００２】
【従来の技術】マッチドフィルタやアナログフィルタの
構成部分であるサンプルホールド回路は、ニューロオペ
アンプ回路を多段に接続したもので実現することができ
る。
構成部分であるサンプルホールド回路は、ニューロオペ
アンプ回路を多段に接続したもので実現することができ
る。
【０００３】ニューロオペアンプ回路を利用した従来の
サンプルホールド回路の一例について、図２を用いて説
明する。図２は、従来のサンプルホールド回路の一例を
表す構成ブロック図である。
サンプルホールド回路の一例について、図２を用いて説
明する。図２は、従来のサンプルホールド回路の一例を
表す構成ブロック図である。
【０００４】図２に示すように、従来のサンプルホール
ド回路は、第１のスイッチ１と、ニューロオペアンプ回
路２と、第２のスイッチ３とから基本的に構成されてい
る。つまり、従来のサンプルホールド回路は、第１のス
イッチ１と、ニューロオペアンプ回路２とから構成され
る第１のブロックと、第２のスイッチ３と、ニューロオ
ペアンプ回路２とから構成される第２のブロックとを交
互に多段に接続したものである。
ド回路は、第１のスイッチ１と、ニューロオペアンプ回
路２と、第２のスイッチ３とから基本的に構成されてい
る。つまり、従来のサンプルホールド回路は、第１のス
イッチ１と、ニューロオペアンプ回路２とから構成され
る第１のブロックと、第２のスイッチ３と、ニューロオ
ペアンプ回路２とから構成される第２のブロックとを交
互に多段に接続したものである。
【０００５】以下、各部を具体的に説明する。第１のス
イッチ１は、図３に示すように、外部から入力されるク
ロック信号を反転するインバータ１１と、Ｐ〜Ｓの４つ
の端子を備え、例えばクロック信号が「１」のときにの
み端子Ｑと端子Ｓとの間を短絡するＣＭＯＳスイッチ１
２とから構成されている。図３は、第１のスイッチの一
例を表す構成ブロック図である。ここで、クロック信号
は、１ビットのディジタル信号であり、周期的に「１」
と「０」とを繰り返し出力するようになっている。
イッチ１は、図３に示すように、外部から入力されるク
ロック信号を反転するインバータ１１と、Ｐ〜Ｓの４つ
の端子を備え、例えばクロック信号が「１」のときにの
み端子Ｑと端子Ｓとの間を短絡するＣＭＯＳスイッチ１
２とから構成されている。図３は、第１のスイッチの一
例を表す構成ブロック図である。ここで、クロック信号
は、１ビットのディジタル信号であり、周期的に「１」
と「０」とを繰り返し出力するようになっている。
【０００６】また、クロック信号は、端子Ｐにそのまま
入力され、インバータ１１によって反転されたクロック
信号は、端子Ｒに入力されている。そして、外部から入
力される電圧信号は、そのまま端子Ｑに入力され、端子
Ｓは、外部に電圧信号を出力する端子となっている。
入力され、インバータ１１によって反転されたクロック
信号は、端子Ｒに入力されている。そして、外部から入
力される電圧信号は、そのまま端子Ｑに入力され、端子
Ｓは、外部に電圧信号を出力する端子となっている。
【０００７】つまり、第１のスイッチ１は、クロック信
号が「１」であると、ＣＭＯＳスイッチ１２の端子Ｐに
は「１」が、端子Ｒには、インバータ１１を介して
「０」が入力され、端子Ｐに印加される電圧が端子Ｒに
印加される電圧よりも高くなるので、端子Ｑと端子Ｓと
が短絡し、端子Ｑに入力される電圧信号が端子Ｓを介し
て外部に出力されるようになっている。ニューロオペア
ンプ回路２は、第１のスイッチ１又は第２のスイッチ３
から入力された電圧信号を特定の増幅率で増幅して出力
するものであり、具体的には、後述する。
号が「１」であると、ＣＭＯＳスイッチ１２の端子Ｐに
は「１」が、端子Ｒには、インバータ１１を介して
「０」が入力され、端子Ｐに印加される電圧が端子Ｒに
印加される電圧よりも高くなるので、端子Ｑと端子Ｓと
が短絡し、端子Ｑに入力される電圧信号が端子Ｓを介し
て外部に出力されるようになっている。ニューロオペア
ンプ回路２は、第１のスイッチ１又は第２のスイッチ３
から入力された電圧信号を特定の増幅率で増幅して出力
するものであり、具体的には、後述する。
【０００８】第２のスイッチ３は、図３に示す第１のス
イッチ１とほぼ同様のものであるが、クロック信号がＣ
ＭＯＳスイッチ１２の端子Ｒ′にそのまま入力され、イ
ンバータ１１により反転されたクロック信号がＣＭＯＳ
スイッチ１２の端子Ｐ′に入力されているところが異な
っている。
イッチ１とほぼ同様のものであるが、クロック信号がＣ
ＭＯＳスイッチ１２の端子Ｒ′にそのまま入力され、イ
ンバータ１１により反転されたクロック信号がＣＭＯＳ
スイッチ１２の端子Ｐ′に入力されているところが異な
っている。
【０００９】つまり、第２のスイッチ３は、クロック信
号として第１のスイッチ１と同じものが入力されている
と、第１のスイッチ１のＣＭＯＳスイッチ１２の端子Ｑ
と端子Ｓとが短絡しているときには、ＣＭＯＳスイッチ
１２の端子Ｑ′と端子Ｓ′とが短絡していないようにな
っている。尚、第２のスイッチ３のＣＭＯＳスイッチ１
２の端子を表す符号には区別のためにダッシュを付加す
ることとした。
号として第１のスイッチ１と同じものが入力されている
と、第１のスイッチ１のＣＭＯＳスイッチ１２の端子Ｑ
と端子Ｓとが短絡しているときには、ＣＭＯＳスイッチ
１２の端子Ｑ′と端子Ｓ′とが短絡していないようにな
っている。尚、第２のスイッチ３のＣＭＯＳスイッチ１
２の端子を表す符号には区別のためにダッシュを付加す
ることとした。
【００１０】ここで、ニューロオペアンプ回路２につい
て具体的に、図４を参照しつつ説明する。図４は、汎用
のニューロオペアンプ回路２の一例を表す構成ブロック
図である。ニューロオペアンプ回路２は、図４に示すよ
うに、複数のＰチャネルＭＯＳトランジスタとＮチャネ
ルＭＯＳトランジスタとを備えた、いわゆるプッシュプ
ル型の増幅器である３段インバータ２１と、複数の入力
容量Ｃ１〜Ｃｎと、フィードバック容量であるＣｆとか
ら構成されている。ここで、電源電圧は、Ｖddであると
している。
て具体的に、図４を参照しつつ説明する。図４は、汎用
のニューロオペアンプ回路２の一例を表す構成ブロック
図である。ニューロオペアンプ回路２は、図４に示すよ
うに、複数のＰチャネルＭＯＳトランジスタとＮチャネ
ルＭＯＳトランジスタとを備えた、いわゆるプッシュプ
ル型の増幅器である３段インバータ２１と、複数の入力
容量Ｃ１〜Ｃｎと、フィードバック容量であるＣｆとか
ら構成されている。ここで、電源電圧は、Ｖddであると
している。
【００１１】汎用のニューロオペアンプ回路２では、複
数の電圧信号Ｖ１〜Ｖｎの入力を各々対応する入力容量
Ｃ１〜Ｃｎを介して受けることにより、次の［数１］で
表される演算を行い、電圧信号Ｖout を出力するように
なっている。
数の電圧信号Ｖ１〜Ｖｎの入力を各々対応する入力容量
Ｃ１〜Ｃｎを介して受けることにより、次の［数１］で
表される演算を行い、電圧信号Ｖout を出力するように
なっている。
【００１２】
【数１】
【００１３】以下では、説明を簡略にするために、入力
される電圧信号及び入力容量を１つである場合に限って
説明する。この場合のニューロオペアンプ回路は、具体
的には図５に示すように、３段インバータ２１と、演算
容量ユニット２２とから構成されているものである。図
５は、ニューロオペアンプ回路２の一例を表す構成ブロ
ック図である。
される電圧信号及び入力容量を１つである場合に限って
説明する。この場合のニューロオペアンプ回路は、具体
的には図５に示すように、３段インバータ２１と、演算
容量ユニット２２とから構成されているものである。図
５は、ニューロオペアンプ回路２の一例を表す構成ブロ
ック図である。
【００１４】ここで、演算容量ユニット２２は、入力容
量Ｃ１と、フィードバック容量Ｃｆとを１つの素子とし
て実現したもので、具体的には、図６（ａ）に示すよう
なマスクパターンを備えた素子である。図６は、演算容
量ユニット２２のマスクパターンの一例を表す説明図で
ある。
量Ｃ１と、フィードバック容量Ｃｆとを１つの素子とし
て実現したもので、具体的には、図６（ａ）に示すよう
なマスクパターンを備えた素子である。図６は、演算容
量ユニット２２のマスクパターンの一例を表す説明図で
ある。
【００１５】図６（ａ）に示すように、演算容量ユニッ
ト２２では、コンデンサＣ１，Ｃｆの電極を細かく分割
して千鳥状に配列してある。これは、各コンデンサとし
て機能する電極の形状がマスクパターンの加工ばらつき
によって、コンデンサの容量が規格通りにならないこと
を考慮して、各電極ごとに、ばらつきを分散して、第１
のコンデンサＣ１と第２のコンデンサＣｆとの容量の比
を１に近づけるためである。
ト２２では、コンデンサＣ１，Ｃｆの電極を細かく分割
して千鳥状に配列してある。これは、各コンデンサとし
て機能する電極の形状がマスクパターンの加工ばらつき
によって、コンデンサの容量が規格通りにならないこと
を考慮して、各電極ごとに、ばらつきを分散して、第１
のコンデンサＣ１と第２のコンデンサＣｆとの容量の比
を１に近づけるためである。
【００１６】演算容量ユニット２２の第１のコンデンサ
Ｃ１は、図５に示すように、その端子の一方を入力端子
に、また、他方を第２のコンデンサＣｆの一方の端子に
接続されている。尚、以下、入力端子を端子Ａと称し、
第２のコンデンサＣｆの両端の端子をそれぞれ端子Ｂ、
端子Ｃと称することとする。
Ｃ１は、図５に示すように、その端子の一方を入力端子
に、また、他方を第２のコンデンサＣｆの一方の端子に
接続されている。尚、以下、入力端子を端子Ａと称し、
第２のコンデンサＣｆの両端の端子をそれぞれ端子Ｂ、
端子Ｃと称することとする。
【００１７】従って、上記第１のコンデンサＣ１の両端
は、それぞれ端子Ａと端子Ｂとに接続されていることと
なり、３段インバータは、端子Ｂから入力された電圧信
号を増幅して端子Ｃに出力し、さらにフィードバック容
量Ｃｆを介して、出力した電圧信号を帰還して入力され
るようになっている。
は、それぞれ端子Ａと端子Ｂとに接続されていることと
なり、３段インバータは、端子Ｂから入力された電圧信
号を増幅して端子Ｃに出力し、さらにフィードバック容
量Ｃｆを介して、出力した電圧信号を帰還して入力され
るようになっている。
【００１８】そして、図２に示すニューロオペアンプ回
路２の端子Ｃは、第１のスイッチ１又は第２のスイッチ
３を介して次段のニューロオペアンプ回路２の端子Ａに
接続されている。
路２の端子Ｃは、第１のスイッチ１又は第２のスイッチ
３を介して次段のニューロオペアンプ回路２の端子Ａに
接続されている。
【００１９】ここで、従来のニューロオペアンプ回路の
動作について説明すると、初段のニューロオペアンプ回
路２の端子Ａに入力される電圧信号Ｖ０と、当該ニュー
ロオペアンプ回路２の端子Ｃから出力され、次段のニュ
ーロオペアンプ回路２の端子Ａに入力される電圧信号Ｖ
１との関係を数式で表すと、次の［数２］に示されるも
のとなる。
動作について説明すると、初段のニューロオペアンプ回
路２の端子Ａに入力される電圧信号Ｖ０と、当該ニュー
ロオペアンプ回路２の端子Ｃから出力され、次段のニュ
ーロオペアンプ回路２の端子Ａに入力される電圧信号Ｖ
１との関係を数式で表すと、次の［数２］に示されるも
のとなる。
【００２０】
【数２】
【００２１】理論的には、Ｃ１＝Ｃｆとすることがで
き、この場合は、Ｃ１／Ｃｆが１となるので、［数２］
は、次の［数３］のようになる。
き、この場合は、Ｃ１／Ｃｆが１となるので、［数２］
は、次の［数３］のようになる。
【００２２】
【数３】
【００２３】従って、３段インバータ２１に対応するブ
ロックの一つ一つは、しきい値電圧Ｖdd／２に対して電
圧増幅率１の反転オペアンプと同様に動作するようにな
る。
ロックの一つ一つは、しきい値電圧Ｖdd／２に対して電
圧増幅率１の反転オペアンプと同様に動作するようにな
る。
【００２４】
【発明が解決しようとする課題】しかしながら、上記従
来のニューロオペアンプ回路では、第１のコンデンサと
第２のコンデンサとの容量を現実には一致させることが
できず、それらの比に従って、出力する電圧信号が変動
し、かつ実際の回路に適用する場合には、多段に接続し
て用いるため、かかる電圧信号の変動が累積して、電圧
増幅率が大きく変動するという問題点があった。
来のニューロオペアンプ回路では、第１のコンデンサと
第２のコンデンサとの容量を現実には一致させることが
できず、それらの比に従って、出力する電圧信号が変動
し、かつ実際の回路に適用する場合には、多段に接続し
て用いるため、かかる電圧信号の変動が累積して、電圧
増幅率が大きく変動するという問題点があった。
【００２５】また、上記従来のニューロオペアンプ回路
では、演算容量ユニットにおけるコンデンサの電極を複
数に分割し、千鳥状に配置しているために、演算容量ユ
ニットを実現する回路のサイズを小さくすることができ
ないという問題点があった。
では、演算容量ユニットにおけるコンデンサの電極を複
数に分割し、千鳥状に配置しているために、演算容量ユ
ニットを実現する回路のサイズを小さくすることができ
ないという問題点があった。
【００２６】本発明は上記実情に鑑みて為されたもの
で、電圧増幅率の変動を抑制でき、サイズを縮小できる
ニューロオペアンプ回路を提供することを目的とする。
で、電圧増幅率の変動を抑制でき、サイズを縮小できる
ニューロオペアンプ回路を提供することを目的とする。
【００２７】
【課題を解決するための手段】上記従来例の問題点を解
決するための請求項１記載の発明は、ニューロオペアン
プ回路において、演算容量ユニットと３段インバータと
を備え、多段に接続されるニューロオペアンプ回路であ
って、偶数段目の演算容量ユニットを逆向きに接続する
ことを特徴としており、多段に接続しても、奇数段目で
発生した増幅率の変動を偶数段目で相殺して抑制でき
る。
決するための請求項１記載の発明は、ニューロオペアン
プ回路において、演算容量ユニットと３段インバータと
を備え、多段に接続されるニューロオペアンプ回路であ
って、偶数段目の演算容量ユニットを逆向きに接続する
ことを特徴としており、多段に接続しても、奇数段目で
発生した増幅率の変動を偶数段目で相殺して抑制でき
る。
【００２８】上記従来例の問題点を解決するための請求
項２記載の発明は、請求項１記載のニューロオペアンプ
回路において、演算容量ユニットにてコンデンサとして
働く電極が、１コンデンサに対して１又は２の電極の組
で実現されていることを特徴としており、ニューロオペ
アンプ回路を小型化できる。
項２記載の発明は、請求項１記載のニューロオペアンプ
回路において、演算容量ユニットにてコンデンサとして
働く電極が、１コンデンサに対して１又は２の電極の組
で実現されていることを特徴としており、ニューロオペ
アンプ回路を小型化できる。
【００２９】
【発明の実施の形態】本発明の実施の形態を図面を参照
しながら説明する。本発明に係るニューロオペアンプ回
路（本回路）は、容量比のずれがマスクパターンの形状
によって決まるため、各段の容量比のずれが一定である
ことに着目して、奇数段目の演算容量ユニットで発生し
た電圧増幅率の変動を偶数段目の演算容量ユニットで相
殺するように配線したもので、電圧増幅率の変動を抑制
できるものである。
しながら説明する。本発明に係るニューロオペアンプ回
路（本回路）は、容量比のずれがマスクパターンの形状
によって決まるため、各段の容量比のずれが一定である
ことに着目して、奇数段目の演算容量ユニットで発生し
た電圧増幅率の変動を偶数段目の演算容量ユニットで相
殺するように配線したもので、電圧増幅率の変動を抑制
できるものである。
【００３０】すなわち、本回路は、第１のコンデンサＣ
１と第２のコンデンサＣｆとが同じ容量を有しているこ
とに着目して、偶数段目の第２のコンデンサＣｆのマス
クパターンを第１のコンデンサＣ１のマスクパターンに
擬制して用い、第１のコンデンサＣ１のマスクパターン
を第２のコンデンサＣｆのマスクパターンとして擬制し
て用いるものである。
１と第２のコンデンサＣｆとが同じ容量を有しているこ
とに着目して、偶数段目の第２のコンデンサＣｆのマス
クパターンを第１のコンデンサＣ１のマスクパターンに
擬制して用い、第１のコンデンサＣ１のマスクパターン
を第２のコンデンサＣｆのマスクパターンとして擬制し
て用いるものである。
【００３１】本回路を図１を使って説明する。図１は、
本回路を利用したサンプルホールドの概略構成ブロック
図である。尚、図１では、各ブロックの間にあるべき第
１のスイッチ及び第２のスイッチを省略している。
本回路を利用したサンプルホールドの概略構成ブロック
図である。尚、図１では、各ブロックの間にあるべき第
１のスイッチ及び第２のスイッチを省略している。
【００３２】本回路は、図２を用いて説明した従来のニ
ューロオペアンプ回路と同様に、３段インバータ２１
と、演算容量ユニット２２とを備えているものである
が、各段の接続の状態が少々異なっている。
ューロオペアンプ回路と同様に、３段インバータ２１
と、演算容量ユニット２２とを備えているものである
が、各段の接続の状態が少々異なっている。
【００３３】すなわち、本回路では、初段など奇数番目
の段にあたるブロックの端子Ｃから出力される電圧信号
は、次段（偶数番目の段）にあたるブロックの端子Ａで
はなく、端子Ｃに出力されるようになっている。また、
偶数番目の段のブロックは、端子Ａを出力端子とし、当
該端子Ａから出力される電圧信号は、次段（奇数番目の
段）のブロックの端子Ａに出力されるようになる。
の段にあたるブロックの端子Ｃから出力される電圧信号
は、次段（偶数番目の段）にあたるブロックの端子Ａで
はなく、端子Ｃに出力されるようになっている。また、
偶数番目の段のブロックは、端子Ａを出力端子とし、当
該端子Ａから出力される電圧信号は、次段（奇数番目の
段）のブロックの端子Ａに出力されるようになる。
【００３４】ここで、このようにした場合の初段のニュ
ーロオペアンプ回路２の端子Ａに入力される電圧信号Ｖ
０と、当該ニューロオペアンプ回路２の端子Ｃから次段
のニューロオペアンプ回路２の端子Ｃに出力される電圧
信号Ｖ１との関係は、従来と同様に［数２］で表される
ものとなるが、Ｖ１の入力を受けたニューロオペアンプ
回路２の端子Ａから、さらに次段のニューロオペアンプ
回路２の端子Ａに出力される電圧信号Ｖ２は、Ｖ２とＶ
１との関係が次の［数４］で表されることとなる。
ーロオペアンプ回路２の端子Ａに入力される電圧信号Ｖ
０と、当該ニューロオペアンプ回路２の端子Ｃから次段
のニューロオペアンプ回路２の端子Ｃに出力される電圧
信号Ｖ１との関係は、従来と同様に［数２］で表される
ものとなるが、Ｖ１の入力を受けたニューロオペアンプ
回路２の端子Ａから、さらに次段のニューロオペアンプ
回路２の端子Ａに出力される電圧信号Ｖ２は、Ｖ２とＶ
１との関係が次の［数４］で表されることとなる。
【００３５】
【数４】
【００３６】従って、Ｖ２とＶ０との関係は、［数４］
に［数２］を代入して、次の［数５］に表されるものと
なる。
に［数２］を代入して、次の［数５］に表されるものと
なる。
【００３７】
【数５】
【００３８】すなわち、本回路の奇数番目のブロックが
出力する電圧信号は必ず［数２］のＶ１に等しくなり、
本回路の偶数番目のブロックが出力する電圧信号は必ず
Ｖ０に等しくなる。
出力する電圧信号は必ず［数２］のＶ１に等しくなり、
本回路の偶数番目のブロックが出力する電圧信号は必ず
Ｖ０に等しくなる。
【００３９】つまり、本回路によれば、多段に接続して
も電圧増幅率の変動を抑制することができる効果があ
り、このように接続することによって、演算容量ユニッ
ト２２のコンデンサの電極を多数に分割する必要もなく
なるため、例えば、演算容量ユニット２２を図６（ｂ）
に示すように２つの電極で実現でき、ニューロオペアン
プ回路２を小型化できる効果がある。また、電極を分割
する場合にも、分割の個数を１コンデンサにつき、２〜
３個程度として、ニューロオペアンプ回路２を小型化す
ることも考えられる。
も電圧増幅率の変動を抑制することができる効果があ
り、このように接続することによって、演算容量ユニッ
ト２２のコンデンサの電極を多数に分割する必要もなく
なるため、例えば、演算容量ユニット２２を図６（ｂ）
に示すように２つの電極で実現でき、ニューロオペアン
プ回路２を小型化できる効果がある。また、電極を分割
する場合にも、分割の個数を１コンデンサにつき、２〜
３個程度として、ニューロオペアンプ回路２を小型化す
ることも考えられる。
【００４０】
【発明の効果】請求項１記載の発明によれば、多段に接
続されるニューロオペアンプ回路であって、偶数段目の
演算容量ユニットを逆向きに接続するニューロオペアン
プ回路としているので、多段に接続しても、奇数段目で
発生した増幅率の変動を偶数段目で相殺して抑制できる
効果がある。
続されるニューロオペアンプ回路であって、偶数段目の
演算容量ユニットを逆向きに接続するニューロオペアン
プ回路としているので、多段に接続しても、奇数段目で
発生した増幅率の変動を偶数段目で相殺して抑制できる
効果がある。
【００４１】請求項２記載の発明によれば、演算容量ユ
ニットにおいてコンデンサとして働く電極が１又は２の
電極の組で実現された請求項１記載のニューロオペアン
プ回路としているので、多段に接続しても、奇数段目で
発生した増幅率の変動を偶数段目で相殺して抑制できる
ことを利用して、電極の分割の数を少なくすることがで
き、従って演算容量ユニットを小型にして、ニューロオ
ペアンプ回路を小型化できる効果がある。
ニットにおいてコンデンサとして働く電極が１又は２の
電極の組で実現された請求項１記載のニューロオペアン
プ回路としているので、多段に接続しても、奇数段目で
発生した増幅率の変動を偶数段目で相殺して抑制できる
ことを利用して、電極の分割の数を少なくすることがで
き、従って演算容量ユニットを小型にして、ニューロオ
ペアンプ回路を小型化できる効果がある。
【図１】本回路を利用したサンプルホールドの概略構成
ブロック図である。
ブロック図である。
【図２】従来のサンプルホールド回路の一例を表す構成
ブロック図である。
ブロック図である。
【図３】第１のスイッチの一例を表す構成ブロック図で
ある。
ある。
【図４】汎用のニューロオペアンプ回路２の一例を表す
構成ブロック図である。
構成ブロック図である。
【図５】ニューロオペアンプ回路２の一例を表す構成ブ
ロック図である。
ロック図である。
【図６】演算容量ユニット２２のマスクパターンの一例
を表す説明図である。
を表す説明図である。
１…第１のスイッチ、 ２…ニューロオペアンプ回路、
３…第２のスイッチ、 １１…インバータ、１２…Ｃ
ＭＯＳスイッチ、 ２１…３段インバータ、２２…演算
容量ユニット
３…第２のスイッチ、 １１…インバータ、１２…Ｃ
ＭＯＳスイッチ、 ２１…３段インバータ、２２…演算
容量ユニット
フロントページの続き (72)発明者 戸舘 高広 東京都中野区東中野三丁目14番20号 国際 電気株式会社内 (72)発明者 本間 聖人 東京都中野区東中野三丁目14番20号 国際 電気株式会社内 (72)発明者 寿 国梁 東京都世田谷区北沢三丁目５番18号鷹山ビ ル 株式会社鷹山内
Claims (2)
- 【請求項１】 演算容量ユニットと３段インバータとを
備え、多段に接続されるニューロオペアンプ回路であっ
て、偶数段目の演算容量ユニットを逆向きに接続するこ
とを特徴とするニューロオペアンプ回路。 - 【請求項２】 ニューロオペアンプ回路の演算容量ユニ
ットにおけるコンデンサとして働く電極が、１コンデン
サに対して１又は２の電極の組で実現されていることを
特徴とする請求項１記載のニューロオペアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26061197A JP3561612B2 (ja) | 1997-09-25 | 1997-09-25 | ニューロオペアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26061197A JP3561612B2 (ja) | 1997-09-25 | 1997-09-25 | ニューロオペアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11103223A true JPH11103223A (ja) | 1999-04-13 |
| JP3561612B2 JP3561612B2 (ja) | 2004-09-02 |
Family
ID=17350343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26061197A Expired - Fee Related JP3561612B2 (ja) | 1997-09-25 | 1997-09-25 | ニューロオペアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3561612B2 (ja) |
-
1997
- 1997-09-25 JP JP26061197A patent/JP3561612B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3561612B2 (ja) | 2004-09-02 |
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