JP3561612B2 - ニューロオペアンプ回路 - Google Patents
ニューロオペアンプ回路 Download PDFInfo
- Publication number
- JP3561612B2 JP3561612B2 JP26061197A JP26061197A JP3561612B2 JP 3561612 B2 JP3561612 B2 JP 3561612B2 JP 26061197 A JP26061197 A JP 26061197A JP 26061197 A JP26061197 A JP 26061197A JP 3561612 B2 JP3561612 B2 JP 3561612B2
- Authority
- JP
- Japan
- Prior art keywords
- neuro
- operational amplifier
- terminal
- input
- voltage signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Amplifiers (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、マッチドフィルタ等に用いられるニューロオペアンプ回路に係り、特にニューロオペアンプを多段に接続しても電圧増幅率の変動を抑制できるニューロオペアンプ回路に関する。
【０００２】
【従来の技術】
マッチドフィルタやアナログフィルタの構成部分であるサンプルホールド回路は、ニューロオペアンプユニットを多段に接続したもので実現することができる。
【０００３】
ニューロオペアンプ回路を利用した従来のサンプルホールド回路の一例について、図２を用いて説明する。図２は、従来のサンプルホールド回路の一例を表す構成ブロック図である。
【０００４】
図２に示すように、従来のサンプルホールド回路は、第１のスイッチ１と、ニューロオペアンプユニット２と、第２のスイッチ３とから基本的に構成されている。
つまり、従来のサンプルホールド回路は、第１のスイッチ１と、ニューロオペアンプユニット２とから構成される第１のブロックと、第２のスイッチ３と、ニューロオペアンプユニット２とから構成される第２のブロックとを交互に多段に接続したものである。
【０００５】
以下、各部を具体的に説明する。
第１のスイッチ１は、図３に示すように、外部から入力されるクロック信号を反転するインバータ１１と、Ｐ〜Ｓの４つの端子を備え、例えばクロック信号が「１」のときにのみ端子Ｑと端子Ｓとの間を短絡するＣＭＯＳスイッチ１２とから構成されている。図３は、第１のスイッチの一例を表す構成ブロック図である。
ここで、クロック信号は、１ビットのディジタル信号であり、周期的に「１」と「０」とを繰り返し出力するようになっている。
【０００６】
また、クロック信号は、端子Ｐにそのまま入力され、インバータ１１によって反転されたクロック信号は、端子Ｒに入力されている。
そして、外部から入力される電圧信号は、そのまま端子Ｑに入力され、端子Ｓは、外部に電圧信号を出力する端子となっている。
【０００７】
つまり、第１のスイッチ１は、クロック信号が「１」であると、ＣＭＯＳスイッチ１２の端子Ｐには「１」が、端子Ｒには、インバータ１１を介して「０」が入力され、端子Ｐに印加される電圧が端子Ｒに印加される電圧よりも高くなるので、端子Ｑと端子Ｓとが短絡し、端子Ｑに入力される電圧信号が端子Ｓを介して外部に出力されるようになっている。
ニューロオペアンプユニット２は、第１のスイッチ１又は第２のスイッチ３から入力された電圧信号を特定の増幅率で増幅して出力するものであり、具体的には、後述する。
【０００８】
第２のスイッチ３は、図３に示す第１のスイッチ１とほぼ同様のものであるが、クロック信号がＣＭＯＳスイッチ１２の端子Ｒ′にそのまま入力され、インバータ１１により反転されたクロック信号がＣＭＯＳスイッチ１２の端子Ｐ′に入力されているところが異なっている。
【０００９】
つまり、第２のスイッチ３は、クロック信号として第１のスイッチ１と同じものが入力されていると、第１のスイッチ１のＣＭＯＳスイッチ１２の端子Ｑと端子Ｓとが短絡しているときには、ＣＭＯＳスイッチ１２の端子Ｑ′と端子Ｓ′とが短絡していないようになっている。
尚、第２のスイッチ３のＣＭＯＳスイッチ１２の端子を表す符号には区別のためにダッシュを付加することとした。
【００１０】
ここで、ニューロオペアンプユニット２について具体的に、図４を参照しつつ説明する。図４は、汎用のニューロオペアンプユニット２の一例を表す構成ブロック図である。
ニューロオペアンプユニット２は、図４に示すように、複数のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを備えた、いわゆるプッシュプル型の増幅器である３段インバータ２１と、複数の入力容量Ｃ１〜Ｃｎと、フィードバック容量であるＣｆとから構成されている。ここで、電源電圧は、Ｖｄｄであるとしている。
【００１１】
汎用のニューロオペアンプユニット２では、複数の電圧信号Ｖ１〜Ｖｎの入力を各々対応する入力容量Ｃ１〜Ｃｎを介して受けることにより、次の［数１］で表される演算を行い、電圧信号Ｖｏｕｔ を出力するようになっている。
【００１２】
【数１】
【００１３】
以下では、説明を簡略にするために、入力される電圧信号及び入力容量を１つである場合に限って説明する。
この場合のニューロオペアンプユニットは、具体的には図５に示すように、３段インバータ２１と、演算容量ユニット２２とから構成されているものである。図５は、ニューロオペアンプユニット２の一例を表す構成ブロック図である。
【００１４】
ここで、演算容量ユニット２２は、入力容量Ｃ１と、フィードバック容量Ｃｆとを１つの素子として実現したもので、具体的には、図６（ａ）に示すようなマスクパターンを備えた素子である。図６は、演算容量ユニット２２のマスクパターンの一例を表す説明図である。
【００１５】
図６（ａ）に示すように、演算容量ユニット２２では、コンデンサＣ１，Ｃｆの電極を細かく分割して千鳥状に配列してある。
これは、各コンデンサとして機能する電極の形状がマスクパターンの加工ばらつきによって、コンデンサの容量が規格通りにならないことを考慮して、各電極ごとに、ばらつきを分散して、第１のコンデンサＣ１と第２のコンデンサＣｆとの容量の比を１に近づけるためである。
【００１６】
演算容量ユニット２２の第１のコンデンサＣ１は、図５に示すように、その端子の一方を入力端子に、また、他方を第２のコンデンサＣｆの一方の端子に接続されている。尚、以下、入力端子を端子Ａと称し、第２のコンデンサＣｆの両端の端子をそれぞれ端子Ｂ、端子Ｃと称することとする。
【００１７】
従って、上記第１のコンデンサＣ１の両端は、それぞれ端子Ａと端子Ｂとに接続されていることとなり、３段インバータは、端子Ｂから入力された電圧信号を増幅して端子Ｃに出力し、さらにフィードバック容量Ｃｆを介して、出力した電圧信号を帰還して入力されるようになっている。
【００１８】
そして、図２に示すニューロオペアンプユニット２の端子Ｃは、第１のスイッチ１又は第２のスイッチ３を介して次段のニューロオペアンプユニット２の端子Ａに接続されている。
【００１９】
ここで、従来のニューロオペアンプ回路の動作について説明すると、初段のニューロオペアンプユニット２の端子Ａに入力される電圧信号Ｖ０と、当該ニューロオペアンプユニット２の端子Ｃから出力され、次段のニューロオペアンプユニット２の端子Ａに入力される電圧信号Ｖ１との関係を数式で表すと、次の［数２］に示されるものとなる。
【００２０】
【数２】
【００２１】
理論的には、Ｃ１＝Ｃｆとすることができ、この場合は、Ｃ１／Ｃｆが１となるので、［数２］は、次の［数３］のようになる。
【００２２】
【数３】
【００２３】
従って、３段インバータ２１に対応するブロックの一つ一つは、しきい値電圧Ｖｄｄ／２に対して電圧増幅率１の反転オペアンプと同様に動作するようになる。
【００２４】
【発明が解決しようとする課題】
しかしながら、上記従来のニューロオペアンプ回路では、第１のコンデンサと第２のコンデンサとの容量を現実には一致させることができず、それらの比に従って、出力する電圧信号が変動し、かつ実際の回路に適用する場合には、多段に接続して用いるため、かかる電圧信号の変動が累積して、電圧増幅率が大きく変動するという問題点があった。
【００２５】
また、上記従来のニューロオペアンプ回路では、演算容量ユニットにおけるコンデンサの電極を複数に分割し、千鳥状に配置しているために、演算容量ユニットを実現する回路のサイズを小さくすることができないという問題点があった。
【００２６】
本発明は上記実情に鑑みて為されたもので、電圧増幅率の変動を抑制でき、サイズを縮小できるニューロオペアンプ回路を提供することを目的とする。
【００２７】
【課題を解決するための手段】
上記従来例の問題点を解決するための請求項１記載の発明は、入力容量及びフィードバック容量を有する演算容量ユニットと、３段インバータとを備えるニューロオペアンプユニットを複数段に接続するニューロオペアンプ回路であって、奇数段目のニューロオペアンプユニットは、入力容量を介して３段インバータに電圧信号を入力し、３段インバータからの電圧信号をフィードバック容量を介して３段インバータに帰還して入力し、偶数段目のニューロオペアンプユニットは 、フィードバック容量を介して３段インバータに電圧信号を入力し、３段インバータからの電圧信号を入力容量を介して３段インバータに帰還して入力することを特徴としており、多段に接続しても、奇数段目で発生した増幅率の変動を偶数段目で相殺して抑制できる。
【００２８】
上記従来例の問題点を解決するための請求項２記載の発明は、請求項１記載のニューロオペアンプ回路において、演算容量ユニットの容量における電極が、１つの演算容量ユニットに対して１組又は２組あることを特徴としており、ニューロオペアンプ回路を小型化できる。
【００２９】
【発明の実施の形態】
本発明の実施の形態を図面を参照しながら説明する。
本発明に係るニューロオペアンプ回路（本回路）は、容量比のずれがマスクパターンの形状によって決まるため、各段の容量比のずれが一定であることに着目して、奇数段目の演算容量ユニットで発生した電圧増幅率の変動を偶数段目の演算容量ユニットで相殺するように配線したもので、電圧増幅率の変動を抑制できるものである。
【００３０】
すなわち、本回路は、第１のコンデンサＣ１と第２のコンデンサＣｆとが同じ容量を有していることに着目して、偶数段目の第２のコンデンサＣｆのマスクパターンを第１のコンデンサＣ１のマスクパターンに擬制して用い、第１のコンデンサＣ１のマスクパターンを第２のコンデンサＣｆのマスクパターンとして擬制して用いるものである。
【００３１】
本回路を図１を使って説明する。図１は、本回路を利用したサンプルホールドの概略構成ブロック図である。
尚、図１では、各ブロックの間にあるべき第１のスイッチ及び第２のスイッチを省略している。
【００３２】
本回路は、図２を用いて説明した従来のニューロオペアンプ回路と同様に、３段インバータ２１と、演算容量ユニット２２とを備えているものであるが、各段の接続の状態が少々異なっている。
【００３３】
すなわち、本回路では、初段など奇数番目の段にあたるブロックの端子Ｃから出力される電圧信号は、次段（偶数番目の段）にあたるブロックの端子Ａではなく、端子Ｃに出力されるようになっている。
また、偶数番目の段のブロックは、端子Ａを出力端子とし、当該端子Ａから出力される電圧信号は、次段（奇数番目の段）のブロックの端子Ａに出力されるようになる。
【００３４】
ここで、このようにした場合の初段のニューロオペアンプユニット２の端子Ａに入力される電圧信号Ｖ０と、当該ニューロオペアンプユニット２の端子Ｃから次段のニューロオペアンプユニット２の端子Ｃに出力される電圧信号Ｖ１との関係は、従来と同様に［数２］で表されるものとなるが、Ｖ１の入力を受けたニューロオペアンプユニット２の端子Ａから、さらに次段のニューロオペアンプユニット２の端子Ａに出力される電圧信号Ｖ２は、Ｖ２とＶ１との関係が次の［数４］で表されることとなる。
【００３５】
【数４】
【００３６】
従って、Ｖ２とＶ０との関係は、［数４］に［数２］を代入して、次の［数５］に表されるものとなる。
【００３７】
【数５】
【００３８】
すなわち、本回路の奇数番目のブロックが出力する電圧信号は必ず［数２］のＶ１に等しくなり、本回路の偶数番目のブロックが出力する電圧信号は必ずＶ０に等しくなる。
【００３９】
つまり、本回路によれば、多段に接続しても電圧増幅率の変動を抑制することができる効果があり、このように接続することによって、演算容量ユニット２２のコンデンサの電極を多数に分割する必要もなくなるため、例えば、演算容量ユニット２２を図６（ｂ）に示すように２つの電極で実現でき、ニューロオペアンプ回路を小型化できる効果がある。
また、電極を分割する場合にも、分割の個数を１コンデンサにつき、２〜３個程度として、ニューロオペアンプ回路を小型化することも考えられる。
【００４０】
【発明の効果】
請求項１記載の発明によれば、入力容量及びフィードバック容量を有する演算容量ユニットと、３段インバータとを備えるニューロオペアンプユニットを複数段に接続するニューロオペアンプ回路であって、奇数段目のニューロオペアンプユニットは、入力容量を介して前記３段インバータに電圧信号を入力し、３段インバータで増幅された電圧信号を前記フィードバック容量を介して３段インバータに帰還して入力し、偶数段目のニューロオペアンプユニットは、フィードバック容量を介して３段インバータに電圧信号を入力し、３段インバータで増幅された電圧信号を入力容量を介して３段インバータに帰還して入力するニューロオペアンプ回路としているので、多段に接続しても、奇数段目で発生した増幅率の変動を偶数段目で相殺して抑制できる効果がある。
【００４１】
請求項２記載の発明によれば、演算容量ユニットの容量における電極が１つの演算容量に対して１組又は２組ある請求項１記載のニューロオペアンプ回路としているので、多段に接続しても、奇数段目で発生した増幅率の変動を偶数段目で相殺して抑制できることを利用して、電極の分割の数を少なくすることができ、従って演算容量ユニットを小型にして、ニューロオペアンプ回路を小型化できる効果がある。
【図面の簡単な説明】
【図１】本回路を利用したサンプルホールドの概略構成ブロック図である。
【図２】従来のサンプルホールド回路の一例を表す構成ブロック図である。
【図３】第１のスイッチの一例を表す構成ブロック図である。
【図４】汎用のニューロオペアンプユニット２の一例を表す構成ブロック図である。
【図５】ニューロオペアンプユニット２の一例を表す構成ブロック図である。
【図６】演算容量ユニット２２のマスクパターンの一例を表す説明図である。
【符号の説明】
１…第１のスイッチ、 ２…ニューロオペアンプユニット、 ３…第２のスイッチ、 １１…インバータ、１２…ＣＭＯＳスイッチ、 ２１…３段インバータ、 ２２…演算容量ユニット
【発明の属する技術分野】
本発明は、マッチドフィルタ等に用いられるニューロオペアンプ回路に係り、特にニューロオペアンプを多段に接続しても電圧増幅率の変動を抑制できるニューロオペアンプ回路に関する。
【０００２】
【従来の技術】
マッチドフィルタやアナログフィルタの構成部分であるサンプルホールド回路は、ニューロオペアンプユニットを多段に接続したもので実現することができる。
【０００３】
ニューロオペアンプ回路を利用した従来のサンプルホールド回路の一例について、図２を用いて説明する。図２は、従来のサンプルホールド回路の一例を表す構成ブロック図である。
【０００４】
図２に示すように、従来のサンプルホールド回路は、第１のスイッチ１と、ニューロオペアンプユニット２と、第２のスイッチ３とから基本的に構成されている。
つまり、従来のサンプルホールド回路は、第１のスイッチ１と、ニューロオペアンプユニット２とから構成される第１のブロックと、第２のスイッチ３と、ニューロオペアンプユニット２とから構成される第２のブロックとを交互に多段に接続したものである。
【０００５】
以下、各部を具体的に説明する。
第１のスイッチ１は、図３に示すように、外部から入力されるクロック信号を反転するインバータ１１と、Ｐ〜Ｓの４つの端子を備え、例えばクロック信号が「１」のときにのみ端子Ｑと端子Ｓとの間を短絡するＣＭＯＳスイッチ１２とから構成されている。図３は、第１のスイッチの一例を表す構成ブロック図である。
ここで、クロック信号は、１ビットのディジタル信号であり、周期的に「１」と「０」とを繰り返し出力するようになっている。
【０００６】
また、クロック信号は、端子Ｐにそのまま入力され、インバータ１１によって反転されたクロック信号は、端子Ｒに入力されている。
そして、外部から入力される電圧信号は、そのまま端子Ｑに入力され、端子Ｓは、外部に電圧信号を出力する端子となっている。
【０００７】
つまり、第１のスイッチ１は、クロック信号が「１」であると、ＣＭＯＳスイッチ１２の端子Ｐには「１」が、端子Ｒには、インバータ１１を介して「０」が入力され、端子Ｐに印加される電圧が端子Ｒに印加される電圧よりも高くなるので、端子Ｑと端子Ｓとが短絡し、端子Ｑに入力される電圧信号が端子Ｓを介して外部に出力されるようになっている。
ニューロオペアンプユニット２は、第１のスイッチ１又は第２のスイッチ３から入力された電圧信号を特定の増幅率で増幅して出力するものであり、具体的には、後述する。
【０００８】
第２のスイッチ３は、図３に示す第１のスイッチ１とほぼ同様のものであるが、クロック信号がＣＭＯＳスイッチ１２の端子Ｒ′にそのまま入力され、インバータ１１により反転されたクロック信号がＣＭＯＳスイッチ１２の端子Ｐ′に入力されているところが異なっている。
【０００９】
つまり、第２のスイッチ３は、クロック信号として第１のスイッチ１と同じものが入力されていると、第１のスイッチ１のＣＭＯＳスイッチ１２の端子Ｑと端子Ｓとが短絡しているときには、ＣＭＯＳスイッチ１２の端子Ｑ′と端子Ｓ′とが短絡していないようになっている。
尚、第２のスイッチ３のＣＭＯＳスイッチ１２の端子を表す符号には区別のためにダッシュを付加することとした。
【００１０】
ここで、ニューロオペアンプユニット２について具体的に、図４を参照しつつ説明する。図４は、汎用のニューロオペアンプユニット２の一例を表す構成ブロック図である。
ニューロオペアンプユニット２は、図４に示すように、複数のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを備えた、いわゆるプッシュプル型の増幅器である３段インバータ２１と、複数の入力容量Ｃ１〜Ｃｎと、フィードバック容量であるＣｆとから構成されている。ここで、電源電圧は、Ｖｄｄであるとしている。
【００１１】
汎用のニューロオペアンプユニット２では、複数の電圧信号Ｖ１〜Ｖｎの入力を各々対応する入力容量Ｃ１〜Ｃｎを介して受けることにより、次の［数１］で表される演算を行い、電圧信号Ｖｏｕｔ を出力するようになっている。
【００１２】
【数１】
以下では、説明を簡略にするために、入力される電圧信号及び入力容量を１つである場合に限って説明する。
この場合のニューロオペアンプユニットは、具体的には図５に示すように、３段インバータ２１と、演算容量ユニット２２とから構成されているものである。図５は、ニューロオペアンプユニット２の一例を表す構成ブロック図である。
【００１４】
ここで、演算容量ユニット２２は、入力容量Ｃ１と、フィードバック容量Ｃｆとを１つの素子として実現したもので、具体的には、図６（ａ）に示すようなマスクパターンを備えた素子である。図６は、演算容量ユニット２２のマスクパターンの一例を表す説明図である。
【００１５】
図６（ａ）に示すように、演算容量ユニット２２では、コンデンサＣ１，Ｃｆの電極を細かく分割して千鳥状に配列してある。
これは、各コンデンサとして機能する電極の形状がマスクパターンの加工ばらつきによって、コンデンサの容量が規格通りにならないことを考慮して、各電極ごとに、ばらつきを分散して、第１のコンデンサＣ１と第２のコンデンサＣｆとの容量の比を１に近づけるためである。
【００１６】
演算容量ユニット２２の第１のコンデンサＣ１は、図５に示すように、その端子の一方を入力端子に、また、他方を第２のコンデンサＣｆの一方の端子に接続されている。尚、以下、入力端子を端子Ａと称し、第２のコンデンサＣｆの両端の端子をそれぞれ端子Ｂ、端子Ｃと称することとする。
【００１７】
従って、上記第１のコンデンサＣ１の両端は、それぞれ端子Ａと端子Ｂとに接続されていることとなり、３段インバータは、端子Ｂから入力された電圧信号を増幅して端子Ｃに出力し、さらにフィードバック容量Ｃｆを介して、出力した電圧信号を帰還して入力されるようになっている。
【００１８】
そして、図２に示すニューロオペアンプユニット２の端子Ｃは、第１のスイッチ１又は第２のスイッチ３を介して次段のニューロオペアンプユニット２の端子Ａに接続されている。
【００１９】
ここで、従来のニューロオペアンプ回路の動作について説明すると、初段のニューロオペアンプユニット２の端子Ａに入力される電圧信号Ｖ０と、当該ニューロオペアンプユニット２の端子Ｃから出力され、次段のニューロオペアンプユニット２の端子Ａに入力される電圧信号Ｖ１との関係を数式で表すと、次の［数２］に示されるものとなる。
【００２０】
【数２】
理論的には、Ｃ１＝Ｃｆとすることができ、この場合は、Ｃ１／Ｃｆが１となるので、［数２］は、次の［数３］のようになる。
【００２２】
【数３】
従って、３段インバータ２１に対応するブロックの一つ一つは、しきい値電圧Ｖｄｄ／２に対して電圧増幅率１の反転オペアンプと同様に動作するようになる。
【００２４】
【発明が解決しようとする課題】
しかしながら、上記従来のニューロオペアンプ回路では、第１のコンデンサと第２のコンデンサとの容量を現実には一致させることができず、それらの比に従って、出力する電圧信号が変動し、かつ実際の回路に適用する場合には、多段に接続して用いるため、かかる電圧信号の変動が累積して、電圧増幅率が大きく変動するという問題点があった。
【００２５】
また、上記従来のニューロオペアンプ回路では、演算容量ユニットにおけるコンデンサの電極を複数に分割し、千鳥状に配置しているために、演算容量ユニットを実現する回路のサイズを小さくすることができないという問題点があった。
【００２６】
本発明は上記実情に鑑みて為されたもので、電圧増幅率の変動を抑制でき、サイズを縮小できるニューロオペアンプ回路を提供することを目的とする。
【００２７】
【課題を解決するための手段】
上記従来例の問題点を解決するための請求項１記載の発明は、入力容量及びフィードバック容量を有する演算容量ユニットと、３段インバータとを備えるニューロオペアンプユニットを複数段に接続するニューロオペアンプ回路であって、奇数段目のニューロオペアンプユニットは、入力容量を介して３段インバータに電圧信号を入力し、３段インバータからの電圧信号をフィードバック容量を介して３段インバータに帰還して入力し、偶数段目のニューロオペアンプユニットは 、フィードバック容量を介して３段インバータに電圧信号を入力し、３段インバータからの電圧信号を入力容量を介して３段インバータに帰還して入力することを特徴としており、多段に接続しても、奇数段目で発生した増幅率の変動を偶数段目で相殺して抑制できる。
【００２８】
上記従来例の問題点を解決するための請求項２記載の発明は、請求項１記載のニューロオペアンプ回路において、演算容量ユニットの容量における電極が、１つの演算容量ユニットに対して１組又は２組あることを特徴としており、ニューロオペアンプ回路を小型化できる。
【００２９】
【発明の実施の形態】
本発明の実施の形態を図面を参照しながら説明する。
本発明に係るニューロオペアンプ回路（本回路）は、容量比のずれがマスクパターンの形状によって決まるため、各段の容量比のずれが一定であることに着目して、奇数段目の演算容量ユニットで発生した電圧増幅率の変動を偶数段目の演算容量ユニットで相殺するように配線したもので、電圧増幅率の変動を抑制できるものである。
【００３０】
すなわち、本回路は、第１のコンデンサＣ１と第２のコンデンサＣｆとが同じ容量を有していることに着目して、偶数段目の第２のコンデンサＣｆのマスクパターンを第１のコンデンサＣ１のマスクパターンに擬制して用い、第１のコンデンサＣ１のマスクパターンを第２のコンデンサＣｆのマスクパターンとして擬制して用いるものである。
【００３１】
本回路を図１を使って説明する。図１は、本回路を利用したサンプルホールドの概略構成ブロック図である。
尚、図１では、各ブロックの間にあるべき第１のスイッチ及び第２のスイッチを省略している。
【００３２】
本回路は、図２を用いて説明した従来のニューロオペアンプ回路と同様に、３段インバータ２１と、演算容量ユニット２２とを備えているものであるが、各段の接続の状態が少々異なっている。
【００３３】
すなわち、本回路では、初段など奇数番目の段にあたるブロックの端子Ｃから出力される電圧信号は、次段（偶数番目の段）にあたるブロックの端子Ａではなく、端子Ｃに出力されるようになっている。
また、偶数番目の段のブロックは、端子Ａを出力端子とし、当該端子Ａから出力される電圧信号は、次段（奇数番目の段）のブロックの端子Ａに出力されるようになる。
【００３４】
ここで、このようにした場合の初段のニューロオペアンプユニット２の端子Ａに入力される電圧信号Ｖ０と、当該ニューロオペアンプユニット２の端子Ｃから次段のニューロオペアンプユニット２の端子Ｃに出力される電圧信号Ｖ１との関係は、従来と同様に［数２］で表されるものとなるが、Ｖ１の入力を受けたニューロオペアンプユニット２の端子Ａから、さらに次段のニューロオペアンプユニット２の端子Ａに出力される電圧信号Ｖ２は、Ｖ２とＶ１との関係が次の［数４］で表されることとなる。
【００３５】
【数４】
従って、Ｖ２とＶ０との関係は、［数４］に［数２］を代入して、次の［数５］に表されるものとなる。
【００３７】
【数５】
すなわち、本回路の奇数番目のブロックが出力する電圧信号は必ず［数２］のＶ１に等しくなり、本回路の偶数番目のブロックが出力する電圧信号は必ずＶ０に等しくなる。
【００３９】
つまり、本回路によれば、多段に接続しても電圧増幅率の変動を抑制することができる効果があり、このように接続することによって、演算容量ユニット２２のコンデンサの電極を多数に分割する必要もなくなるため、例えば、演算容量ユニット２２を図６（ｂ）に示すように２つの電極で実現でき、ニューロオペアンプ回路を小型化できる効果がある。
また、電極を分割する場合にも、分割の個数を１コンデンサにつき、２〜３個程度として、ニューロオペアンプ回路を小型化することも考えられる。
【００４０】
【発明の効果】
請求項１記載の発明によれば、入力容量及びフィードバック容量を有する演算容量ユニットと、３段インバータとを備えるニューロオペアンプユニットを複数段に接続するニューロオペアンプ回路であって、奇数段目のニューロオペアンプユニットは、入力容量を介して前記３段インバータに電圧信号を入力し、３段インバータで増幅された電圧信号を前記フィードバック容量を介して３段インバータに帰還して入力し、偶数段目のニューロオペアンプユニットは、フィードバック容量を介して３段インバータに電圧信号を入力し、３段インバータで増幅された電圧信号を入力容量を介して３段インバータに帰還して入力するニューロオペアンプ回路としているので、多段に接続しても、奇数段目で発生した増幅率の変動を偶数段目で相殺して抑制できる効果がある。
【００４１】
請求項２記載の発明によれば、演算容量ユニットの容量における電極が１つの演算容量に対して１組又は２組ある請求項１記載のニューロオペアンプ回路としているので、多段に接続しても、奇数段目で発生した増幅率の変動を偶数段目で相殺して抑制できることを利用して、電極の分割の数を少なくすることができ、従って演算容量ユニットを小型にして、ニューロオペアンプ回路を小型化できる効果がある。
【図面の簡単な説明】
【図１】本回路を利用したサンプルホールドの概略構成ブロック図である。
【図２】従来のサンプルホールド回路の一例を表す構成ブロック図である。
【図３】第１のスイッチの一例を表す構成ブロック図である。
【図４】汎用のニューロオペアンプユニット２の一例を表す構成ブロック図である。
【図５】ニューロオペアンプユニット２の一例を表す構成ブロック図である。
【図６】演算容量ユニット２２のマスクパターンの一例を表す説明図である。
【符号の説明】
１…第１のスイッチ、 ２…ニューロオペアンプユニット、 ３…第２のスイッチ、 １１…インバータ、１２…ＣＭＯＳスイッチ、 ２１…３段インバータ、 ２２…演算容量ユニット
Claims (2)
- 入力容量及びフィードバック容量を有する演算容量ユニットと、３段インバータとを備えるニューロオペアンプユニットを複数段に接続するニューロオペアンプ回路であって、
奇数段目のニューロオペアンプユニットは、前記入力容量を介して前記３段インバータに電圧信号を入力し、前記３段インバータからの電圧信号を前記フィードバック容量を介して前記３段インバータに帰還して入力し、
偶数段目のニューロオペアンプユニットは、前記フィードバック容量を介して前記３段インバータに電圧信号を入力し、前記３段インバータからの電圧信号を前記入力容量を介して前記３段インバータに帰還して入力することを特徴とするニューロオペアンプ回路。 - 演算容量ユニットの容量における電極が、１つの演算容量ユニットに対して１組又は２組あることを特徴とする請求項１記載のニューロオペアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26061197A JP3561612B2 (ja) | 1997-09-25 | 1997-09-25 | ニューロオペアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26061197A JP3561612B2 (ja) | 1997-09-25 | 1997-09-25 | ニューロオペアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11103223A JPH11103223A (ja) | 1999-04-13 |
| JP3561612B2 true JP3561612B2 (ja) | 2004-09-02 |
Family
ID=17350343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26061197A Expired - Fee Related JP3561612B2 (ja) | 1997-09-25 | 1997-09-25 | ニューロオペアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3561612B2 (ja) |
-
1997
- 1997-09-25 JP JP26061197A patent/JP3561612B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11103223A (ja) | 1999-04-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2858584B2 (ja) | 増幅回路 | |
| JP3839027B2 (ja) | Ａｄ変換器 | |
| US20030179122A1 (en) | D/A converter and delta-sigma D/A converter | |
| JPH06120827A (ja) | Ａ／ｄ変換器 | |
| JP3007431B2 (ja) | Ｃｍｏｓ技法における平衡マイクロホーンの前置増幅器 | |
| JP2002124878A (ja) | 加重平均値演算回路 | |
| JP3561612B2 (ja) | ニューロオペアンプ回路 | |
| US20110291873A1 (en) | Differential amplifier and pipeline a/d converter using the same | |
| WO2008023473A1 (fr) | Circuit amplificateur et appareil d'affichage comportant celui-ci | |
| JP4041488B2 (ja) | Ａ／ｄ変換器 | |
| JPH11214963A (ja) | チョッパ型コンパレータ | |
| US5708385A (en) | Weighted addition circuit | |
| US5789962A (en) | Multiplication circuit | |
| JP4545116B2 (ja) | 電圧比較回路 | |
| JP3060496B2 (ja) | スイツチ回路 | |
| JP2004194201A (ja) | 集積回路及びａ／ｄ変換回路 | |
| US20120303689A1 (en) | Arithmetic circuit and a/d converter | |
| JPH11355113A (ja) | 多段ニューロアンプ | |
| JP4461480B2 (ja) | 増幅器 | |
| JP3396351B2 (ja) | フィルタ回路 | |
| KR101051685B1 (ko) | 스위치드 커패시터를 사용한 옵셋 보정 회로 및 그 방법 | |
| JP2001274640A (ja) | 増幅回路 | |
| CN116505887A (zh) | 开关电容型放大器和ad转换器 | |
| JPH01319322A (ja) | レベルシフト回路 | |
| JPH113389A (ja) | 重み付加算回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040518 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040525 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040531 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |