JPH1098113A - Ｍｏｓトランジスタを有する半導体装置の製造方法 - Google Patents
Ｍｏｓトランジスタを有する半導体装置の製造方法Info
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- JPH1098113A JPH1098113A JP8251911A JP25191196A JPH1098113A JP H1098113 A JPH1098113 A JP H1098113A JP 8251911 A JP8251911 A JP 8251911A JP 25191196 A JP25191196 A JP 25191196A JP H1098113 A JPH1098113 A JP H1098113A
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- gate electrode
- mos transistor
- forming
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 製造工程を簡略化できるＭＯＳトランジスタ
を有する半導体装置の製造方法を提供する。 【解決手段】 ＳＯＧ膜（レジスト膜）４９にゲート電
極パターンを描画するとき、Ｐｔ−Ｂをイオン源として
イオンビームを照射する。レジスト膜４９へのゲート電
極パターンの描画とチャネル領域４７の形成とを同時に
実施するようにする。ＳＯＧ膜（レジスト膜）４９はイ
オンビームが照射されることにより、ＳＯＧからＳｉＯ
2 膜４９ａに変化するので、ブタノールによりＳｉＯ2
膜４９ａのパターンを現像し、純水で洗浄することによ
りＳｉＯ2 膜４９ａのみが残存し、ＳＯＧ膜（レジスト
膜）４９が除去される。その後、ＳｉＯ2 膜４９ａをマ
スクとしてゲート電極膜４８をエッチングすることによ
り、ＳｉＯ2 膜４９ａに覆われていないゲート電極膜４
８が除去される。そして、ＳｉＯ2 膜４９ａを除去する
ことにより、ゲート電極が形成される。
を有する半導体装置の製造方法を提供する。 【解決手段】 ＳＯＧ膜（レジスト膜）４９にゲート電
極パターンを描画するとき、Ｐｔ−Ｂをイオン源として
イオンビームを照射する。レジスト膜４９へのゲート電
極パターンの描画とチャネル領域４７の形成とを同時に
実施するようにする。ＳＯＧ膜（レジスト膜）４９はイ
オンビームが照射されることにより、ＳＯＧからＳｉＯ
2 膜４９ａに変化するので、ブタノールによりＳｉＯ2
膜４９ａのパターンを現像し、純水で洗浄することによ
りＳｉＯ2 膜４９ａのみが残存し、ＳＯＧ膜（レジスト
膜）４９が除去される。その後、ＳｉＯ2 膜４９ａをマ
スクとしてゲート電極膜４８をエッチングすることによ
り、ＳｉＯ2 膜４９ａに覆われていないゲート電極膜４
８が除去される。そして、ＳｉＯ2 膜４９ａを除去する
ことにより、ゲート電極が形成される。
Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳトランジスタ
を有する半導体装置の製造方法に関し、特に、イオンビ
ームを使用することによりレジスト膜へのゲート電極パ
ターンの描画及びゲート電極膜又はゲート電極膜の直下
の半導体基板表面へのイオン注入の工程を簡略化するこ
とができるＭＯＳトランジスタを有する半導体装置の製
造方法に関する。
を有する半導体装置の製造方法に関し、特に、イオンビ
ームを使用することによりレジスト膜へのゲート電極パ
ターンの描画及びゲート電極膜又はゲート電極膜の直下
の半導体基板表面へのイオン注入の工程を簡略化するこ
とができるＭＯＳトランジスタを有する半導体装置の製
造方法に関する。
【０００２】
【従来の技術】図２４乃至３３はＮチャネルＭＯＳトラ
ンジスタを有する半導体装置の従来の製造方法を工程順
に示す模式的断面図である。このＮチャネルＭＯＳトラ
ンジスタは、Ｐ型のイオンが注入されたＮチャネル領域
を有するエンハンスメント型ＭＯＳトランジスタであ
る。
ンジスタを有する半導体装置の従来の製造方法を工程順
に示す模式的断面図である。このＮチャネルＭＯＳトラ
ンジスタは、Ｐ型のイオンが注入されたＮチャネル領域
を有するエンハンスメント型ＭＯＳトランジスタであ
る。
【０００３】先ず、図２４に示すように、Ｓｉ基板１の
表面にＢ+ イオン等を注入することによりＰウェル領域
２を形成し、Ｐウェル領域２上の素子形成予定領域３を
除く部分に、ＬＯＣＯＳ（LOCal Oxidation of Silico
n）法等によりフィールド酸化膜４を形成する。
表面にＢ+ イオン等を注入することによりＰウェル領域
２を形成し、Ｐウェル領域２上の素子形成予定領域３を
除く部分に、ＬＯＣＯＳ（LOCal Oxidation of Silico
n）法等によりフィールド酸化膜４を形成する。
【０００４】次に、図２５に示すように、フィールド酸
化膜４が形成されていないＰウェル領域２の表面に、ゲ
ート酸化膜５を成膜する。
化膜４が形成されていないＰウェル領域２の表面に、ゲ
ート酸化膜５を成膜する。
【０００５】次いで、図２６に示すように、素子形成予
定領域３に開口部を有するレジスト膜６を成膜し、この
レジスト膜６をマスクにしてボロン等の不純物を注入す
ることにより、Ｎチャネル領域７を形成する。
定領域３に開口部を有するレジスト膜６を成膜し、この
レジスト膜６をマスクにしてボロン等の不純物を注入す
ることにより、Ｎチャネル領域７を形成する。
【０００６】その後、図２７に示すように、レジスト膜
６を除去した後、ポリシリコン等によりゲート電極膜８
を堆積し、ゲート電極膜８上にレジスト膜９を成膜す
る。
６を除去した後、ポリシリコン等によりゲート電極膜８
を堆積し、ゲート電極膜８上にレジスト膜９を成膜す
る。
【０００７】その後、図２８に示すように、パターンが
形成されたフォトマスク１０を使用して、フォトマスク
１０の上方から光を照射し、選択的にレジスト膜９を感
光させ、現像液によって洗浄することにより、図２９に
示すように、感光したレジストパターン９ａのみが残存
し、その他の部分のレジスト膜９は除去される。
形成されたフォトマスク１０を使用して、フォトマスク
１０の上方から光を照射し、選択的にレジスト膜９を感
光させ、現像液によって洗浄することにより、図２９に
示すように、感光したレジストパターン９ａのみが残存
し、その他の部分のレジスト膜９は除去される。
【０００８】その後、図３０に示すように、レジストパ
ターン９ａをマスクにして、ゲート電極膜８をエッチン
グし、ゲート電極８ａを形成する。このとき、ゲート電
極８の線幅が約１００ｎｍ以下である場合は、例えば、
電子ビーム等を使用してゲート電極８ａのパターンをレ
ジスト膜９に直接描画することができる。
ターン９ａをマスクにして、ゲート電極膜８をエッチン
グし、ゲート電極８ａを形成する。このとき、ゲート電
極８の線幅が約１００ｎｍ以下である場合は、例えば、
電子ビーム等を使用してゲート電極８ａのパターンをレ
ジスト膜９に直接描画することができる。
【０００９】その後、図３１に示すように、所望の位置
に開口部を有するレジスト膜（図示せず）を成膜し、こ
のレジスト膜をマスクにしてイオンを注入することによ
り、ソース領域１２及びドレイン領域１３を形成する。
に開口部を有するレジスト膜（図示せず）を成膜し、こ
のレジスト膜をマスクにしてイオンを注入することによ
り、ソース領域１２及びドレイン領域１３を形成する。
【００１０】図３２に示すように、レジスト膜を除去し
た後、フィールド酸化膜４、ゲート酸化膜５及びゲート
電極８ａ上の全面に、ＰＳＧ（Phospho-Silicate Glas
s）等からなる層間絶縁膜１４を堆積し、ソース電極１
２及びドレイン電極１３の直上の層間絶縁膜１４に選択
的にコンタクトホール１４ａ及び１４ｂを形成する。
た後、フィールド酸化膜４、ゲート酸化膜５及びゲート
電極８ａ上の全面に、ＰＳＧ（Phospho-Silicate Glas
s）等からなる層間絶縁膜１４を堆積し、ソース電極１
２及びドレイン電極１３の直上の層間絶縁膜１４に選択
的にコンタクトホール１４ａ及び１４ｂを形成する。
【００１１】その後、図３３に示すように、ＡｌＳｉ膜
等を堆積及び加工することにより、コンタクトホール１
４ａ及び１４ｂに配線１５ａ及び１５ｂを形成する。こ
のようにして、ＮチャネルＭＯＳトランジスタが形成さ
れる。
等を堆積及び加工することにより、コンタクトホール１
４ａ及び１４ｂに配線１５ａ及び１５ｂを形成する。こ
のようにして、ＮチャネルＭＯＳトランジスタが形成さ
れる。
【００１２】図２４乃至３３に示すように、Ｎチャネル
ＭＯＳトランジスタのソース領域１２とドレイン領域１
３との間のチャネル領域７にボロン等のＰ型不純物を注
入することにより、エンハンスメント型ＮＭＯＳトラン
ジスタのチャネル領域を形成することができる。
ＭＯＳトランジスタのソース領域１２とドレイン領域１
３との間のチャネル領域７にボロン等のＰ型不純物を注
入することにより、エンハンスメント型ＮＭＯＳトラン
ジスタのチャネル領域を形成することができる。
【００１３】図３４乃至３９はＮチャネルＭＯＳトラン
ジスタを有する他の半導体装置の従来の製造方法を工程
順に示す模式的断面図である。このＮチャネルＭＯＳト
ランジスタは、半導体材料により形成されたゲート電極
膜にＮ型イオンが添加されたものである。
ジスタを有する他の半導体装置の従来の製造方法を工程
順に示す模式的断面図である。このＮチャネルＭＯＳト
ランジスタは、半導体材料により形成されたゲート電極
膜にＮ型イオンが添加されたものである。
【００１４】先ず、図３４に示すように、Ｓｉ基板８１
の表面の素子形成予定領域８３を除く部分にフィールド
酸化膜８４を形成し、素子形成予定領域８３に絶縁膜８
５を成膜した後、フィールド酸化膜８４及び絶縁膜８５
上にポリシリコン膜８８を堆積する。
の表面の素子形成予定領域８３を除く部分にフィールド
酸化膜８４を形成し、素子形成予定領域８３に絶縁膜８
５を成膜した後、フィールド酸化膜８４及び絶縁膜８５
上にポリシリコン膜８８を堆積する。
【００１５】次に、図３５に示すように、ポリシリコン
膜８８をＰＯＣｌ3 雰囲気中に晒すことによって、ポリ
シリコン膜８８にリンの不純物を添加し、Ｎ型半導体と
する。
膜８８をＰＯＣｌ3 雰囲気中に晒すことによって、ポリ
シリコン膜８８にリンの不純物を添加し、Ｎ型半導体と
する。
【００１６】次いで、図３６に示すように、ポリシリコ
ン膜８８上にレジスト膜８９を成膜した後、レジスト膜
８９にパターンが形成されたフォトマスク９０を重ね合
わせ、フォトマスク９０の上方から短波長の光を照射す
る。
ン膜８８上にレジスト膜８９を成膜した後、レジスト膜
８９にパターンが形成されたフォトマスク９０を重ね合
わせ、フォトマスク９０の上方から短波長の光を照射す
る。
【００１７】その後、レジスト膜８９及び８９ａを現像
液に浸すことにより、図３７に示すように、感光したレ
ジストパターン８９ａのみが残存し、その他の部分のレ
ジスト膜８９は除去される。
液に浸すことにより、図３７に示すように、感光したレ
ジストパターン８９ａのみが残存し、その他の部分のレ
ジスト膜８９は除去される。
【００１８】その後、図３８に示すように、レジストパ
ターン８９ａをマスクにして、ポリシリコン膜８８を反
応性イオンエッチング等の方法によりエッチングするこ
とにより、レジストパターン８９ａに被覆されていない
ポリシリコン膜８８が除去される。
ターン８９ａをマスクにして、ポリシリコン膜８８を反
応性イオンエッチング等の方法によりエッチングするこ
とにより、レジストパターン８９ａに被覆されていない
ポリシリコン膜８８が除去される。
【００１９】その後、硫酸過水溶液等によってレジスト
膜８９ａを除去することにより、リンが添加されたポリ
シリコン膜からなるゲート電極８８ａを形成することが
できる。ゲート電極形成後の工程においては、図３１乃
至３３に示す方法と同様にして、ソース領域、ドレイン
領域及び配線等を形成することができる。
膜８９ａを除去することにより、リンが添加されたポリ
シリコン膜からなるゲート電極８８ａを形成することが
できる。ゲート電極形成後の工程においては、図３１乃
至３３に示す方法と同様にして、ソース領域、ドレイン
領域及び配線等を形成することができる。
【００２０】更に、半導体装置として、ＮＭＯＳトラン
ジスタとＰＭＯＳトランジスタとにより構成されたＣＭ
ＯＳ回路を有する半導体装置がある。一般的に、ＣＭＯ
Ｓ回路を構成するＮＭＯＳトランジスタについてはリン
が添加されたＮ型半導体からなるゲートを使用し、ＰＭ
ＯＳトランジスタについてはボロンが添加されたＰ型半
導体からなるゲートを使用している。
ジスタとＰＭＯＳトランジスタとにより構成されたＣＭ
ＯＳ回路を有する半導体装置がある。一般的に、ＣＭＯ
Ｓ回路を構成するＮＭＯＳトランジスタについてはリン
が添加されたＮ型半導体からなるゲートを使用し、ＰＭ
ＯＳトランジスタについてはボロンが添加されたＰ型半
導体からなるゲートを使用している。
【００２１】図４０乃至４７はＣＭＯＳ回路を有する半
導体装置の従来の製造方法の一部を工程順に示す模式的
断面図である。
導体装置の従来の製造方法の一部を工程順に示す模式的
断面図である。
【００２２】図４０に示すように、Ｓｉ基板２１の表面
のＮＭＯＳトランジスタ形成予定領域２３ａ及びＰＭＯ
Ｓトランジスタ形成予定領域２３ｂを除く部分にフィー
ルド酸化膜２４を形成し、このフィールド酸化膜２４が
形成されていないＳｉ基板２１上に絶縁膜２５ａ及び２
５ｂを成膜する。次に、絶縁膜２５ａ及び２５ｂ並びに
フィールド酸化膜２４上の全面にポリシリコン膜２８を
成膜する。
のＮＭＯＳトランジスタ形成予定領域２３ａ及びＰＭＯ
Ｓトランジスタ形成予定領域２３ｂを除く部分にフィー
ルド酸化膜２４を形成し、このフィールド酸化膜２４が
形成されていないＳｉ基板２１上に絶縁膜２５ａ及び２
５ｂを成膜する。次に、絶縁膜２５ａ及び２５ｂ並びに
フィールド酸化膜２４上の全面にポリシリコン膜２８を
成膜する。
【００２３】次いで、図４１に示すように、ポリシリコ
ン膜２８上にレジスト膜２９を塗布した後、ＮＭＯＳト
ランジスタ形成予定領域２３ａに開口部を有するフォト
マスク３０をレジスト膜２９の上方に重ね合わせ、この
フォトマスク３０の上方から短波長の光を照射すること
により、選択的にレジスト膜２９を感光させる。
ン膜２８上にレジスト膜２９を塗布した後、ＮＭＯＳト
ランジスタ形成予定領域２３ａに開口部を有するフォト
マスク３０をレジスト膜２９の上方に重ね合わせ、この
フォトマスク３０の上方から短波長の光を照射すること
により、選択的にレジスト膜２９を感光させる。
【００２４】レジスト膜２９は感光することによって変
質するので、このレジスト膜２９を現像液に浸すことに
より、図４２に示すように、ＮＭＯＳトランジスタ形成
予定領域２３ａ上のレジスト膜２９が除去される。従っ
て、ＰＭＯＳトランジスタ形成予定領域上のレジスト膜
２９ｂが残存する。これをマスクにして上方からリンを
イオン注入することにより、ＮＭＯＳトランジスタ形成
予定領域２３ａ上のポリシリコン膜２８ａをＮ型にす
る。
質するので、このレジスト膜２９を現像液に浸すことに
より、図４２に示すように、ＮＭＯＳトランジスタ形成
予定領域２３ａ上のレジスト膜２９が除去される。従っ
て、ＰＭＯＳトランジスタ形成予定領域上のレジスト膜
２９ｂが残存する。これをマスクにして上方からリンを
イオン注入することにより、ＮＭＯＳトランジスタ形成
予定領域２３ａ上のポリシリコン膜２８ａをＮ型にす
る。
【００２５】その後、図４３に示すように、硫酸過水溶
液等によりレジスト膜２９ｂを除去し、再度、ポリシリ
コン膜２８ａ及び２８上にレジスト膜３６を塗布した
後、ＰＭＯＳトランジスタ形成予定領域２３ｂに開口部
を有するフォトマスク３７をレジスト膜３６の上方に重
ね合わせ、このフォトマスク３７の上方から短波長の光
を照射することにより、選択的にレジスト膜３６を感光
させる。そうすると、このレジスト膜３６が変質するの
で、図４４に示すように、現像液に浸すことによってＰ
ＭＯＳトランジスタ形成予定領域２３ｂ上のレジスト膜
３６が除去され、ＮＭＯＳトランジスタ形成予定領域２
３ａ上のレジスト膜３６ａが残存する。従って、レジス
ト膜３６ａをマスクにして上方からボロンをイオン注入
することにより、ＰＭＯＳトランジスタ形成予定領域２
３ｂ上のポリシリコン膜２８ｂをＰ型にする。
液等によりレジスト膜２９ｂを除去し、再度、ポリシリ
コン膜２８ａ及び２８上にレジスト膜３６を塗布した
後、ＰＭＯＳトランジスタ形成予定領域２３ｂに開口部
を有するフォトマスク３７をレジスト膜３６の上方に重
ね合わせ、このフォトマスク３７の上方から短波長の光
を照射することにより、選択的にレジスト膜３６を感光
させる。そうすると、このレジスト膜３６が変質するの
で、図４４に示すように、現像液に浸すことによってＰ
ＭＯＳトランジスタ形成予定領域２３ｂ上のレジスト膜
３６が除去され、ＮＭＯＳトランジスタ形成予定領域２
３ａ上のレジスト膜３６ａが残存する。従って、レジス
ト膜３６ａをマスクにして上方からボロンをイオン注入
することにより、ＰＭＯＳトランジスタ形成予定領域２
３ｂ上のポリシリコン膜２８ｂをＰ型にする。
【００２６】その後、図４５に示すように、硫酸過水溶
液等によりレジスト膜２８ｂを除去し、ポリシリコン膜
２８ａ及び２８ｂ上にレジスト膜２６を塗布する。そし
て、レジスト膜２６の上方にＮＭＯＳ及びＰＭＯＳトラ
ンジスタのゲート電極のパターンが形成されたフォトマ
スク４０を重ね合わせ、上方から短波長の光を照射して
選択的にレジスト膜２６を感光させる。これを現像液に
浸すことにより、図４６に示すように、光が照射された
レジストパターン２６ａ及び２６ｂが残存する。
液等によりレジスト膜２８ｂを除去し、ポリシリコン膜
２８ａ及び２８ｂ上にレジスト膜２６を塗布する。そし
て、レジスト膜２６の上方にＮＭＯＳ及びＰＭＯＳトラ
ンジスタのゲート電極のパターンが形成されたフォトマ
スク４０を重ね合わせ、上方から短波長の光を照射して
選択的にレジスト膜２６を感光させる。これを現像液に
浸すことにより、図４６に示すように、光が照射された
レジストパターン２６ａ及び２６ｂが残存する。
【００２７】その後、レジスト膜２６ａ及び２６ｂをマ
スクにしてポリシリコン膜２８ａ及び２８ｂを反応性イ
オンエッチング等の方法でエッチングすることにより、
レジスト膜２６ａ及び２６ｂに覆われていないポリシリ
コン膜２８ａ及び２８ｂが除去される。そして、レジス
ト膜２６ａ及び２６ｂを硫酸過水溶液等で除去すると、
図４７に示すように、リンが添加されたポリシリコンか
らなるＮ型のゲート電極３８ａと、ボロンが添加された
ポリシリコンからなるＰ型のゲート電極３８ｂが形成さ
れる。
スクにしてポリシリコン膜２８ａ及び２８ｂを反応性イ
オンエッチング等の方法でエッチングすることにより、
レジスト膜２６ａ及び２６ｂに覆われていないポリシリ
コン膜２８ａ及び２８ｂが除去される。そして、レジス
ト膜２６ａ及び２６ｂを硫酸過水溶液等で除去すると、
図４７に示すように、リンが添加されたポリシリコンか
らなるＮ型のゲート電極３８ａと、ボロンが添加された
ポリシリコンからなるＰ型のゲート電極３８ｂが形成さ
れる。
【００２８】このように、ゲート電極をポリシリコン等
の半導体材料により形成し、リン又はボロン等の不純物
をゲート電極となる半導体材料に添加すると、添加した
部分に導電性が付与されて、電極として作用するものと
なる。
の半導体材料により形成し、リン又はボロン等の不純物
をゲート電極となる半導体材料に添加すると、添加した
部分に導電性が付与されて、電極として作用するものと
なる。
【００２９】
【発明が解決しようとする課題】しかしながら、図２４
乃至３３に示す方法においては、Ｎチャネル領域７を形
成する工程と、ゲート電極８ａのパターンを描画する工
程とを別々に実施する必要があり、工程が煩雑になると
いう問題点がある。即ち、Ｎチャネル領域７を形成する
ためには、先ず、レジスト膜６を成膜し、リソグラフィ
により素子形成予定領域３に開口部を形成した後、イオ
ン注入する工程が必要である。その後、ゲート電極８ａ
を形成するために、ゲート電極膜８上に再びレジスト膜
９を成膜し、電子ビーム等を使用してゲート電極８ａの
パターンを描画する必要がある。
乃至３３に示す方法においては、Ｎチャネル領域７を形
成する工程と、ゲート電極８ａのパターンを描画する工
程とを別々に実施する必要があり、工程が煩雑になると
いう問題点がある。即ち、Ｎチャネル領域７を形成する
ためには、先ず、レジスト膜６を成膜し、リソグラフィ
により素子形成予定領域３に開口部を形成した後、イオ
ン注入する工程が必要である。その後、ゲート電極８ａ
を形成するために、ゲート電極膜８上に再びレジスト膜
９を成膜し、電子ビーム等を使用してゲート電極８ａの
パターンを描画する必要がある。
【００３０】また、Ｎチャネル領域７を形成するイオン
注入工程においては、素子形成予定領域３の全面にイオ
ン注入するので、実質的に電導層として作用するＮチャ
ネル領域７以外の領域の不純物濃度が高くなる。
注入工程においては、素子形成予定領域３の全面にイオ
ン注入するので、実質的に電導層として作用するＮチャ
ネル領域７以外の領域の不純物濃度が高くなる。
【００３１】図４８はＮ領域及びＰ領域のドナー又はア
クセプタ（不純物）濃度と空乏層幅との関係を示す模式
図である。一般的にＰＮ接合の場合、Ｎ領域におけるイ
オン化したドナー濃度をＮD 、Ｎ領域の空乏層幅を
ＷN 、Ｐ領域におけるイオン化したアクセプタ濃度をＮ
A 、Ｐ領域の空乏層幅をＷP とすると、平衡状態におい
ては、数式ＮD×ＷN＝ＮA×ＷPが成立する。即ち、図４
８に示すように、Ｐ領域におけるアクセプタ濃度ＮA と
空乏層幅ＷP とが一定であれば、Ｎ領域におけるドナー
濃度ＮD が大きくなるほど、Ｎ領域の空乏層幅ＷN が小
さくなるので、接合容量が大きくなる。
クセプタ（不純物）濃度と空乏層幅との関係を示す模式
図である。一般的にＰＮ接合の場合、Ｎ領域におけるイ
オン化したドナー濃度をＮD 、Ｎ領域の空乏層幅を
ＷN 、Ｐ領域におけるイオン化したアクセプタ濃度をＮ
A 、Ｐ領域の空乏層幅をＷP とすると、平衡状態におい
ては、数式ＮD×ＷN＝ＮA×ＷPが成立する。即ち、図４
８に示すように、Ｐ領域におけるアクセプタ濃度ＮA と
空乏層幅ＷP とが一定であれば、Ｎ領域におけるドナー
濃度ＮD が大きくなるほど、Ｎ領域の空乏層幅ＷN が小
さくなるので、接合容量が大きくなる。
【００３２】従って、図２４乃至３３に示す従来技術に
おいて、Ｎチャネル領域７以外の領域の不純物濃度が高
くなると、その後の工程において形成されるソース領域
１２及びドレイン領域１３とこれらの周囲との間で生じ
る接合容量が大きくなり、デバイスの高速化が妨げられ
てしまう。
おいて、Ｎチャネル領域７以外の領域の不純物濃度が高
くなると、その後の工程において形成されるソース領域
１２及びドレイン領域１３とこれらの周囲との間で生じ
る接合容量が大きくなり、デバイスの高速化が妨げられ
てしまう。
【００３３】また、図３４乃至３９に示す方法において
は、ポリシリコン膜８８に不純物を添加する工程と、レ
ジスト膜８９をフォトリソグラフィによりパターニング
してゲートを形成する工程とは別々に実施されているの
で、工程数が多いという問題点がある。
は、ポリシリコン膜８８に不純物を添加する工程と、レ
ジスト膜８９をフォトリソグラフィによりパターニング
してゲートを形成する工程とは別々に実施されているの
で、工程数が多いという問題点がある。
【００３４】更に、図４０乃至４７に示す方法において
は、ポリシリコン膜２８の一部をＮ型にするために、先
ず、レジスト膜２９を成膜した後、リソグラフィにより
ＮＭＯＳＦＥＴ形成予定領域２３ａを露出させて、リン
イオンを注入する必要がある。次いで、ポリシリコン膜
２８の一部をＰ型にするために、再びレジスト膜３６を
成膜し、同様の工程を経てボロンをイオン注入する必要
がある。更に、ゲート電極３８ａ及び３８ｂのパターン
を形成するために、再び、レジスト膜２６を成膜し、フ
ォトリソグラフィによりパターニングする。このよう
に、ゲート３８ａ及び３８ｂとなるポリシリコン膜２８
をＮ型又はＰ型にする工程においては、その工程数が極
めて多くなると共に煩雑である。
は、ポリシリコン膜２８の一部をＮ型にするために、先
ず、レジスト膜２９を成膜した後、リソグラフィにより
ＮＭＯＳＦＥＴ形成予定領域２３ａを露出させて、リン
イオンを注入する必要がある。次いで、ポリシリコン膜
２８の一部をＰ型にするために、再びレジスト膜３６を
成膜し、同様の工程を経てボロンをイオン注入する必要
がある。更に、ゲート電極３８ａ及び３８ｂのパターン
を形成するために、再び、レジスト膜２６を成膜し、フ
ォトリソグラフィによりパターニングする。このよう
に、ゲート３８ａ及び３８ｂとなるポリシリコン膜２８
をＮ型又はＰ型にする工程においては、その工程数が極
めて多くなると共に煩雑である。
【００３５】また、マスク３０及び３７を使用してマス
ク合わせをすることによりレジスト膜３６を選択的に除
去し、ポリシリコン膜２８にイオン注入するためには、
隣接する素子間に一定距離（マージン）を取る必要があ
る。図４０乃至４７に示す方法では、マスク合わせの回
数が多く、マージンを多く取る必要があるので、半導体
装置を集積化することが困難である。
ク合わせをすることによりレジスト膜３６を選択的に除
去し、ポリシリコン膜２８にイオン注入するためには、
隣接する素子間に一定距離（マージン）を取る必要があ
る。図４０乃至４７に示す方法では、マスク合わせの回
数が多く、マージンを多く取る必要があるので、半導体
装置を集積化することが困難である。
【００３６】本発明はかかる問題点に鑑みてなされたも
のであって、製造工程を簡略化することができると共
に、動作速度が向上され、集積化された半導体装置を低
コストで製造することができるＭＯＳトランジスタを有
する半導体装置の製造方法を提供することを目的とす
る。
のであって、製造工程を簡略化することができると共
に、動作速度が向上され、集積化された半導体装置を低
コストで製造することができるＭＯＳトランジスタを有
する半導体装置の製造方法を提供することを目的とす
る。
【００３７】
【課題を解決するための手段】本発明に係るＭＯＳトラ
ンジスタを有する半導体装置の製造方法は、半導体基板
上にゲート酸化膜を形成する工程と、前記ゲート酸化膜
上に半導体材料からなるゲート電極膜を形成する工程
と、前記ゲート電極膜上にレジスト膜を形成する工程
と、前記ゲート電極膜及び前記レジスト膜に対し同時に
所定のパターンでイオンを注入するイオン注入工程と、
前記レジスト膜のイオン注入領域以外の領域を選択的に
除去してゲート電極パターンを形成する工程と、前記レ
ジスト膜をマスクとして前記ゲート電極膜をパターニン
グしてゲート電極を形成する工程と、を有することを特
徴とする。
ンジスタを有する半導体装置の製造方法は、半導体基板
上にゲート酸化膜を形成する工程と、前記ゲート酸化膜
上に半導体材料からなるゲート電極膜を形成する工程
と、前記ゲート電極膜上にレジスト膜を形成する工程
と、前記ゲート電極膜及び前記レジスト膜に対し同時に
所定のパターンでイオンを注入するイオン注入工程と、
前記レジスト膜のイオン注入領域以外の領域を選択的に
除去してゲート電極パターンを形成する工程と、前記レ
ジスト膜をマスクとして前記ゲート電極膜をパターニン
グしてゲート電極を形成する工程と、を有することを特
徴とする。
【００３８】本発明に係る他のＭＯＳトランジスタを有
する半導体装置の製造方法は、半導体基板上にゲート酸
化膜を形成する工程と、前記ゲート酸化膜上にゲート電
極膜を形成する工程と、前記ゲート電極膜上にレジスト
膜を形成する工程と、前記レジスト膜及び前記ゲート電
極膜の直下の前記半導体基板の表面に対し同時に所定の
パターンでイオンを注入するイオン注入工程と、前記レ
ジスト膜のイオン注入領域以外の領域を選択的に除去し
てゲート電極パターンを形成する工程と、前記レジスト
膜をマスクとして前記ゲート電極膜をパターニングして
ゲート電極を形成する工程と、を有することを特徴とす
る。
する半導体装置の製造方法は、半導体基板上にゲート酸
化膜を形成する工程と、前記ゲート酸化膜上にゲート電
極膜を形成する工程と、前記ゲート電極膜上にレジスト
膜を形成する工程と、前記レジスト膜及び前記ゲート電
極膜の直下の前記半導体基板の表面に対し同時に所定の
パターンでイオンを注入するイオン注入工程と、前記レ
ジスト膜のイオン注入領域以外の領域を選択的に除去し
てゲート電極パターンを形成する工程と、前記レジスト
膜をマスクとして前記ゲート電極膜をパターニングして
ゲート電極を形成する工程と、を有することを特徴とす
る。
【００３９】本発明に係る更に他のＭＯＳトランジスタ
を有する半導体装置の製造方法は、第１導電型ゲート電
極を有するＭＯＳトランジスタと第２導電型ゲート電極
を有するＭＯＳトランジスタとにより構成された相補型
のＭＯＳトランジスタを有する半導体装置の製造方法に
おいて、半導体基板上にゲート酸化膜を形成する工程
と、前記ゲート酸化膜上に半導体材料からなるゲート電
極膜を形成する工程と、前記ゲート電極膜上にレジスト
膜を形成する工程と、前記ゲート電極膜及び前記レジス
ト膜に対し同時に第１導電型ゲート電極のパターンでイ
オンを注入する第１イオン注入工程と、前記第１イオン
注入工程の後、直ちに前記ゲート電極膜及び前記レジス
ト膜に対し同時に第２導電型ゲート電極のパターンでイ
オンを注入する第２イオン注入工程と、前記レジスト膜
のイオン注入領域以外の領域を選択的に除去して第１導
電型ゲート電極及び第２導電型ゲート電極のパターンを
形成する工程と、前記レジスト膜をマスクとして前記ゲ
ート電極膜をパターニングして第１ゲート電極及び第２
ゲート電極を形成する工程と、を有することを特徴とす
る。
を有する半導体装置の製造方法は、第１導電型ゲート電
極を有するＭＯＳトランジスタと第２導電型ゲート電極
を有するＭＯＳトランジスタとにより構成された相補型
のＭＯＳトランジスタを有する半導体装置の製造方法に
おいて、半導体基板上にゲート酸化膜を形成する工程
と、前記ゲート酸化膜上に半導体材料からなるゲート電
極膜を形成する工程と、前記ゲート電極膜上にレジスト
膜を形成する工程と、前記ゲート電極膜及び前記レジス
ト膜に対し同時に第１導電型ゲート電極のパターンでイ
オンを注入する第１イオン注入工程と、前記第１イオン
注入工程の後、直ちに前記ゲート電極膜及び前記レジス
ト膜に対し同時に第２導電型ゲート電極のパターンでイ
オンを注入する第２イオン注入工程と、前記レジスト膜
のイオン注入領域以外の領域を選択的に除去して第１導
電型ゲート電極及び第２導電型ゲート電極のパターンを
形成する工程と、前記レジスト膜をマスクとして前記ゲ
ート電極膜をパターニングして第１ゲート電極及び第２
ゲート電極を形成する工程と、を有することを特徴とす
る。
【００４０】本発明に係る更に他のＭＯＳトランジスタ
を有する半導体装置の製造方法は、第１導電型ＭＯＳト
ランジスタと第２導電型ＭＯＳトランジスタとにより構
成された相補型のＭＯＳトランジスタを有する半導体装
置の製造方法において、半導体基板上にゲート酸化膜を
形成する工程と、前記ゲート酸化膜上に半導体材料から
なるゲート電極膜を形成する工程と、前記ゲート電極膜
上にレジスト膜を形成する工程と、前記レジスト膜及び
前記ゲート電極膜の直下の前記半導体基板の表面に対し
同時に第１導電型ＭＯＳトランジスタのゲート電極のパ
ターンでイオンビームを照射することにより、第１導電
型イオンを注入する第１イオン注入工程と、前記第１イ
オン注入工程の後、直ちに前記レジスト膜及び前記ゲー
ト電極膜の直下の前記半導体基板の表面に対し同時に第
２導電型ＭＯＳトランジスタのゲート電極のパターンで
イオンビームを照射することにより、第１導電型イオン
を注入する第２イオン注入工程と、前記レジスト膜のイ
オン注入領域以外の領域を選択的に除去して第１導電型
ＭＯＳトランジスタ及び第２導電型ＭＯＳトランジスタ
のゲート電極パターンを形成する工程と、前記レジスト
膜をマスクとして前記ゲート電極膜をパターニングして
前記第１導電型ＭＯＳトランジスタ及び前記第２導電型
ＭＯＳトランジスタのゲート電極を形成する工程と、を
有することを特徴とする。
を有する半導体装置の製造方法は、第１導電型ＭＯＳト
ランジスタと第２導電型ＭＯＳトランジスタとにより構
成された相補型のＭＯＳトランジスタを有する半導体装
置の製造方法において、半導体基板上にゲート酸化膜を
形成する工程と、前記ゲート酸化膜上に半導体材料から
なるゲート電極膜を形成する工程と、前記ゲート電極膜
上にレジスト膜を形成する工程と、前記レジスト膜及び
前記ゲート電極膜の直下の前記半導体基板の表面に対し
同時に第１導電型ＭＯＳトランジスタのゲート電極のパ
ターンでイオンビームを照射することにより、第１導電
型イオンを注入する第１イオン注入工程と、前記第１イ
オン注入工程の後、直ちに前記レジスト膜及び前記ゲー
ト電極膜の直下の前記半導体基板の表面に対し同時に第
２導電型ＭＯＳトランジスタのゲート電極のパターンで
イオンビームを照射することにより、第１導電型イオン
を注入する第２イオン注入工程と、前記レジスト膜のイ
オン注入領域以外の領域を選択的に除去して第１導電型
ＭＯＳトランジスタ及び第２導電型ＭＯＳトランジスタ
のゲート電極パターンを形成する工程と、前記レジスト
膜をマスクとして前記ゲート電極膜をパターニングして
前記第１導電型ＭＯＳトランジスタ及び前記第２導電型
ＭＯＳトランジスタのゲート電極を形成する工程と、を
有することを特徴とする。
【００４１】本発明に係る更に他のＭＯＳトランジスタ
を有する半導体装置の製造方法は、第１導電型ＭＯＳト
ランジスタと第２導電型ＭＯＳトランジスタとにより構
成された相補型のＭＯＳトランジスタを有する半導体装
置の製造方法において、半導体基板上にゲート酸化膜を
形成する工程と、前記ゲート酸化膜上に半導体材料から
なるゲート電極膜を形成する工程と、前記ゲート電極膜
上にレジスト膜を形成する工程と、前記レジスト膜及び
前記ゲート電極膜の直下の前記半導体基板の表面に対し
同時に第１導電型ＭＯＳトランジスタのゲート電極のパ
ターンでイオンビームを照射することにより第２導電型
イオンを注入する第１イオン注入工程と、前記第１イオ
ン注入工程の後、直ちに前記レジスト膜及び前記ゲート
電極膜の直下の前記半導体基板の表面に対し同時に第２
導電型ＭＯＳトランジスタのゲート電極のパターンでイ
オンビームを照射することにより第２導電型イオンを注
入する第２イオン注入工程と、前記レジスト膜のイオン
注入領域以外の領域を選択的に除去して第１導電型ＭＯ
Ｓトランジスタ及び第２導電型ＭＯＳトランジスタのゲ
ート電極パターンを形成する工程と、前記レジスト膜を
マスクとして前記ゲート電極膜をパターニングして前記
第１導電型ＭＯＳトランジスタ及び前記第２導電型ＭＯ
Ｓトランジスタのゲート電極を形成する工程と、を有す
ることを特徴とする。
を有する半導体装置の製造方法は、第１導電型ＭＯＳト
ランジスタと第２導電型ＭＯＳトランジスタとにより構
成された相補型のＭＯＳトランジスタを有する半導体装
置の製造方法において、半導体基板上にゲート酸化膜を
形成する工程と、前記ゲート酸化膜上に半導体材料から
なるゲート電極膜を形成する工程と、前記ゲート電極膜
上にレジスト膜を形成する工程と、前記レジスト膜及び
前記ゲート電極膜の直下の前記半導体基板の表面に対し
同時に第１導電型ＭＯＳトランジスタのゲート電極のパ
ターンでイオンビームを照射することにより第２導電型
イオンを注入する第１イオン注入工程と、前記第１イオ
ン注入工程の後、直ちに前記レジスト膜及び前記ゲート
電極膜の直下の前記半導体基板の表面に対し同時に第２
導電型ＭＯＳトランジスタのゲート電極のパターンでイ
オンビームを照射することにより第２導電型イオンを注
入する第２イオン注入工程と、前記レジスト膜のイオン
注入領域以外の領域を選択的に除去して第１導電型ＭＯ
Ｓトランジスタ及び第２導電型ＭＯＳトランジスタのゲ
ート電極パターンを形成する工程と、前記レジスト膜を
マスクとして前記ゲート電極膜をパターニングして前記
第１導電型ＭＯＳトランジスタ及び前記第２導電型ＭＯ
Ｓトランジスタのゲート電極を形成する工程と、を有す
ることを特徴とする。
【００４２】本発明においては、ゲート電極膜はポリシ
リコンにより形成することができる。
リコンにより形成することができる。
【００４３】本発明方法においては、レジスト膜にゲー
ト電極のパターンを形成するために、イオンビーム（集
束イオンビーム）を使用する。このイオンビームはレジ
スト膜に直接照射して、レジスト膜の微細パターンを形
成することができるものであり、イオンビームの加速電
圧及びドーズ量等の条件を適切に設定することにより、
レジスト膜を貫通させて、イオンをゲート電極膜にまで
到達させることができる。このとき、ゲート電極膜が半
導体材料により形成されていると、イオンビームのイオ
ンがゲート電極膜に注入され、Ｎ型又はＰ型半導体から
なるゲート電極を形成することができる。
ト電極のパターンを形成するために、イオンビーム（集
束イオンビーム）を使用する。このイオンビームはレジ
スト膜に直接照射して、レジスト膜の微細パターンを形
成することができるものであり、イオンビームの加速電
圧及びドーズ量等の条件を適切に設定することにより、
レジスト膜を貫通させて、イオンをゲート電極膜にまで
到達させることができる。このとき、ゲート電極膜が半
導体材料により形成されていると、イオンビームのイオ
ンがゲート電極膜に注入され、Ｎ型又はＰ型半導体から
なるゲート電極を形成することができる。
【００４４】このように、本発明方法においては、レジ
スト膜にゲート電極のパターンを描画する工程と同時
に、ゲート電極膜にイオンを注入することができ、ゲー
ト電極を形成する工程を簡略化することができる。
スト膜にゲート電極のパターンを描画する工程と同時
に、ゲート電極膜にイオンを注入することができ、ゲー
ト電極を形成する工程を簡略化することができる。
【００４５】また、ＮＭＯＳトランジスタとＰＭＯＳト
ランジスタを有する相補型トランジスタ（ＣＭＯＳトラ
ンジスタ）においても、ＮＭＯＳトランジスタのゲート
電極のパターンをレジスト膜に描画すると同時にそのゲ
ート電極膜にイオンを注入した後に、引き続いて、ＰＭ
ＯＳトランジスタのゲート電極のパターンをレジスト膜
に描画すると同時にそのゲート電極膜にイオンを注入す
ることができる。従って、イオンビームを照射すること
により、１連の工程で双方のゲート電極のパターンをレ
ジスト膜に描画できると共に、ゲート電極にイオンを注
入することができるので、工程数を減少させることがで
きる。
ランジスタを有する相補型トランジスタ（ＣＭＯＳトラ
ンジスタ）においても、ＮＭＯＳトランジスタのゲート
電極のパターンをレジスト膜に描画すると同時にそのゲ
ート電極膜にイオンを注入した後に、引き続いて、ＰＭ
ＯＳトランジスタのゲート電極のパターンをレジスト膜
に描画すると同時にそのゲート電極膜にイオンを注入す
ることができる。従って、イオンビームを照射すること
により、１連の工程で双方のゲート電極のパターンをレ
ジスト膜に描画できると共に、ゲート電極にイオンを注
入することができるので、工程数を減少させることがで
きる。
【００４６】また、イオンビームの条件を変化させて、
イオンビームがゲート電極膜及びゲート酸化膜を貫通す
るように設定すると、イオンビームが照射された部分、
即ち、ゲート電極の直下の半導体基板の表面にイオンを
注入することができる。半導体基板の表面に、例えば、
Ｐ型イオンが注入されると、エンハンスメント型ＮＭＯ
Ｓトランジスタのソース−ドレイン間のチャネル領域を
形成することができる。
イオンビームがゲート電極膜及びゲート酸化膜を貫通す
るように設定すると、イオンビームが照射された部分、
即ち、ゲート電極の直下の半導体基板の表面にイオンを
注入することができる。半導体基板の表面に、例えば、
Ｐ型イオンが注入されると、エンハンスメント型ＮＭＯ
Ｓトランジスタのソース−ドレイン間のチャネル領域を
形成することができる。
【００４７】一方、エンハンスメント型ＰＭＯＳトラン
ジスタの場合においては、一般的に、しきい値電圧を調
整することを目的として、チャネル領域にＰ型イオンを
注入することがある。例えば、ＰチャネルＭＯＳトラン
ジスタのソース−ドレイン間にボロン等のＰ型のイオン
種を注入する。そうすると、ソース−ドレイン間の電導
層において電子密度が低くなるので、しきい値電圧を調
整することができる。
ジスタの場合においては、一般的に、しきい値電圧を調
整することを目的として、チャネル領域にＰ型イオンを
注入することがある。例えば、ＰチャネルＭＯＳトラン
ジスタのソース−ドレイン間にボロン等のＰ型のイオン
種を注入する。そうすると、ソース−ドレイン間の電導
層において電子密度が低くなるので、しきい値電圧を調
整することができる。
【００４８】更に、チャネル領域の形成又はしきい値電
圧の調整のために、イオンビームを照射することによる
イオン注入工程は、相補型ＭＯＳトランジスタにも適用
することができる。例えば、先ず、ボロン等のＰ型のイ
オン種を使用してイオンビームを照射することにより、
エンハンスメント型のＮＭＯＳトランジスタのゲート電
極パターンをレジスト膜に描画すると共に、Ｐ型のチャ
ネル領域を形成する。その後直ちに、ボロンイオンを注
入して、エンハンスメント型のＰＭＯＳトランジスタの
ゲート電極パターンをレジスト膜に描画すると共に、チ
ャネル領域にボロンイオンを注入し、しきい値を調整す
る。
圧の調整のために、イオンビームを照射することによる
イオン注入工程は、相補型ＭＯＳトランジスタにも適用
することができる。例えば、先ず、ボロン等のＰ型のイ
オン種を使用してイオンビームを照射することにより、
エンハンスメント型のＮＭＯＳトランジスタのゲート電
極パターンをレジスト膜に描画すると共に、Ｐ型のチャ
ネル領域を形成する。その後直ちに、ボロンイオンを注
入して、エンハンスメント型のＰＭＯＳトランジスタの
ゲート電極パターンをレジスト膜に描画すると共に、チ
ャネル領域にボロンイオンを注入し、しきい値を調整す
る。
【００４９】このように、１連の工程でエンハンスメン
ト型ＮＭＯＳトランジスタ及びエンハンスメント型ＰＭ
ＯＳトランジスタの双方のゲート電極のパターンをレジ
スト膜に描画できると共に、チャネル領域にイオンを注
入して、チャネルの形成又はしきい値電圧の調整をする
ことができる。
ト型ＮＭＯＳトランジスタ及びエンハンスメント型ＰＭ
ＯＳトランジスタの双方のゲート電極のパターンをレジ
スト膜に描画できると共に、チャネル領域にイオンを注
入して、チャネルの形成又はしきい値電圧の調整をする
ことができる。
【００５０】本発明においては、レジスト膜はＳＯＧ膜
（塗布酸化膜；Spin On Glass）により形成されている
ことが好ましい。例えば、スピナー等によりウエハ表面
にＳＯＧ膜を均一に塗布した後、光を照射すること等に
よりＳＯＧ膜にエネルギーを与えると、このＳＯＧ膜は
架橋反応を起こしてＣＨ3基及びＯＨ基を一部含んだＳ
ｉＯ2膜に変化する。即ち、レジスト膜としてＳＯＧ膜
を使用すると、ＳＯＧ膜はイオンビームのエネルギーが
与えられることにより、有機溶媒に不要なシリコン酸化
膜（ＳｉＯ2 ）に変化する。従って、レジスト膜をマス
クとしてゲート電極膜をプラズマエッチングする際に、
プラズマエッチングに対するレジスト膜の耐性が向上
し、良好なパターニングが可能となる。
（塗布酸化膜；Spin On Glass）により形成されている
ことが好ましい。例えば、スピナー等によりウエハ表面
にＳＯＧ膜を均一に塗布した後、光を照射すること等に
よりＳＯＧ膜にエネルギーを与えると、このＳＯＧ膜は
架橋反応を起こしてＣＨ3基及びＯＨ基を一部含んだＳ
ｉＯ2膜に変化する。即ち、レジスト膜としてＳＯＧ膜
を使用すると、ＳＯＧ膜はイオンビームのエネルギーが
与えられることにより、有機溶媒に不要なシリコン酸化
膜（ＳｉＯ2 ）に変化する。従って、レジスト膜をマス
クとしてゲート電極膜をプラズマエッチングする際に、
プラズマエッチングに対するレジスト膜の耐性が向上
し、良好なパターニングが可能となる。
【００５１】
【発明の実施の形態】以下、本発明の実施例について添
付の図面を参照して具体的に説明する。
付の図面を参照して具体的に説明する。
【００５２】図１乃至６は本発明の第１の実施例に係る
エンハンスメント型のＮチャネルＭＯＳトランジスタを
有する半導体装置の製造方法を工程順に示す模式的断面
図である。図１乃至６においては、ゲート電極が形成さ
れるまでの形成工程を示す。
エンハンスメント型のＮチャネルＭＯＳトランジスタを
有する半導体装置の製造方法を工程順に示す模式的断面
図である。図１乃至６においては、ゲート電極が形成さ
れるまでの形成工程を示す。
【００５３】先ず、図１に示すように、Ｓｉ基板４１の
表面にＢ+ イオン等を注入することによりＰウェル領域
４２を形成し、Ｐウェル領域４２上の素子形成予定領域
４３を除く部分に、ＬＯＣＯＳ（LOCal Oxidation of S
ilicon）法等によりフィールド酸化膜４４を形成する。
表面にＢ+ イオン等を注入することによりＰウェル領域
４２を形成し、Ｐウェル領域４２上の素子形成予定領域
４３を除く部分に、ＬＯＣＯＳ（LOCal Oxidation of S
ilicon）法等によりフィールド酸化膜４４を形成する。
【００５４】次に、図２に示すように、フィールド酸化
膜４４が形成されていないＰウェル領域４２の表面に、
例えば、膜厚が５０Åであるゲート酸化膜４５を成膜す
る。次いで、図３に示すように、フィールド酸化膜４４
及びゲート酸化膜４５上に、例えば３０００Åの膜厚で
ゲート電極膜４８を堆積し、ゲート電極膜４８上に、例
えば４０００Åの膜厚でＳＯＧ膜（レジスト膜）４９を
塗布し、ベーキングする。
膜４４が形成されていないＰウェル領域４２の表面に、
例えば、膜厚が５０Åであるゲート酸化膜４５を成膜す
る。次いで、図３に示すように、フィールド酸化膜４４
及びゲート酸化膜４５上に、例えば３０００Åの膜厚で
ゲート電極膜４８を堆積し、ゲート電極膜４８上に、例
えば４０００Åの膜厚でＳＯＧ膜（レジスト膜）４９を
塗布し、ベーキングする。
【００５５】その後、図４に示すように、レジスト膜４
９にゲート電極パターンを描画するために、ＳＯＧ膜
（レジスト膜）４９の上方からＰｔ−Ｂをイオン源とし
てイオンビームを照射する。このとき、使用するイオン
ビームの加速電圧及びドーズ量が適切に調整されている
と、ゲート電極パターンの描画とチャネル領域４７のし
きい値電圧の調整とを同時に実施することができる。本
実施例においては、例えば、加速電圧を２００ｋｅＶ、
ドーズ量を２×１０14ｃｍ-2とし、イオン種としてＢ+
を使用してイオンビームを照射した。
９にゲート電極パターンを描画するために、ＳＯＧ膜
（レジスト膜）４９の上方からＰｔ−Ｂをイオン源とし
てイオンビームを照射する。このとき、使用するイオン
ビームの加速電圧及びドーズ量が適切に調整されている
と、ゲート電極パターンの描画とチャネル領域４７のし
きい値電圧の調整とを同時に実施することができる。本
実施例においては、例えば、加速電圧を２００ｋｅＶ、
ドーズ量を２×１０14ｃｍ-2とし、イオン種としてＢ+
を使用してイオンビームを照射した。
【００５６】ＳＯＧ膜（レジスト膜）４９はイオンビー
ムが照射されることにより、ＳＯＧからＳｉＯ2 膜４９
ａに変化するので、ブタノールによりＳｉＯ2 膜４９ａ
のパターンを現像し、純水で洗浄することによりＳｉＯ
2 膜４９ａのみが残存し、ＳＯＧ膜（レジスト膜）４９
が除去される。その後、ＳｉＯ2 膜４９ａをマスクとし
てゲート電極膜４８をエッチングすることにより、図５
に示すように、ＳｉＯ2 膜４９ａに覆われていないゲー
ト電極膜４８が除去される。
ムが照射されることにより、ＳＯＧからＳｉＯ2 膜４９
ａに変化するので、ブタノールによりＳｉＯ2 膜４９ａ
のパターンを現像し、純水で洗浄することによりＳｉＯ
2 膜４９ａのみが残存し、ＳＯＧ膜（レジスト膜）４９
が除去される。その後、ＳｉＯ2 膜４９ａをマスクとし
てゲート電極膜４８をエッチングすることにより、図５
に示すように、ＳｉＯ2 膜４９ａに覆われていないゲー
ト電極膜４８が除去される。
【００５７】そして、ＳｉＯ2 膜４９ａを除去すること
により、図６に示すように、ゲート電極４８ａが形成さ
れる。
により、図６に示すように、ゲート電極４８ａが形成さ
れる。
【００５８】本実施例においては、ＮチャネルＭＯＳト
ランジスタのゲート形成工程を示したが、Ｐウェル領域
４２の代わりにＮウェル領域を形成し、例えば、加速電
圧を４００ｋｅＶ、ドーズ量を１．５×１０14ｃｍ-2と
してイオンビームを照射すると、ＰチャネルＭＯＳトラ
ンジスタのゲート電極を形成することができる。
ランジスタのゲート形成工程を示したが、Ｐウェル領域
４２の代わりにＮウェル領域を形成し、例えば、加速電
圧を４００ｋｅＶ、ドーズ量を１．５×１０14ｃｍ-2と
してイオンビームを照射すると、ＰチャネルＭＯＳトラ
ンジスタのゲート電極を形成することができる。
【００５９】図７乃至１２は本発明の第２の実施例に係
るＣＭＯＳトランジスタを有する半導体装置の製造方法
を工程順に示す模式的断面図である。第２の実施例にお
いては、エンハンスメント型ＮＭＯＳトランジスタ及び
エンハンスメント型ＰＭＯＳトランジスタのゲート電極
が形成されるまでの形成工程を示す。
るＣＭＯＳトランジスタを有する半導体装置の製造方法
を工程順に示す模式的断面図である。第２の実施例にお
いては、エンハンスメント型ＮＭＯＳトランジスタ及び
エンハンスメント型ＰＭＯＳトランジスタのゲート電極
が形成されるまでの形成工程を示す。
【００６０】先ず、図７に示すように、Ｓｉ基板５１の
表面にＰウェル領域５２ａ及びＮウェル領域５２ｂを形
成し、Ｐウェル領域５２ａ及びＮウェル領域５２ｂ上の
素子形成予定領域５３ａ及び５３ｂを除く部分に、ＬＯ
ＣＯＳ（LOCal Oxidation ofSilicon）法等によりフィ
ールド酸化膜５４を形成する。
表面にＰウェル領域５２ａ及びＮウェル領域５２ｂを形
成し、Ｐウェル領域５２ａ及びＮウェル領域５２ｂ上の
素子形成予定領域５３ａ及び５３ｂを除く部分に、ＬＯ
ＣＯＳ（LOCal Oxidation ofSilicon）法等によりフィ
ールド酸化膜５４を形成する。
【００６１】次に、図８に示すように、フィールド酸化
膜５４が形成されていないＰウェル領域５２ａ及びＮウ
ェル領域５２ｂの表面にゲート酸化膜５５ａ及び５５ｂ
を成膜する。
膜５４が形成されていないＰウェル領域５２ａ及びＮウ
ェル領域５２ｂの表面にゲート酸化膜５５ａ及び５５ｂ
を成膜する。
【００６２】次いで、図９に示すように、フィールド酸
化膜５４並びにゲート酸化膜５５ａ及び５５ｂ上に、例
えばリンをドープしたポリシリコンからなるゲート電極
膜５８を堆積し、ゲート電極膜５８上にレジスト膜５９
を成膜する。
化膜５４並びにゲート酸化膜５５ａ及び５５ｂ上に、例
えばリンをドープしたポリシリコンからなるゲート電極
膜５８を堆積し、ゲート電極膜５８上にレジスト膜５９
を成膜する。
【００６３】その後、図１０に示すように、ＮＭＯＳト
ランジスタのゲート電極パターンをレジスト膜５９に描
画するために、Ｐウェル領域５２ａの上方から、Ｐｔ−
Ｂをイオン源として選択的にイオンビームを照射する。
そして、引き続いて、ＰＭＯＳトランジスタのゲート電
極パターンを描画するために、Ｎウェル領域５２ｂの上
方からイオンビームを照射する。本実施例においても、
第１の実施例と同様に、使用するイオンビームの加速電
圧及びドーズ量が適切に調整されていると、ＮＭＯＳト
ランジスタ及びＰＭＯＳトランジスタのゲート電極パタ
ーンを描画する工程と同時に、チャネル領域５７ａ及び
５７ｂにイオンを注入してしきい値電圧を調整すること
ができる。
ランジスタのゲート電極パターンをレジスト膜５９に描
画するために、Ｐウェル領域５２ａの上方から、Ｐｔ−
Ｂをイオン源として選択的にイオンビームを照射する。
そして、引き続いて、ＰＭＯＳトランジスタのゲート電
極パターンを描画するために、Ｎウェル領域５２ｂの上
方からイオンビームを照射する。本実施例においても、
第１の実施例と同様に、使用するイオンビームの加速電
圧及びドーズ量が適切に調整されていると、ＮＭＯＳト
ランジスタ及びＰＭＯＳトランジスタのゲート電極パタ
ーンを描画する工程と同時に、チャネル領域５７ａ及び
５７ｂにイオンを注入してしきい値電圧を調整すること
ができる。
【００６４】その後、イオンビームが照射されたレジス
ト膜５９ａ及び５９ｂを現像し、洗浄することによりレ
ジスト膜５９ａ及び５９ｂが残存する。従って、これら
をマスクとしてゲート電極膜５８をエッチングすること
により、図１１に示すように、レジスト膜５９ａ及び５
９ｂに覆われていないゲート電極膜５８が除去される。
ト膜５９ａ及び５９ｂを現像し、洗浄することによりレ
ジスト膜５９ａ及び５９ｂが残存する。従って、これら
をマスクとしてゲート電極膜５８をエッチングすること
により、図１１に示すように、レジスト膜５９ａ及び５
９ｂに覆われていないゲート電極膜５８が除去される。
【００６５】そして、レジスト膜５９ａ及び５９ｂを除
去することにより、図１２に示すように、ＮＭＯＳトラ
ンジスタ及びＰＭＯＳトランジスタのゲート電極５８ａ
及び５８ｂが形成される。
去することにより、図１２に示すように、ＮＭＯＳトラ
ンジスタ及びＰＭＯＳトランジスタのゲート電極５８ａ
及び５８ｂが形成される。
【００６６】第１及び第２の実施例に示すように、加速
電圧及びドーズ量等が適切に選択されたイオンビームを
レジスト膜に照射すると、ＮＭＯＳトランジスタ又はＰ
ＭＯＳトランジスタのゲート電極パターンをレジスト膜
に描画する工程と同時に、チャネル領域にイオンを注入
してチャネル領域を形成するか、又はしきい値電圧を調
整することができるので、半導体装置の製造工程を簡略
化することができる。
電圧及びドーズ量等が適切に選択されたイオンビームを
レジスト膜に照射すると、ＮＭＯＳトランジスタ又はＰ
ＭＯＳトランジスタのゲート電極パターンをレジスト膜
に描画する工程と同時に、チャネル領域にイオンを注入
してチャネル領域を形成するか、又はしきい値電圧を調
整することができるので、半導体装置の製造工程を簡略
化することができる。
【００６７】また、本発明方法に従って形成されたチャ
ネル領域はゲート電極の直下にのみ存在し、ソース電極
及びドレイン電極の周囲の不純物濃度を増加させること
がないので、接合容量の増加を防止することができる。
ネル領域はゲート電極の直下にのみ存在し、ソース電極
及びドレイン電極の周囲の不純物濃度を増加させること
がないので、接合容量の増加を防止することができる。
【００６８】図１３乃至１７は本発明の第３の実施例に
係るＭＯＳトランジスタを有する半導体装置の製造方法
を工程順に示す模式的断面図である。第３の実施例にお
いては、Ｐ型のゲート電極を有するＭＯＳトランジスタ
のゲート電極が形成されるまでの形成工程を示す。
係るＭＯＳトランジスタを有する半導体装置の製造方法
を工程順に示す模式的断面図である。第３の実施例にお
いては、Ｐ型のゲート電極を有するＭＯＳトランジスタ
のゲート電極が形成されるまでの形成工程を示す。
【００６９】先ず、図１３に示すように、Ｓｉ基板６１
の表面の素子形成予定領域６３を除く部分にフィールド
酸化膜６４を形成し、素子形成予定領域６３上に、例え
ば、膜厚が１００Åである絶縁膜（ゲート酸化膜）６５
を塗布して、フィールド酸化膜６４及び絶縁膜６５上
に、例えば３０００Åの膜厚でポリシリコン膜（ゲート
電極膜）６８を堆積する。
の表面の素子形成予定領域６３を除く部分にフィールド
酸化膜６４を形成し、素子形成予定領域６３上に、例え
ば、膜厚が１００Åである絶縁膜（ゲート酸化膜）６５
を塗布して、フィールド酸化膜６４及び絶縁膜６５上
に、例えば３０００Åの膜厚でポリシリコン膜（ゲート
電極膜）６８を堆積する。
【００７０】次に、図１４に示すように、ポリシリコン
膜６８上に、例えば１００００Åの膜厚でレジスト膜６
９を塗布し、レジスト膜６９の上方からイオンビームを
照射する。本実施例においては、例えば、加速電圧を３
００ｋｅＶ、ドーズ量を５×１０16ｃｍ-2として、１価
のリンソースのＦＩＢ（Focused Ion Beam）を使用し
た。これにより、ＦＩＢが照射された部分のレジスト膜
６９ａが変質すると共に、照射された部分のポリシリコ
ン膜６８ａにリンが添加される。
膜６８上に、例えば１００００Åの膜厚でレジスト膜６
９を塗布し、レジスト膜６９の上方からイオンビームを
照射する。本実施例においては、例えば、加速電圧を３
００ｋｅＶ、ドーズ量を５×１０16ｃｍ-2として、１価
のリンソースのＦＩＢ（Focused Ion Beam）を使用し
た。これにより、ＦＩＢが照射された部分のレジスト膜
６９ａが変質すると共に、照射された部分のポリシリコ
ン膜６８ａにリンが添加される。
【００７１】次いで、ＦＩＢが照射された部分のレジス
ト膜６９ａのパターンを現像液によって現像する。これ
により、図１５に示すように、レジスト膜６９ａのみが
残存し、他の部分のレジスト膜６９は除去される。
ト膜６９ａのパターンを現像液によって現像する。これ
により、図１５に示すように、レジスト膜６９ａのみが
残存し、他の部分のレジスト膜６９は除去される。
【００７２】その後、レジスト膜６９ａをマスクとして
ポリシリコン膜６８をエッチング除去することにより、
図１６に示すように、ポリシリコン膜６８ａが残存す
る。
ポリシリコン膜６８をエッチング除去することにより、
図１６に示すように、ポリシリコン膜６８ａが残存す
る。
【００７３】その後、レジスト膜６９ａを除去すること
により、図１７に示すように、リンが添加されたポリシ
リコン膜６８ａがゲート電極として形成される。
により、図１７に示すように、リンが添加されたポリシ
リコン膜６８ａがゲート電極として形成される。
【００７４】第３の実施例においては、Ｎ型のゲート電
極の形成工程を示したが、使用するＦＩＢとしてボロン
等のイオンソースを使用し、加速電圧及びドーズ量を適
切に調整すると、Ｐ型のゲート電極も同様に形成するこ
とができる。
極の形成工程を示したが、使用するＦＩＢとしてボロン
等のイオンソースを使用し、加速電圧及びドーズ量を適
切に調整すると、Ｐ型のゲート電極も同様に形成するこ
とができる。
【００７５】図１８乃至２３は本発明の第４の実施例に
係るＣＭＯＳトランジスタを有する半導体装置の製造方
法を工程順に示す模式的断面図である。第４の実施例に
おいては、ＮＭＯＳトランジスタにはＮ型ゲートを形成
し、ＰＭＯＳトランジスタにはＰ型ゲートを形成する場
合について示し、これらのゲート電極が形成されるまで
の形成工程を示す。
係るＣＭＯＳトランジスタを有する半導体装置の製造方
法を工程順に示す模式的断面図である。第４の実施例に
おいては、ＮＭＯＳトランジスタにはＮ型ゲートを形成
し、ＰＭＯＳトランジスタにはＰ型ゲートを形成する場
合について示し、これらのゲート電極が形成されるまで
の形成工程を示す。
【００７６】先ず、図１８に示すように、Ｓｉ基板７１
上のＮＭＯＳトランジスタ形成予定領域７３ａ及びＰＭ
ＯＳトランジスタ形成予定領域７３ｂを除く部分にフィ
ールド酸化膜７４を形成する。次に、ＮＭＯＳ及びＰＭ
ＯＳトランジスタ形成予定領域７３ａ及び７３ｂ上に、
例えば５０Åの膜厚で絶縁膜７５ａ及び７５ｂを塗布し
て、フィールド酸化膜７４並びに絶縁膜（ゲート酸化
膜）７５ａ及び７５ｂ上に、例えば３０００Åの膜厚で
ポリシリコン膜（ゲート電極膜）７８を堆積する。
上のＮＭＯＳトランジスタ形成予定領域７３ａ及びＰＭ
ＯＳトランジスタ形成予定領域７３ｂを除く部分にフィ
ールド酸化膜７４を形成する。次に、ＮＭＯＳ及びＰＭ
ＯＳトランジスタ形成予定領域７３ａ及び７３ｂ上に、
例えば５０Åの膜厚で絶縁膜７５ａ及び７５ｂを塗布し
て、フィールド酸化膜７４並びに絶縁膜（ゲート酸化
膜）７５ａ及び７５ｂ上に、例えば３０００Åの膜厚で
ポリシリコン膜（ゲート電極膜）７８を堆積する。
【００７７】次いで、図１９に示すように、ポリシリコ
ン膜７８上に、例えば４０００Åの膜厚でレジスト膜７
９を塗布し、ＮＭＯＳトランジスタのゲート電極パター
ンをレジスト膜７９に描画するために、ＮＭＯＳトラン
ジスタ形成予定領域７３ａの上方から、イオンビームを
選択的に照射する。本実施例においては、例えば、加速
電圧を３６０ｋｅＶ、ドーズ量を５×１０17ｃｍ-2とし
て、１価のリンソースのＦＩＢ（Focused Ion Beam）を
使用した。これにより、リンソースのＦＩＢが照射され
た部分のレジスト膜７９ａが変質すると共に、照射され
た部分のポリシリコン膜７８ａにリンが添加される。
ン膜７８上に、例えば４０００Åの膜厚でレジスト膜７
９を塗布し、ＮＭＯＳトランジスタのゲート電極パター
ンをレジスト膜７９に描画するために、ＮＭＯＳトラン
ジスタ形成予定領域７３ａの上方から、イオンビームを
選択的に照射する。本実施例においては、例えば、加速
電圧を３６０ｋｅＶ、ドーズ量を５×１０17ｃｍ-2とし
て、１価のリンソースのＦＩＢ（Focused Ion Beam）を
使用した。これにより、リンソースのＦＩＢが照射され
た部分のレジスト膜７９ａが変質すると共に、照射され
た部分のポリシリコン膜７８ａにリンが添加される。
【００７８】その後、図２０に示すように、ＰＭＯＳト
ランジスタのゲート電極パターンをレジスト膜７９に描
画するために、ＰＭＯＳトランジスタ形成予定領域７３
ｂの上方から、イオンビームを選択的に照射する。この
工程においては、加速電圧を１５０ｋｅＶ、ドーズ量を
３×１０17ｃｍ-2として、１価のボロンソースのＦＩＢ
を使用した。これにより、ＦＩＢが照射された部分のレ
ジスト膜７９ｂが変質すると共に、照射された部分のポ
リシリコン膜７８ｂにボロンが添加される。
ランジスタのゲート電極パターンをレジスト膜７９に描
画するために、ＰＭＯＳトランジスタ形成予定領域７３
ｂの上方から、イオンビームを選択的に照射する。この
工程においては、加速電圧を１５０ｋｅＶ、ドーズ量を
３×１０17ｃｍ-2として、１価のボロンソースのＦＩＢ
を使用した。これにより、ＦＩＢが照射された部分のレ
ジスト膜７９ｂが変質すると共に、照射された部分のポ
リシリコン膜７８ｂにボロンが添加される。
【００７９】その後、ＦＩＢが照射された部分のレジス
ト膜７９ａ及び７９ｂのパターンを現像液によって現像
する。これにより、図２１に示すように、レジスト膜７
９ａ及び７９ｂのみが残存し、他の部分のレジスト膜７
９は除去される。
ト膜７９ａ及び７９ｂのパターンを現像液によって現像
する。これにより、図２１に示すように、レジスト膜７
９ａ及び７９ｂのみが残存し、他の部分のレジスト膜７
９は除去される。
【００８０】その後、レジスト膜７９ａ及び７９ｂをマ
スクとしてポリシリコン膜７８をエッチング除去するこ
とにより、図２２に示すように、ポリシリコン膜７８ａ
及び７８ｂが残存する。
スクとしてポリシリコン膜７８をエッチング除去するこ
とにより、図２２に示すように、ポリシリコン膜７８ａ
及び７８ｂが残存する。
【００８１】その後、レジスト膜７９ａ及び７９ｂを除
去することにより、図２３に示すように、リンが添加さ
れたポリシリコン膜７８ａ及びボロンが添加されたポリ
シリコン膜７８ｂがＮＭＯＳトランジスタ及びＰＭＯＳ
トランジスタのゲート電極として形成される。
去することにより、図２３に示すように、リンが添加さ
れたポリシリコン膜７８ａ及びボロンが添加されたポリ
シリコン膜７８ｂがＮＭＯＳトランジスタ及びＰＭＯＳ
トランジスタのゲート電極として形成される。
【００８２】第３及び第４の実施例に示すように、加速
電圧及びドーズ量等が適切に選択されたイオンビームを
レジスト膜に照射すると、ＮＭＯＳトランジスタ又はＰ
ＭＯＳトランジスタのゲート電極パターンを描画する工
程と同時に、ゲート電極にイオンを注入することができ
るので、半導体装置の製造工程を簡略化することがで
き、製造効率が向上する。
電圧及びドーズ量等が適切に選択されたイオンビームを
レジスト膜に照射すると、ＮＭＯＳトランジスタ又はＰ
ＭＯＳトランジスタのゲート電極パターンを描画する工
程と同時に、ゲート電極にイオンを注入することができ
るので、半導体装置の製造工程を簡略化することがで
き、製造効率が向上する。
【００８３】また、イオンビームを使用することにより
マスクが不要になるので、製造コストを低減させること
ができると共に、イオンビームは微細な位置に焦点を定
めることができるので、マージンの幅を減少させること
ができ、半導体装置を集積化できる。
マスクが不要になるので、製造コストを低減させること
ができると共に、イオンビームは微細な位置に焦点を定
めることができるので、マージンの幅を減少させること
ができ、半導体装置を集積化できる。
【００８４】
【発明の効果】以上詳述したように、本発明方法によれ
ば、イオンビームを使用してレジスト膜にゲート電極パ
ターンを形成するので、この工程と、ゲート電極にイオ
ンを注入する工程又はチャネル領域を形成する工程とを
同時に実施することができ、ゲートを形成する工程を簡
略化することができる。また、マスクが不要となるので
製造コストを低減することができると共に、素子間のマ
ージンを小さくすることができ、半導体装置を集積化す
ることができる。更に、チャネル領域にイオンを注入す
る工程を有する本発明方法においては、ゲート電極の直
下にのみチャネル領域を形成することができるので、不
純物濃度の増加によって接合容量が増大することを防止
することができ、半導体装置の動作速度の高速化が可能
となる。
ば、イオンビームを使用してレジスト膜にゲート電極パ
ターンを形成するので、この工程と、ゲート電極にイオ
ンを注入する工程又はチャネル領域を形成する工程とを
同時に実施することができ、ゲートを形成する工程を簡
略化することができる。また、マスクが不要となるので
製造コストを低減することができると共に、素子間のマ
ージンを小さくすることができ、半導体装置を集積化す
ることができる。更に、チャネル領域にイオンを注入す
る工程を有する本発明方法においては、ゲート電極の直
下にのみチャネル領域を形成することができるので、不
純物濃度の増加によって接合容量が増大することを防止
することができ、半導体装置の動作速度の高速化が可能
となる。
【図１】本発明の第１の実施例に係るＮチャネルＭＯＳ
トランジスタを有する半導体装置の製造方法を示す模式
的断面図である。
トランジスタを有する半導体装置の製造方法を示す模式
的断面図である。
【図２】本発明の第１の実施例に係るＮチャネルＭＯＳ
トランジスタを有する半導体装置の製造方法について図
１の次工程を示す模式的断面図である。
トランジスタを有する半導体装置の製造方法について図
１の次工程を示す模式的断面図である。
【図３】本発明の第１の実施例に係るＮチャネルＭＯＳ
トランジスタを有する半導体装置の製造方法について図
２の次工程を示す模式的断面図である。
トランジスタを有する半導体装置の製造方法について図
２の次工程を示す模式的断面図である。
【図４】本発明の第１の実施例に係るＮチャネルＭＯＳ
トランジスタを有する半導体装置の製造方法について図
３の次工程を示す模式的断面図である。
トランジスタを有する半導体装置の製造方法について図
３の次工程を示す模式的断面図である。
【図５】本発明の第１の実施例に係るＮチャネルＭＯＳ
トランジスタを有する半導体装置の製造方法について図
４の次工程を示す模式的断面図である。
トランジスタを有する半導体装置の製造方法について図
４の次工程を示す模式的断面図である。
【図６】本発明の第１の実施例に係るＮチャネルＭＯＳ
トランジスタを有する半導体装置の製造方法について図
５の次工程を示す模式的断面図である。
トランジスタを有する半導体装置の製造方法について図
５の次工程を示す模式的断面図である。
【図７】本発明の第２の実施例に係るＣＭＯＳトランジ
スタを有する半導体装置の製造方法を示す模式的断面図
である。
スタを有する半導体装置の製造方法を示す模式的断面図
である。
【図８】本発明の第２の実施例に係るＣＭＯＳトランジ
スタを有する半導体装置の製造方法について図７の次工
程を示す模式的断面図である。
スタを有する半導体装置の製造方法について図７の次工
程を示す模式的断面図である。
【図９】本発明の第２の実施例に係るＣＭＯＳトランジ
スタを有する半導体装置の製造方法について図８の次工
程を示す模式的断面図である。
スタを有する半導体装置の製造方法について図８の次工
程を示す模式的断面図である。
【図１０】本発明の第２の実施例に係るＣＭＯＳトラン
ジスタを有する半導体装置の製造方法について図９の次
工程を示す模式的断面図である。
ジスタを有する半導体装置の製造方法について図９の次
工程を示す模式的断面図である。
【図１１】本発明の第２の実施例に係るＣＭＯＳトラン
ジスタを有する半導体装置の製造方法について図１０の
次工程を示す模式的断面図である。
ジスタを有する半導体装置の製造方法について図１０の
次工程を示す模式的断面図である。
【図１２】本発明の第２の実施例に係るＣＭＯＳトラン
ジスタを有する半導体装置の製造方法について図１１の
次工程を示す模式的断面図である。
ジスタを有する半導体装置の製造方法について図１１の
次工程を示す模式的断面図である。
【図１３】本発明の第３の実施例に係るＭＯＳトランジ
スタを有する半導体装置の製造方法を示す模式的断面図
である。
スタを有する半導体装置の製造方法を示す模式的断面図
である。
【図１４】本発明の第３の実施例に係るＭＯＳトランジ
スタを有する半導体装置の製造方法について図１３の次
工程を示す模式的断面図である。
スタを有する半導体装置の製造方法について図１３の次
工程を示す模式的断面図である。
【図１５】本発明の第３の実施例に係るＭＯＳトランジ
スタを有する半導体装置の製造方法について図１４の次
工程を示す模式的断面図である。
スタを有する半導体装置の製造方法について図１４の次
工程を示す模式的断面図である。
【図１６】本発明の第３の実施例に係るＭＯＳトランジ
スタを有する半導体装置の製造方法について図１５の次
工程を示す模式的断面図である。
スタを有する半導体装置の製造方法について図１５の次
工程を示す模式的断面図である。
【図１７】本発明の第３の実施例に係るＭＯＳトランジ
スタを有する半導体装置の製造方法について図１６の次
工程を示す模式的断面図である。
スタを有する半導体装置の製造方法について図１６の次
工程を示す模式的断面図である。
【図１８】本発明の第４の実施例に係るＣＭＯＳトラン
ジスタを有する半導体装置の製造方法を示す模式的断面
図である。
ジスタを有する半導体装置の製造方法を示す模式的断面
図である。
【図１９】本発明の第４の実施例に係るＣＭＯＳトラン
ジスタを有する半導体装置の製造方法について図１８の
次工程を示す模式的断面図である。
ジスタを有する半導体装置の製造方法について図１８の
次工程を示す模式的断面図である。
【図２０】本発明の第４の実施例に係るＣＭＯＳトラン
ジスタを有する半導体装置の製造方法について図１９の
次工程を示す模式的断面図である。
ジスタを有する半導体装置の製造方法について図１９の
次工程を示す模式的断面図である。
【図２１】本発明の第４の実施例に係るＣＭＯＳトラン
ジスタを有する半導体装置の製造方法について図２０の
次工程を示す模式的断面図である。
ジスタを有する半導体装置の製造方法について図２０の
次工程を示す模式的断面図である。
【図２２】本発明の第４の実施例に係るＣＭＯＳトラン
ジスタを有する半導体装置の製造方法について図２１の
次工程を示す模式的断面図である。
ジスタを有する半導体装置の製造方法について図２１の
次工程を示す模式的断面図である。
【図２３】本発明の第４の実施例に係るＣＭＯＳトラン
ジスタを有する半導体装置の製造方法について図２２の
次工程を示す模式的断面図である。
ジスタを有する半導体装置の製造方法について図２２の
次工程を示す模式的断面図である。
【図２４】ＮチャネルＭＯＳトランジスタを有する半導
体装置の従来の製造方法を示す模式的断面図である。
体装置の従来の製造方法を示す模式的断面図である。
【図２５】ＮチャネルＭＯＳトランジスタを有する半導
体装置の従来の製造方法について図２４の次工程を示す
模式的断面図である。
体装置の従来の製造方法について図２４の次工程を示す
模式的断面図である。
【図２６】ＮチャネルＭＯＳトランジスタを有する半導
体装置の従来の製造方法について図２５の次工程を示す
模式的断面図である。
体装置の従来の製造方法について図２５の次工程を示す
模式的断面図である。
【図２７】ＮチャネルＭＯＳトランジスタを有する半導
体装置の従来の製造方法について図２６の次工程を示す
模式的断面図である。
体装置の従来の製造方法について図２６の次工程を示す
模式的断面図である。
【図２８】ＮチャネルＭＯＳトランジスタを有する半導
体装置の従来の製造方法について図２７の次工程を示す
模式的断面図である。
体装置の従来の製造方法について図２７の次工程を示す
模式的断面図である。
【図２９】ＮチャネルＭＯＳトランジスタを有する半導
体装置の従来の製造方法について図２８の次工程を示す
模式的断面図である。
体装置の従来の製造方法について図２８の次工程を示す
模式的断面図である。
【図３０】ＮチャネルＭＯＳトランジスタを有する半導
体装置の従来の製造方法について図２９の次工程を示す
模式的断面図である。
体装置の従来の製造方法について図２９の次工程を示す
模式的断面図である。
【図３１】ＮチャネルＭＯＳトランジスタを有する半導
体装置の従来の製造方法について図３０の次工程を示す
模式的断面図である。
体装置の従来の製造方法について図３０の次工程を示す
模式的断面図である。
【図３２】ＮチャネルＭＯＳトランジスタを有する半導
体装置の従来の製造方法について図３１の次工程を示す
模式的断面図である。
体装置の従来の製造方法について図３１の次工程を示す
模式的断面図である。
【図３３】ＮチャネルＭＯＳトランジスタを有する半導
体装置の従来の製造方法について図３２の次工程を示す
模式的断面図である。
体装置の従来の製造方法について図３２の次工程を示す
模式的断面図である。
【図３４】ＮチャネルＭＯＳトランジスタを有する他の
半導体装置の従来の製造方法を示す模式的断面図であ
る。
半導体装置の従来の製造方法を示す模式的断面図であ
る。
【図３５】ＮチャネルＭＯＳトランジスタを有する他の
半導体装置の従来の製造方法について図３４の次工程を
示す模式的断面図である。
半導体装置の従来の製造方法について図３４の次工程を
示す模式的断面図である。
【図３６】ＮチャネルＭＯＳトランジスタを有する他の
半導体装置の従来の製造方法について図３５の次工程を
示す模式的断面図である。
半導体装置の従来の製造方法について図３５の次工程を
示す模式的断面図である。
【図３７】ＮチャネルＭＯＳトランジスタを有する他の
半導体装置の従来の製造方法について図３６の次工程を
示す模式的断面図である。
半導体装置の従来の製造方法について図３６の次工程を
示す模式的断面図である。
【図３８】ＮチャネルＭＯＳトランジスタを有する他の
半導体装置の従来の製造方法について図３７の次工程を
示す模式的断面図である。
半導体装置の従来の製造方法について図３７の次工程を
示す模式的断面図である。
【図３９】ＮチャネルＭＯＳトランジスタを有する他の
半導体装置の従来の製造方法について図３８の次工程を
示す模式的断面図である。
半導体装置の従来の製造方法について図３８の次工程を
示す模式的断面図である。
【図４０】ＣＭＯＳ回路を有する半導体装置の従来の製
造方法を示す模式的断面図である。
造方法を示す模式的断面図である。
【図４１】ＣＭＯＳ回路を有する半導体装置の従来の製
造方法について図４０の次工程を示す模式的断面図であ
る。
造方法について図４０の次工程を示す模式的断面図であ
る。
【図４２】ＣＭＯＳ回路を有する半導体装置の従来の製
造方法について図４１の次工程を示す模式的断面図であ
る。
造方法について図４１の次工程を示す模式的断面図であ
る。
【図４３】ＣＭＯＳ回路を有する半導体装置の従来の製
造方法について図４２の次工程を示す模式的断面図であ
る。
造方法について図４２の次工程を示す模式的断面図であ
る。
【図４４】ＣＭＯＳ回路を有する半導体装置の従来の製
造方法について図４３の次工程を示す模式的断面図であ
る。
造方法について図４３の次工程を示す模式的断面図であ
る。
【図４５】ＣＭＯＳ回路を有する半導体装置の従来の製
造方法について図４４の次工程を示す模式的断面図であ
る。
造方法について図４４の次工程を示す模式的断面図であ
る。
【図４６】ＣＭＯＳ回路を有する半導体装置の従来の製
造方法について図４５の次工程を示す模式的断面図であ
る。
造方法について図４５の次工程を示す模式的断面図であ
る。
【図４７】ＣＭＯＳ回路を有する半導体装置の従来の製
造方法について図４６の次工程を示す模式的断面図であ
る。
造方法について図４６の次工程を示す模式的断面図であ
る。
【図４８】Ｎ領域及びＰ領域のドナー又はアクセプタ
（不純物）濃度と空乏層幅との関係を示す模式図であ
る。
（不純物）濃度と空乏層幅との関係を示す模式図であ
る。
１、２１、４１、５１、６１、７１、８１；基板 ２、４２、５２ａ、５２ｂ；ウェル領域 ３、４３、５３ａ、５３ｂ、６３、８３；素子形成予定
領域 ４、２４、４４、５４、６４、７４、８４；フィールド
酸化膜 ５、４５、５５ａ、５５ｂ；ゲート酸化膜 ６、９、２６、２９、３６、４９、５９、６９、７９、
８９；レジスト膜 ７、４７；チャネル領域 ８、４８、５８；ゲート電極膜 ８ａ、３８ａ、３８ｂ、５８ａ、５８ｂ、８８ａ；ゲー
ト電極 １０、２０、３７、９０；フォトマスク １２；ソース領域 １３；ドレイン領域 １４；層間絶縁膜 １４ａ、１４ｂ；コンタクトホール １５ａ、１５ｂ；配線 ２３ａ、２３ｂ、７３ａ、７３ｂ；トランジスタ形成予
定領域 ２５ａ、２５ｂ、６５、７５ａ、７５ｂ、８５；絶縁膜 ２８、６８、７８、８８；ポリシリコン膜
領域 ４、２４、４４、５４、６４、７４、８４；フィールド
酸化膜 ５、４５、５５ａ、５５ｂ；ゲート酸化膜 ６、９、２６、２９、３６、４９、５９、６９、７９、
８９；レジスト膜 ７、４７；チャネル領域 ８、４８、５８；ゲート電極膜 ８ａ、３８ａ、３８ｂ、５８ａ、５８ｂ、８８ａ；ゲー
ト電極 １０、２０、３７、９０；フォトマスク １２；ソース領域 １３；ドレイン領域 １４；層間絶縁膜 １４ａ、１４ｂ；コンタクトホール １５ａ、１５ｂ；配線 ２３ａ、２３ｂ、７３ａ、７３ｂ；トランジスタ形成予
定領域 ２５ａ、２５ｂ、６５、７５ａ、７５ｂ、８５；絶縁膜 ２８、６８、７８、８８；ポリシリコン膜
Claims (7)
- 【請求項１】 半導体基板上にゲート酸化膜を形成する
工程と、前記ゲート酸化膜上に半導体材料からなるゲー
ト電極膜を形成する工程と、前記ゲート電極膜上にレジ
スト膜を形成する工程と、前記ゲート電極膜及び前記レ
ジスト膜に対し同時に所定のパターンでイオンビームを
照射することによりイオンを注入するイオン注入工程
と、前記レジスト膜のイオン注入領域以外の領域を選択
的に除去してゲート電極パターンを形成する工程と、前
記レジスト膜をマスクとして前記ゲート電極膜をパター
ニングしてゲート電極を形成する工程と、を有すること
を特徴とするＭＯＳトランジスタを有する半導体装置の
製造方法。 - 【請求項２】 半導体基板上にゲート酸化膜を形成する
工程と、前記ゲート酸化膜上にゲート電極膜を形成する
工程と、前記ゲート電極膜上にレジスト膜を形成する工
程と、前記レジスト膜及び前記ゲート電極膜の直下の前
記半導体基板の表面に対し同時に所定のパターンでイオ
ンビームを照射することによりイオンを注入するイオン
注入工程と、前記レジスト膜のイオン注入領域以外の領
域を選択的に除去してゲート電極パターンを形成する工
程と、前記レジスト膜をマスクとして前記ゲート電極膜
をパターニングしてゲート電極を形成する工程と、を有
することを特徴とするＭＯＳトランジスタを有する半導
体装置の製造方法。 - 【請求項３】 第１導電型ゲート電極を有するＭＯＳト
ランジスタと第２導電型ゲート電極を有するＭＯＳトラ
ンジスタとにより構成された相補型のＭＯＳトランジス
タを有する半導体装置の製造方法において、半導体基板
上にゲート酸化膜を形成する工程と、前記ゲート酸化膜
上に半導体材料からなるゲート電極膜を形成する工程
と、前記ゲート電極膜上にレジスト膜を形成する工程
と、前記ゲート電極膜及び前記レジスト膜に対し同時に
第１導電型ゲート電極のパターンでイオンビームを照射
することによりイオンを注入する第１イオン注入工程
と、前記第１イオン注入工程の後、直ちに前記ゲート電
極膜及び前記レジスト膜に対し同時に第２導電型ゲート
電極のパターンでイオンビームを照射することによりイ
オンを注入する第２イオン注入工程と、前記レジスト膜
のイオン注入領域以外の領域を選択的に除去して第１導
電型ゲート電極及び第２導電型ゲート電極のパターンを
形成する工程と、前記レジスト膜をマスクとして前記ゲ
ート電極膜をパターニングして第１ゲート電極及び第２
ゲート電極を形成する工程と、を有することを特徴とす
るＭＯＳトランジスタを有する半導体装置の製造方法。 - 【請求項４】 第１導電型ＭＯＳトランジスタと第２導
電型ＭＯＳトランジスタとにより構成された相補型のＭ
ＯＳトランジスタを有する半導体装置の製造方法におい
て、半導体基板上にゲート酸化膜を形成する工程と、前
記ゲート酸化膜上に半導体材料からなるゲート電極膜を
形成する工程と、前記ゲート電極膜上にレジスト膜を形
成する工程と、前記レジスト膜及び前記ゲート電極膜の
直下の前記半導体基板の表面に対し同時に第１導電型Ｍ
ＯＳトランジスタのゲート電極のパターンでイオンビー
ムを照射することにより第１導電型イオンを注入する第
１イオン注入工程と、前記第１イオン注入工程の後、直
ちに前記レジスト膜及び前記ゲート電極膜の直下の前記
半導体基板の表面に対し同時に第２導電型ＭＯＳトラン
ジスタのゲート電極のパターンでイオンビームを照射す
ることにより第１導電型イオンを注入する第２イオン注
入工程と、前記レジスト膜のイオン注入領域以外の領域
を選択的に除去して第１導電型ＭＯＳトランジスタ及び
第２導電型ＭＯＳトランジスタのゲート電極パターンを
形成する工程と、前記レジスト膜をマスクとして前記ゲ
ート電極膜をパターニングして前記第１導電型ＭＯＳト
ランジスタ及び前記第２導電型ＭＯＳトランジスタのゲ
ート電極を形成する工程と、を有することを特徴とする
ＭＯＳトランジスタを有する半導体装置の製造方法。 - 【請求項５】 第１導電型ＭＯＳトランジスタと第２導
電型ＭＯＳトランジスタとにより構成された相補型のＭ
ＯＳトランジスタを有する半導体装置の製造方法におい
て、半導体基板上にゲート酸化膜を形成する工程と、前
記ゲート酸化膜上に半導体材料からなるゲート電極膜を
形成する工程と、前記ゲート電極膜上にレジスト膜を形
成する工程と、前記レジスト膜及び前記ゲート電極膜の
直下の前記半導体基板の表面に対し同時に第１導電型Ｍ
ＯＳトランジスタのゲート電極のパターンでイオンビー
ムを照射することにより第２導電型イオンを注入する第
１イオン注入工程と、前記第１イオン注入工程の後、直
ちに前記レジスト膜及び前記ゲート電極膜の直下の前記
半導体基板の表面に対し同時に第２導電型ＭＯＳトラン
ジスタのゲート電極のパターンでイオンビームを照射す
ることにより第２導電型イオンを注入する第２イオン注
入工程と、前記レジスト膜のイオン注入領域以外の領域
を選択的に除去して第１導電型ＭＯＳトランジスタ及び
第２導電型ＭＯＳトランジスタのゲート電極パターンを
形成する工程と、前記レジスト膜をマスクとして前記ゲ
ート電極膜をパターニングして前記第１導電型ＭＯＳト
ランジスタ及び前記第２導電型ＭＯＳトランジスタのゲ
ート電極を形成する工程と、を有することを特徴とする
ＭＯＳトランジスタを有する半導体装置の製造方法。 - 【請求項６】 前記レジスト膜はＳＯＧ膜により形成さ
れていることを特徴とする請求項１乃至５のいずれか１
項に記載のＭＯＳトランジスタを有する半導体装置の製
造方法。 - 【請求項７】 前記ゲート電極膜はポリシリコンにより
形成されていることを特徴とする請求項１又は３に記載
のＭＯＳトランジスタを有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8251911A JPH1098113A (ja) | 1996-09-24 | 1996-09-24 | Ｍｏｓトランジスタを有する半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8251911A JPH1098113A (ja) | 1996-09-24 | 1996-09-24 | Ｍｏｓトランジスタを有する半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1098113A true JPH1098113A (ja) | 1998-04-14 |
Family
ID=17229801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8251911A Pending JPH1098113A (ja) | 1996-09-24 | 1996-09-24 | Ｍｏｓトランジスタを有する半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1098113A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006302396A (ja) * | 2005-04-19 | 2006-11-02 | Toshiba Corp | 磁気記録媒体の製造方法 |
-
1996
- 1996-09-24 JP JP8251911A patent/JPH1098113A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006302396A (ja) * | 2005-04-19 | 2006-11-02 | Toshiba Corp | 磁気記録媒体の製造方法 |
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