JPH1093642A - ４値ｆｓｋ受信機 - Google Patents
４値ｆｓｋ受信機Info
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- JPH1093642A JPH1093642A JP8246619A JP24661996A JPH1093642A JP H1093642 A JPH1093642 A JP H1093642A JP 8246619 A JP8246619 A JP 8246619A JP 24661996 A JP24661996 A JP 24661996A JP H1093642 A JPH1093642 A JP H1093642A
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- H04L27/00—Modulated-carrier systems
- H04L27/10—Frequency-modulated carrier systems, i.e. using frequency-shift keying
- H04L27/14—Demodulator circuits; Receiver circuits
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
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- H04B15/02—Reducing interference from electric apparatus by means located at or near the interfering apparatus
- H04B15/04—Reducing interference from electric apparatus by means located at or near the interfering apparatus the interference being caused by substantially sinusoidal oscillations, e.g. in a receiver or in a tape-recorder
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B2215/00—Reducing interference at the transmission system level
- H04B2215/064—Reduction of clock or synthesizer reference frequency harmonics
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B2215/00—Reducing interference at the transmission system level
- H04B2215/064—Reduction of clock or synthesizer reference frequency harmonics
- H04B2215/066—Reduction of clock or synthesizer reference frequency harmonics by stopping a clock generator
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Mobile Radio Communication Systems (AREA)
- Monitoring And Testing Of Transmission In General (AREA)
Abstract
(57)【要約】
【課題】 受信特性を劣化を招くことなく、ＣＰＵの高
速処理により長いメッセージの受信を行うことができる
４値ＦＳＫ受信機を提供する。 【解決手段】 検波部３は、無線部２により受信した４
値ＦＳＫ信号を検波する。Ａ／Ｄ変換部８は、この検波
により得られる検波信号のＡ／Ｄ変換を行う。ＣＰＵ１
３は、Ａ／Ｄ変換および４値／２値変換後のデジタル信
号の処理を行うが、この処理はＡ／Ｄ変換が行われる期
間以外の期間にメインクロックに従って高速に行う。
速処理により長いメッセージの受信を行うことができる
４値ＦＳＫ受信機を提供する。 【解決手段】 検波部３は、無線部２により受信した４
値ＦＳＫ信号を検波する。Ａ／Ｄ変換部８は、この検波
により得られる検波信号のＡ／Ｄ変換を行う。ＣＰＵ１
３は、Ａ／Ｄ変換および４値／２値変換後のデジタル信
号の処理を行うが、この処理はＡ／Ｄ変換が行われる期
間以外の期間にメインクロックに従って高速に行う。
Description
【０００１】
【発明の属する技術分野】この発明は、４値ＦＳＫ受信
機に係り、特にＡ／Ｄ変換機能を有する４値ＦＳＫ受信
機に関する。
機に係り、特にＡ／Ｄ変換機能を有する４値ＦＳＫ受信
機に関する。
【０００２】
【従来の技術】図５は従来の４値ＦＳＫ受信機の構成例
を示すブロック図である。この図において、アンテナ１
により受信された高周波信号は、無線部２により増幅さ
れた後、検波部３により検波される。
を示すブロック図である。この図において、アンテナ１
により受信された高周波信号は、無線部２により増幅さ
れた後、検波部３により検波される。
【０００３】波形整形部４は、所定の基準電圧と検波部
３からの検波信号とを比較し、検波信号が基準電圧より
も高ければハイレベル、低ければローレベルを出力して
波形整形を行う。
３からの検波信号とを比較し、検波信号が基準電圧より
も高ければハイレベル、低ければローレベルを出力して
波形整形を行う。
【０００４】同期部５は、波形整形部４の出力信号に同
期したタイミング信号を生成する。このタイミング信号
は、Ａ／Ｄ変換部８によるＡ／Ｄ変換のタイミング制御
の基準タイミングを表す制御信号として用いられる。Ａ
／Ｄ変換制御部６は、Ａ／Ｄ変換のクロックおよび同期
部５から出力されるタイミング信号に同期した変換スタ
ート信号を出力する。
期したタイミング信号を生成する。このタイミング信号
は、Ａ／Ｄ変換部８によるＡ／Ｄ変換のタイミング制御
の基準タイミングを表す制御信号として用いられる。Ａ
／Ｄ変換制御部６は、Ａ／Ｄ変換のクロックおよび同期
部５から出力されるタイミング信号に同期した変換スタ
ート信号を出力する。
【０００５】サンプルホールド部（以下、Ｓ／Ｈ部とい
う）７は、変換スタート信号によって検波信号をサンプ
リングし、その電位をホールドする。Ａ／Ｄ変換部８
は、Ｓ／Ｈ部７によりホールドされた検波信号のＡ／Ｄ
変換を変換スタート信号により開始する。
う）７は、変換スタート信号によって検波信号をサンプ
リングし、その電位をホールドする。Ａ／Ｄ変換部８
は、Ｓ／Ｈ部７によりホールドされた検波信号のＡ／Ｄ
変換を変換スタート信号により開始する。
【０００６】４値／２値変換部９は、Ａ／Ｄ変換部８か
らの信号と判定値とを比較し、レベル判定を行い、各レ
ベルに対応する２値信号に変換する。デコード部１０
は、４値／２値変換部９からの信号と個別番号記憶部１
１に予め書き込まれている自己の呼出番号とを比較し、
両者が一致している場合にメッセージのデコードを行
う。
らの信号と判定値とを比較し、レベル判定を行い、各レ
ベルに対応する２値信号に変換する。デコード部１０
は、４値／２値変換部９からの信号と個別番号記憶部１
１に予め書き込まれている自己の呼出番号とを比較し、
両者が一致している場合にメッセージのデコードを行
う。
【０００７】無線部制御部１２は、無線部２の動作を制
御し、メッセージの受信を終了した時点で無線部２の動
作を停止させる。
御し、メッセージの受信を終了した時点で無線部２の動
作を停止させる。
【０００８】ＣＰＵ１３は、デコード部１０によりデコ
ードされたデータに対し、ＲＯＭ１４にプログラミング
されたプログラムに従って処理を施し、この処理の結果
に基づき、ＬＣＤドライバ１５を介してＬＣＤ１６を駆
動し、ＬＣＤ１６にメッセージを表示する。
ードされたデータに対し、ＲＯＭ１４にプログラミング
されたプログラムに従って処理を施し、この処理の結果
に基づき、ＬＣＤドライバ１５を介してＬＣＤ１６を駆
動し、ＬＣＤ１６にメッセージを表示する。
【０００９】通常、ＣＰＵ１３は、サブクロックとメイ
ンクロックの２種類の周波数のクロックに従って動作す
る。ここで、クロックの周波数は、サブクロックよりも
メインクロックの方が高く、ＣＰＵ１３は、メインクロ
ックにより高速処理を行う。
ンクロックの２種類の周波数のクロックに従って動作す
る。ここで、クロックの周波数は、サブクロックよりも
メインクロックの方が高く、ＣＰＵ１３は、メインクロ
ックにより高速処理を行う。
【００１０】ところで、ＣＰＵ１３が処理を行うとき、
クロックの高調波が発生し、回線周波数付近の高調波が
アンテナ１から入力され、ノイズとなり、受信特性の劣
化原因となる。このような高調波はサブクロックおよび
メインクロックとのいずれについても発生するが、メイ
ンクロックの方が周波数が高いため、高い周波数の高調
波が発生しやすく、受信特性への悪影響が強い
クロックの高調波が発生し、回線周波数付近の高調波が
アンテナ１から入力され、ノイズとなり、受信特性の劣
化原因となる。このような高調波はサブクロックおよび
メインクロックとのいずれについても発生するが、メイ
ンクロックの方が周波数が高いため、高い周波数の高調
波が発生しやすく、受信特性への悪影響が強い
【００１１】そこで、この４値ＦＳＫ受信機において
は、ＣＰＵ１３がメインクロックにより処理を行う期間
のノイズの悪影響を避けるため、無線部２が動作状態と
なるときはＣＰＵ１３がＲＡＭ１７に一旦データを格納
し、無線部２が動作状態にないときにＣＰＵ１３がメイ
ンクロックによる処理を行うよう制御が行われる。
は、ＣＰＵ１３がメインクロックにより処理を行う期間
のノイズの悪影響を避けるため、無線部２が動作状態と
なるときはＣＰＵ１３がＲＡＭ１７に一旦データを格納
し、無線部２が動作状態にないときにＣＰＵ１３がメイ
ンクロックによる処理を行うよう制御が行われる。
【００１２】
【発明が解決しようとする課題】ところで、上述した従
来の４値ＦＳＫ受信機において、ＲＡＭ容量を越えるよ
うな大量のデータを使用した長いメッセージが受信され
る場合がある。このような場合、無線部が動作中であっ
てもＣＰＵによる処理を行わざるを得ない。このため、
従来の４値ＦＳＫ受信機においては、無線部の動作中で
あってもＣＰＵによる処理が行われる場合が生じ、かか
る場合にノイズの影響で受信特性が劣化するという問題
があった。
来の４値ＦＳＫ受信機において、ＲＡＭ容量を越えるよ
うな大量のデータを使用した長いメッセージが受信され
る場合がある。このような場合、無線部が動作中であっ
てもＣＰＵによる処理を行わざるを得ない。このため、
従来の４値ＦＳＫ受信機においては、無線部の動作中で
あってもＣＰＵによる処理が行われる場合が生じ、かか
る場合にノイズの影響で受信特性が劣化するという問題
があった。
【００１３】この発明は、以上説明した事情に鑑みてな
されたものであり、受信特性の劣化を招くことなく、Ｃ
ＰＵの高速処理により長いメッセージの受信を行うこと
ができる４値ＦＳＫ受信機を提供することを目的として
いる。
されたものであり、受信特性の劣化を招くことなく、Ｃ
ＰＵの高速処理により長いメッセージの受信を行うこと
ができる４値ＦＳＫ受信機を提供することを目的として
いる。
【００１４】
【課題を解決するための手段】請求項１に係る発明は、
４値ＦＳＫ信号を検波する検波部と、前記検波部から得
られる検波信号のＡ／Ｄ変換を行うＡ／Ｄ変換部と、前
記Ａ／Ｄ変換部から得られるデジタル信号の処理を行う
ＣＰＵとを具備し、前記Ａ／Ｄ変換部によるＡ／Ｄ変換
が行われる期間以外の期間に前記ＣＰＵによる前記デジ
タル信号の処理を行うようにしたことを特徴とする４値
ＦＳＫ受信機を要旨とする。請求項２に係る発明は、前
記Ａ／Ｄ変換のタイミングを制御すると共に、Ａ／Ｄ変
換の開始タイミングに対応し、Ａ／Ｄ変換スタート信号
を出力するＡ／Ｄ変換制御回路を具備し、前記ＣＰＵ
は、前記Ａ／Ｄ変換スタート信号が出力された時点以降
の経過時間を計時し、この計時結果に基づき、Ａ／Ｄ変
換終了からＡ／Ｄ変換開始までの期間に前記デジタル信
号の処理を開始し終了することを特徴とする請求項１に
記載の４値ＦＳＫ受信機を要旨とする。請求項３に係る
発明は、前記デジタル信号の処理の開始タイミングおよ
び終了タイミングを任意に設定し得るように構成したこ
とを特徴とする請求項１または２に記載の４値ＦＳＫ受
信機を要旨とする。
４値ＦＳＫ信号を検波する検波部と、前記検波部から得
られる検波信号のＡ／Ｄ変換を行うＡ／Ｄ変換部と、前
記Ａ／Ｄ変換部から得られるデジタル信号の処理を行う
ＣＰＵとを具備し、前記Ａ／Ｄ変換部によるＡ／Ｄ変換
が行われる期間以外の期間に前記ＣＰＵによる前記デジ
タル信号の処理を行うようにしたことを特徴とする４値
ＦＳＫ受信機を要旨とする。請求項２に係る発明は、前
記Ａ／Ｄ変換のタイミングを制御すると共に、Ａ／Ｄ変
換の開始タイミングに対応し、Ａ／Ｄ変換スタート信号
を出力するＡ／Ｄ変換制御回路を具備し、前記ＣＰＵ
は、前記Ａ／Ｄ変換スタート信号が出力された時点以降
の経過時間を計時し、この計時結果に基づき、Ａ／Ｄ変
換終了からＡ／Ｄ変換開始までの期間に前記デジタル信
号の処理を開始し終了することを特徴とする請求項１に
記載の４値ＦＳＫ受信機を要旨とする。請求項３に係る
発明は、前記デジタル信号の処理の開始タイミングおよ
び終了タイミングを任意に設定し得るように構成したこ
とを特徴とする請求項１または２に記載の４値ＦＳＫ受
信機を要旨とする。
【００１５】
【発明の実施の形態】以下、図面を参照し、本発明の実
施の形態について説明する。図１は、この発明の一実施
形態である４値ＦＳＫ受信機の構成を示すブロック図で
ある。この図１と前掲図５を比較すれば明らかなよう
に、この４値ＦＳＫ受信機の全体的な構成は従来のもの
と基本的には変るところはない。本実施形態と上述した
従来技術との相違は、ＣＰＵ１３が処理を行うタイミン
グの制御にある。
施の形態について説明する。図１は、この発明の一実施
形態である４値ＦＳＫ受信機の構成を示すブロック図で
ある。この図１と前掲図５を比較すれば明らかなよう
に、この４値ＦＳＫ受信機の全体的な構成は従来のもの
と基本的には変るところはない。本実施形態と上述した
従来技術との相違は、ＣＰＵ１３が処理を行うタイミン
グの制御にある。
【００１６】図２は図１における各部の信号波形を例示
した波形図である。さらに詳述すると、（ａ）は変調信
号、（ｂ）は２値／４値変調された変調信号、（ｃ）は
検波部３の出力信号（検波信号）、（ｄ）は波形整形部
４の出力信号、（ｅ）は同期部５の出力信号、（ｆ）は
Ａ／Ｄ変換スタート信号、（ｇ）はＡ／Ｄ変換クロッ
ク、（ｈ）はＳ／Ｈ部７の出力信号、（ｉ）はＡ／Ｄ変
換後のデジタル信号、（ｊ）は４値／２値判定出力信
号、（ｋ）はＣＰＵのメインクロックによる処理タイミ
ングである。また、図３は、本実施形態の動作を示すフ
ローチャートである。また、図４は、本実施形態の動作
を示すタイミングチャートである。以下、図３のフロー
に従い、かつ、必要に応じて図３および図４を参照し、
本実施形態の動作を説明する。
した波形図である。さらに詳述すると、（ａ）は変調信
号、（ｂ）は２値／４値変調された変調信号、（ｃ）は
検波部３の出力信号（検波信号）、（ｄ）は波形整形部
４の出力信号、（ｅ）は同期部５の出力信号、（ｆ）は
Ａ／Ｄ変換スタート信号、（ｇ）はＡ／Ｄ変換クロッ
ク、（ｈ）はＳ／Ｈ部７の出力信号、（ｉ）はＡ／Ｄ変
換後のデジタル信号、（ｊ）は４値／２値判定出力信
号、（ｋ）はＣＰＵのメインクロックによる処理タイミ
ングである。また、図３は、本実施形態の動作を示すフ
ローチャートである。また、図４は、本実施形態の動作
を示すタイミングチャートである。以下、図３のフロー
に従い、かつ、必要に応じて図３および図４を参照し、
本実施形態の動作を説明する。
【００１７】まず、従来技術と同様、ＣＰＵ１３は、デ
コード部１０によりデコードされたデータを受け取ると
（ステップＳ１）、ＲＡＭ１７に一旦格納する（ステッ
プＳ２）。ＣＰＵ１３は、このＲＡＭ１７に格納された
データ量を確認し（ステップＳ３）、データ量が所定量
に達したときにステップＳ４以降の処理を開始する。こ
の処理を開始するデータ量については、任意に設定可能
である。
コード部１０によりデコードされたデータを受け取ると
（ステップＳ１）、ＲＡＭ１７に一旦格納する（ステッ
プＳ２）。ＣＰＵ１３は、このＲＡＭ１７に格納された
データ量を確認し（ステップＳ３）、データ量が所定量
に達したときにステップＳ４以降の処理を開始する。こ
の処理を開始するデータ量については、任意に設定可能
である。
【００１８】本実施形態においても、ＣＰＵ１３は、Ｒ
ＯＭ１４のプログラムに従って処理を行うが、この場合
の処理タイミングはＡ／Ｄ変換のタイミングと一致しな
いように制御される。すなわち、次の通りである。
ＯＭ１４のプログラムに従って処理を行うが、この場合
の処理タイミングはＡ／Ｄ変換のタイミングと一致しな
いように制御される。すなわち、次の通りである。
【００１９】ＣＰＵ１３は、Ａ／Ｄ変換制御部６からＡ
／Ｄ変換スタート信号が供給されることによりＡ／Ｄ変
換のスタートタイミングを認知し（ステップＳ４）、ス
タートタイミングからの経過時間をカウントする（ステ
ップＳ５）。
／Ｄ変換スタート信号が供給されることによりＡ／Ｄ変
換のスタートタイミングを認知し（ステップＳ４）、ス
タートタイミングからの経過時間をカウントする（ステ
ップＳ５）。
【００２０】Ａ／Ｄ変換部８の変換時間は、Ａ／Ｄ変換
部８の仕様により変化するが、ここではａ秒とする。
部８の仕様により変化するが、ここではａ秒とする。
【００２１】この場合、ＣＰＵ１３は、Ａ／Ｄ変換がス
タートしてから、ａ＋ｔ１秒後に処理を開始する（ステ
ップＳ５，Ｓ６）。ここで、ｔ１秒は、Ａ／Ｄ変換が終
了する前に、ＣＰＵ１３が処理を開始しないようにする
ためのマージンであり（図４参照）、任意に設定可能で
ある。
タートしてから、ａ＋ｔ１秒後に処理を開始する（ステ
ップＳ５，Ｓ６）。ここで、ｔ１秒は、Ａ／Ｄ変換が終
了する前に、ＣＰＵ１３が処理を開始しないようにする
ためのマージンであり（図４参照）、任意に設定可能で
ある。
【００２２】ＣＰＵ１３の処理は、現在処理中のビット
の次のビットのＡ／Ｄ変換がスタートする前に停止され
なければならない。ここで、次のビットまでの時間は変
調信号のボーレイトによるが、ここではｂ秒とする。
の次のビットのＡ／Ｄ変換がスタートする前に停止され
なければならない。ここで、次のビットまでの時間は変
調信号のボーレイトによるが、ここではｂ秒とする。
【００２３】この場合、ＣＰＵ１３は、Ａ／Ｄ変換がス
タートしてから、ｂ＋ｔ２秒後に処理を停止する（ステ
ップＳ６）。ここで、ｔ２秒は次のビットのＡ／Ｄ変換
がスタートする前に確実に処理を終えるためのマージン
であり（図４参照）、任意に設定可能である。
タートしてから、ｂ＋ｔ２秒後に処理を停止する（ステ
ップＳ６）。ここで、ｔ２秒は次のビットのＡ／Ｄ変換
がスタートする前に確実に処理を終えるためのマージン
であり（図４参照）、任意に設定可能である。
【００２４】図２（ｃ）に例示したように、メインクロ
ックによる処理が行われるときには検波信号にノイズ
Ｎ，Ｎ，…が現れる。しかし、メインクロックによる処
理と、Ａ／Ｄ変換が同時には行われないため、４値／２
値変換後のデータ（ｊ）には影響がない。このため、メ
インクロックによる処理中に起こる受信特性の劣化がな
くなる。
ックによる処理が行われるときには検波信号にノイズ
Ｎ，Ｎ，…が現れる。しかし、メインクロックによる処
理と、Ａ／Ｄ変換が同時には行われないため、４値／２
値変換後のデータ（ｊ）には影響がない。このため、メ
インクロックによる処理中に起こる受信特性の劣化がな
くなる。
【００２５】
【発明の効果】以上説明したように、この発明による４
値ＦＳＫ受信機によれば、無線部が動作中であってもＡ
／Ｄ変換中でない限り、ＣＰＵがＡ／Ｄ変換により得ら
れたデジタル信号の処理を行うようにしたので、受信特
性を劣化させることなくＣＰＵが高速動作し、長いメッ
セージを受信することができるという効果がある。
値ＦＳＫ受信機によれば、無線部が動作中であってもＡ
／Ｄ変換中でない限り、ＣＰＵがＡ／Ｄ変換により得ら
れたデジタル信号の処理を行うようにしたので、受信特
性を劣化させることなくＣＰＵが高速動作し、長いメッ
セージを受信することができるという効果がある。
【図１】 この発明の一実施形態である４値ＦＳＫ受信
機の構成を示すブロック図である。
機の構成を示すブロック図である。
【図２】 同実施形態の各部の信号波形を示す波形図で
ある。
ある。
【図３】 同実施形態の動作を示すフローチャートであ
る。
る。
【図４】 同実施形態の動作を示すタイミングチャート
である。
である。
【図５】 従来の４値ＦＳＫ受信機の構成例を示すブロ
ック図である。
ック図である。
【符号の説明】 １ アンテナ ２ 無線部 ３ 検波部 ４ 波形整形部 ５ 同期部 ６ Ａ／Ｄ変換制御部 ７ サンプルホールド部（Ｓ／Ｈ部） ８ Ａ／Ｄ変換部 ９ ４値／２値変換部 １０ デコード部 １１ 個別番号記憶部 １２ 無線部制御部 １３ ＣＰＵ １４ ＲＯＭ １５ ＬＣＤドライバ １６ ＬＣＤ １７ ＲＡＭ
Claims (3)
- 【請求項１】 ４値ＦＳＫ信号を検波する検波部と、 前記検波部から得られる検波信号のＡ／Ｄ変換を行うＡ
／Ｄ変換部と、 前記Ａ／Ｄ変換部から得られるデジタル信号の処理を行
うＣＰＵとを具備し、 前記Ａ／Ｄ変換部によるＡ／Ｄ変換が行われる期間以外
の期間に前記ＣＰＵによる前記デジタル信号の処理を行
うようにしたことを特徴とする４値ＦＳＫ受信機。 - 【請求項２】 前記Ａ／Ｄ変換のタイミングを制御する
と共に、Ａ／Ｄ変換の開始タイミングに対応し、Ａ／Ｄ
変換スタート信号を出力するＡ／Ｄ変換制御回路を具備
し、 前記ＣＰＵは、前記Ａ／Ｄ変換スタート信号が出力され
た時点以降の経過時間を計時し、この計時結果に基づ
き、Ａ／Ｄ変換終了からＡ／Ｄ変換開始までの期間に前
記デジタル信号の処理を開始し終了することを特徴とす
る請求項１に記載の４値ＦＳＫ受信機。 - 【請求項３】 前記デジタル信号の処理の開始タイミン
グおよび終了タイミングを任意に設定し得るように構成
したことを特徴とする請求項１または２に記載の４値Ｆ
ＳＫ受信機。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8246619A JP2957489B2 (ja) | 1996-09-18 | 1996-09-18 | ４値ｆｓｋ受信機 |
| US08/931,767 US6212241B1 (en) | 1996-09-18 | 1997-09-16 | Digital modulated signal receiver |
| EP97116190A EP0831595A3 (en) | 1996-09-18 | 1997-09-17 | Digital modulated signal receiver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8246619A JP2957489B2 (ja) | 1996-09-18 | 1996-09-18 | ４値ｆｓｋ受信機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1093642A true JPH1093642A (ja) | 1998-04-10 |
| JP2957489B2 JP2957489B2 (ja) | 1999-10-04 |
Family
ID=17151106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8246619A Expired - Lifetime JP2957489B2 (ja) | 1996-09-18 | 1996-09-18 | ４値ｆｓｋ受信機 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6212241B1 (ja) |
| EP (1) | EP0831595A3 (ja) |
| JP (1) | JP2957489B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020186781A1 (en) * | 2001-05-08 | 2002-12-12 | Masaaki Usui | Rapid information transmission method |
| JP2003152814A (ja) * | 2001-11-14 | 2003-05-23 | Seiko Epson Corp | 多値ｆｓｋ通信方法及び通信装置 |
| FR2846815B1 (fr) * | 2002-10-31 | 2006-02-24 | Imra Europe Sa | Ameliorations se rapportant a la reduction des interferences pour la reception sans fil et ameliorations se rapportant au traitement d'un signal code par saut de frequence |
| FR2846825B1 (fr) * | 2002-10-31 | 2006-07-14 | Imra Europe Sa | Ameliorations se rapportant au traitement d'un signal code par saut de frequence |
| DE10350700A1 (de) | 2002-10-31 | 2004-05-19 | Imra Europe S.A.S. | Verbesserungen beim Unterdrücken von Störungen für drahtlosen Empfang und Verbesserungen bei der Verarbeitung eines Frequenzumtastungssignals |
| US8478921B2 (en) * | 2004-03-31 | 2013-07-02 | Silicon Laboratories, Inc. | Communication apparatus implementing time domain isolation with restricted bus access |
| JP5304090B2 (ja) * | 2008-07-31 | 2013-10-02 | アイコム株式会社 | クロック再生回路およびそれを用いる受信機 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1996
- 1996-09-18 JP JP8246619A patent/JP2957489B2/ja not_active Expired - Lifetime
-
1997
- 1997-09-16 US US08/931,767 patent/US6212241B1/en not_active Expired - Fee Related
- 1997-09-17 EP EP97116190A patent/EP0831595A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0831595A3 (en) | 2003-03-19 |
| JP2957489B2 (ja) | 1999-10-04 |
| EP0831595A2 (en) | 1998-03-25 |
| US6212241B1 (en) | 2001-04-03 |
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