JPH1079441A - マスクｒｏｍセル及びその製造方法 - Google Patents
マスクｒｏｍセル及びその製造方法Info
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- JPH1079441A JPH1079441A JP9188048A JP18804897A JPH1079441A JP H1079441 A JPH1079441 A JP H1079441A JP 9188048 A JP9188048 A JP 9188048A JP 18804897 A JP18804897 A JP 18804897A JP H1079441 A JPH1079441 A JP H1079441A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
-
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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Abstract
(57)【要約】
【課題】 不純物領域が熱工程により拡散されることに
よりチャネルの長さが減少することを防止できるマスク
ＲＯＭセルを提供する。 【構成】 半導体基板上に所定間隙をおいて第１及び第
２突出部を形成し、その第１及び第２突出部に第１及び
第２不純物拡散領域を形成するようにしたことを特徴と
する。
よりチャネルの長さが減少することを防止できるマスク
ＲＯＭセルを提供する。 【構成】 半導体基板上に所定間隙をおいて第１及び第
２突出部を形成し、その第１及び第２突出部に第１及び
第２不純物拡散領域を形成するようにしたことを特徴と
する。
Description
【０００１】
【発明が属する技術分野】本発明は、半導体素子に関す
るもので、特にチャネルの長さの減少、及び不純物領域
の濃度の変化を防止しようとするマスクＲＯＭセル及び
その製造方法に関するものである。
るもので、特にチャネルの長さの減少、及び不純物領域
の濃度の変化を防止しようとするマスクＲＯＭセル及び
その製造方法に関するものである。
【０００２】
【従来の技術】従来のマスクＲＯＭフラットセルを簡単
に説明すれば、下記の通りである。図１は、従来のマス
クＲＯＭフラットセルの断面図である。従来のマスクＲ
ＯＭフラットセルは、半導体基板１と、前記半導体基板
１に形成され、チャネルの長さだけ隔離された第１及び
第２不純物拡散領域３ａ、４ａと、前記半導体基板１上
に形成された浮遊ゲート絶縁膜５と、前記浮遊ゲート絶
縁膜５上に形成された浮遊ゲート６とを備えている。
に説明すれば、下記の通りである。図１は、従来のマス
クＲＯＭフラットセルの断面図である。従来のマスクＲ
ＯＭフラットセルは、半導体基板１と、前記半導体基板
１に形成され、チャネルの長さだけ隔離された第１及び
第２不純物拡散領域３ａ、４ａと、前記半導体基板１上
に形成された浮遊ゲート絶縁膜５と、前記浮遊ゲート絶
縁膜５上に形成された浮遊ゲート６とを備えている。
【０００３】上記従来のマスクＲＯＭフラットセルの製
造方法を以下に説明する。図２、３は、従来のマスクＲ
ＯＭフラットセルの工程断面図である。図２（ａ）に示
すように、Ｐ型半導体基板１にしきい値電圧（ＶT ）を
調節するためにＢ+ 不純物イオンを注入する。次に、図
２（ｂ）に示すように、半導体基板１上に感光膜２を塗
布する。次いで、図２（ｃ）に示すように、露光及び現
象工程により前記感光膜２を選択的に除去して不純物領
域部分を定める。その後、選択的に除去されて残った感
光膜２ａをマスクとして前記半導体基板１にＮ+不純物
イオンを注入する。さらに、図２（ｄ）に示すように、
残っていた感光膜２ａを除去して前記半導体基板１に第
１及び第２不純物領域３、４をそれぞれ形成する。
造方法を以下に説明する。図２、３は、従来のマスクＲ
ＯＭフラットセルの工程断面図である。図２（ａ）に示
すように、Ｐ型半導体基板１にしきい値電圧（ＶT ）を
調節するためにＢ+ 不純物イオンを注入する。次に、図
２（ｂ）に示すように、半導体基板１上に感光膜２を塗
布する。次いで、図２（ｃ）に示すように、露光及び現
象工程により前記感光膜２を選択的に除去して不純物領
域部分を定める。その後、選択的に除去されて残った感
光膜２ａをマスクとして前記半導体基板１にＮ+不純物
イオンを注入する。さらに、図２（ｄ）に示すように、
残っていた感光膜２ａを除去して前記半導体基板１に第
１及び第２不純物領域３、４をそれぞれ形成する。
【０００４】次いで、図３（ｅ）に示すように、半導体
基板１上に酸化膜を堆積して浮遊ゲート絶縁膜５を形成
する。このとき、第１及び第２不純物領域３、４は、浮
遊ゲート絶縁膜５の形成における熱工程時にチャネル領
域まで拡散されて図３（ｅ）のように前記第１及び第２
不純物領域３、４よりそれぞれ広くなった第３及び第４
不純物拡散領域３ａ、４ａとなる。さらに、浮遊ゲート
絶縁膜５上に多結晶シリコンを堆積し、図面には図示し
なかったが、フォトリソグラフィ及び写真エッチング工
程により前記多結晶シリコンを選択的に除去して浮遊ゲ
ート６を形成する。その後、ＲＯＭデータのコーディン
グ、つまり、プログラミングのために前記浮遊ゲート６
の露出された表面に感光膜（図示せず）を塗布し、露光
及び現象工程により感光膜を選択的に除去して図３
（ｆ）のように感光膜の一部分７ａのみ残るようにす
る。次いで、その残っている感光膜７ａをマスクとして
半導体基板１にＢ+不純物イオンを注入する。こうし
て、Ｂ+不純物イオンは第１及び第２不純物拡散領域３
ａ、４ａとチャネル領域との上側に分布する。
基板１上に酸化膜を堆積して浮遊ゲート絶縁膜５を形成
する。このとき、第１及び第２不純物領域３、４は、浮
遊ゲート絶縁膜５の形成における熱工程時にチャネル領
域まで拡散されて図３（ｅ）のように前記第１及び第２
不純物領域３、４よりそれぞれ広くなった第３及び第４
不純物拡散領域３ａ、４ａとなる。さらに、浮遊ゲート
絶縁膜５上に多結晶シリコンを堆積し、図面には図示し
なかったが、フォトリソグラフィ及び写真エッチング工
程により前記多結晶シリコンを選択的に除去して浮遊ゲ
ート６を形成する。その後、ＲＯＭデータのコーディン
グ、つまり、プログラミングのために前記浮遊ゲート６
の露出された表面に感光膜（図示せず）を塗布し、露光
及び現象工程により感光膜を選択的に除去して図３
（ｆ）のように感光膜の一部分７ａのみ残るようにす
る。次いで、その残っている感光膜７ａをマスクとして
半導体基板１にＢ+不純物イオンを注入する。こうし
て、Ｂ+不純物イオンは第１及び第２不純物拡散領域３
ａ、４ａとチャネル領域との上側に分布する。
【０００５】
【発明が解決しようとする課題】上記のような従来のマ
スクＲＯＭセルにおいては、下記のような問題点があっ
た。第１、従来のマスクＲＯＭセルは、ソースとドレイ
ンに用いる不純物領域が熱工程（例えば、浮遊ゲートの
形成）によりチャネル領域にまで拡散されるためチャネ
ルの長さが減少する。その結果、チャネルの長さの減少
によりパンチ・スルー現象が発生する。第２、従来のマ
スクＲＯＭセルは、上記のようにチャネルの長さが減少
するため、充分なチャネルのマージンを確保するために
は不純物領域の間隙を増加させなければならない。その
ため、従来のマスクＲＯＭセルはセルの占める全体の面
積が増加し、高集積素子の制作に適しない。第３、従来
のマスクＲＯＭは、チャネル線上に分布する不純物領域
の濃度がコーディング時に注入される不純物イオンとの
相互反応により変わるため、チャネルが全地域にわたっ
て均一に形成されず、コーディング効率も悪くなる。
スクＲＯＭセルにおいては、下記のような問題点があっ
た。第１、従来のマスクＲＯＭセルは、ソースとドレイ
ンに用いる不純物領域が熱工程（例えば、浮遊ゲートの
形成）によりチャネル領域にまで拡散されるためチャネ
ルの長さが減少する。その結果、チャネルの長さの減少
によりパンチ・スルー現象が発生する。第２、従来のマ
スクＲＯＭセルは、上記のようにチャネルの長さが減少
するため、充分なチャネルのマージンを確保するために
は不純物領域の間隙を増加させなければならない。その
ため、従来のマスクＲＯＭセルはセルの占める全体の面
積が増加し、高集積素子の制作に適しない。第３、従来
のマスクＲＯＭは、チャネル線上に分布する不純物領域
の濃度がコーディング時に注入される不純物イオンとの
相互反応により変わるため、チャネルが全地域にわたっ
て均一に形成されず、コーディング効率も悪くなる。
【０００６】本発明は、上記の従来の問題点を解決する
ためになされたもので、不純物領域が熱工程により拡散
されることによりチャネルの長さが減少されることを防
止できるマスクＲＯＭセル及びその製造方法を提供する
ことが目的である。又、本発明の目的は、コーディング
時にチャネル領域の近傍の不純物領域の濃度の変化を抑
制してチャネルがその全地域にわたって均一に形成され
るようにするマスクＲＯＭセル及びその製造方法を提供
することである。
ためになされたもので、不純物領域が熱工程により拡散
されることによりチャネルの長さが減少されることを防
止できるマスクＲＯＭセル及びその製造方法を提供する
ことが目的である。又、本発明の目的は、コーディング
時にチャネル領域の近傍の不純物領域の濃度の変化を抑
制してチャネルがその全地域にわたって均一に形成され
るようにするマスクＲＯＭセル及びその製造方法を提供
することである。
【０００７】
【課題を解決するための手段】本発明マスクＲＯＭセル
は、半導体基板、前記半導体基板上に所定の間隙をおい
て形成された第１及び第２突出部、前記第１及び第２突
出部にそれぞれ形成された第１及び第２不純物領域、前
記第１及び第２突出部、且つ半導体基板の露出された表
面に形成された浮遊ゲート絶縁膜、前記浮遊ゲート絶縁
膜上に形成された浮遊ゲートを備えることを特徴とす
る。本発明によるマスクＲＯＭセルの製造方法は、半導
体基板の全面に不純物イオンを注入し、その半導体基板
を選択的に除去して第１及び第２突出部を形成し、その
第１及び第２突出部を含んだ半導体基板の露出された表
面に浮遊ゲート絶縁膜を形成し、浮遊ゲート絶縁膜上に
浮遊ゲートを形成することを特徴とする。
は、半導体基板、前記半導体基板上に所定の間隙をおい
て形成された第１及び第２突出部、前記第１及び第２突
出部にそれぞれ形成された第１及び第２不純物領域、前
記第１及び第２突出部、且つ半導体基板の露出された表
面に形成された浮遊ゲート絶縁膜、前記浮遊ゲート絶縁
膜上に形成された浮遊ゲートを備えることを特徴とす
る。本発明によるマスクＲＯＭセルの製造方法は、半導
体基板の全面に不純物イオンを注入し、その半導体基板
を選択的に除去して第１及び第２突出部を形成し、その
第１及び第２突出部を含んだ半導体基板の露出された表
面に浮遊ゲート絶縁膜を形成し、浮遊ゲート絶縁膜上に
浮遊ゲートを形成することを特徴とする。
【０００８】
【発明の実施の形態】本発明を添付図面を参照して詳細
に説明する。図４は、本発明の実施形態によるマスクＲ
ＯＭセルの断面図である。本実施形態によるマスクＲＯ
Ｍセルは、チャネルの長さだけ離れて形成された第１及
び第２突出部１３、１４を半導体基板１１に形成させ
る。そしてこの第１及び第２突出部１３、１４にそれぞ
れ第１及び第２不純物拡散領域１５ａ、１６ａを形成さ
せてある。これらの第１及び第２突出部１３、１４を含
んだ半導体基板１１上に浮遊ゲート絶縁膜１７と、その
上に浮遊ゲート１８とを順次形成させている。第１及び
第２突出部１３、１４間の半導体基板１１領域はチャネ
ル領域である。
に説明する。図４は、本発明の実施形態によるマスクＲ
ＯＭセルの断面図である。本実施形態によるマスクＲＯ
Ｍセルは、チャネルの長さだけ離れて形成された第１及
び第２突出部１３、１４を半導体基板１１に形成させ
る。そしてこの第１及び第２突出部１３、１４にそれぞ
れ第１及び第２不純物拡散領域１５ａ、１６ａを形成さ
せてある。これらの第１及び第２突出部１３、１４を含
んだ半導体基板１１上に浮遊ゲート絶縁膜１７と、その
上に浮遊ゲート１８とを順次形成させている。第１及び
第２突出部１３、１４間の半導体基板１１領域はチャネ
ル領域である。
【０００９】上記構成の本実施形態によるマスクＲＯＭ
セルの製造方法を以下に説明する。図５、６は、本発明
によるマスクＲＯＭセルの工程断面図である。本発明に
よるマスクＲＯＭセルは、まず、図５（ａ）に示すよう
に、Ｐ型半導体基板１１の全面にｎ+ 不純物イオンを注
入する。次いで、図５（ｂ）に示すように、半導体基板
１１上に感光膜１２を塗布し、図５（ｃ）に示すよう
に、露光及び現象工程により前記感光膜１２を選択的に
除去してチャネル領域となる部分を定める。
セルの製造方法を以下に説明する。図５、６は、本発明
によるマスクＲＯＭセルの工程断面図である。本発明に
よるマスクＲＯＭセルは、まず、図５（ａ）に示すよう
に、Ｐ型半導体基板１１の全面にｎ+ 不純物イオンを注
入する。次いで、図５（ｂ）に示すように、半導体基板
１１上に感光膜１２を塗布し、図５（ｃ）に示すよう
に、露光及び現象工程により前記感光膜１２を選択的に
除去してチャネル領域となる部分を定める。
【００１０】次いで、図５（ｄ）に示すように、残って
いる感光膜１２ａをマスクとして半導体基板１１を選択
的に除去して第１突出部１３と、第２突出部１４とをそ
れぞれ形成する。これらの突出部には第１不純物イオン
を注入されている。この半導体基板のエッチングの深さ
は、後述の不純物領域が熱処理工程で形成される第１及
び第２不純物拡散領域１５ａ、１６ａの接合の深さとほ
ぼ同じにする。次いで、図６（ｅ）に示すように、しき
い値電圧（ＶT ）を調節するために前記残っている感光
膜１２ａをマスクとして前記半導体基板１１の露出され
た表面、すなわちチャネル領域部分にＢ+ 不純物イオン
を注入する。
いる感光膜１２ａをマスクとして半導体基板１１を選択
的に除去して第１突出部１３と、第２突出部１４とをそ
れぞれ形成する。これらの突出部には第１不純物イオン
を注入されている。この半導体基板のエッチングの深さ
は、後述の不純物領域が熱処理工程で形成される第１及
び第２不純物拡散領域１５ａ、１６ａの接合の深さとほ
ぼ同じにする。次いで、図６（ｅ）に示すように、しき
い値電圧（ＶT ）を調節するために前記残っている感光
膜１２ａをマスクとして前記半導体基板１１の露出され
た表面、すなわちチャネル領域部分にＢ+ 不純物イオン
を注入する。
【００１１】次いで、図６（ｆ）に示すように、前記残
っていた感光膜１２ａを除去し、前記第１及び第２突出
部１３、１４を形成した半導体基板１１の露出された表
面に熱酸化工程により浮遊ゲート絶縁膜１７を形成す
る。第１及び第２不純物領域１５、１６は、この熱工程
（即ち、浮遊ゲート絶縁膜１７の形成）によって、図６
（ｆ）のように注入されたイオンが拡散され、第１及び
第２不純物拡散領域１５ａ、１６ａとなる。しかし、そ
れぞれ突出した部分から拡散されるので、図示のよう
に、第１及び第２突出部１３、１４の底から下部にまで
広がるだけで、チャネル領域にはほとんど影響しない。
次いで、前記浮遊ゲート絶縁膜１７上に多結晶シリコン
を堆積し、図面には図示しなかったが、写真エッチング
工程により前記多結晶シリコンを選択的に除去して浮遊
ゲート１８を形成する。最後に、図６（ｇ）に示すよう
に、図面には図示しなかったが、浮遊ゲート１８上に感
光膜を塗布し、ＲＯＭデータのコーディングのために第
１及び第２突出部の上側の一部と第１及び第２突出部間
の感光膜を選択的に除去する。次いで、選択的に除去さ
れた感光膜１９ａの部分をマスクとして浮遊ゲート１８
の露出された表面にコーディング用のＢ+ 不純物イオン
を注入する。このＢ+ 不純物イオンは第１及び第２不純
物拡散領域１５ａ、１６ａの表面とチャネル領域の半導
体基板１１の表面にそれぞれ分布する。したがって、前
記Ｂ+ 不純物イオンの注入はチャネル領域の近傍にある
前記第１及び第２不純物領域１５ａ、１６ａの濃度に影
響を与えない。
っていた感光膜１２ａを除去し、前記第１及び第２突出
部１３、１４を形成した半導体基板１１の露出された表
面に熱酸化工程により浮遊ゲート絶縁膜１７を形成す
る。第１及び第２不純物領域１５、１６は、この熱工程
（即ち、浮遊ゲート絶縁膜１７の形成）によって、図６
（ｆ）のように注入されたイオンが拡散され、第１及び
第２不純物拡散領域１５ａ、１６ａとなる。しかし、そ
れぞれ突出した部分から拡散されるので、図示のよう
に、第１及び第２突出部１３、１４の底から下部にまで
広がるだけで、チャネル領域にはほとんど影響しない。
次いで、前記浮遊ゲート絶縁膜１７上に多結晶シリコン
を堆積し、図面には図示しなかったが、写真エッチング
工程により前記多結晶シリコンを選択的に除去して浮遊
ゲート１８を形成する。最後に、図６（ｇ）に示すよう
に、図面には図示しなかったが、浮遊ゲート１８上に感
光膜を塗布し、ＲＯＭデータのコーディングのために第
１及び第２突出部の上側の一部と第１及び第２突出部間
の感光膜を選択的に除去する。次いで、選択的に除去さ
れた感光膜１９ａの部分をマスクとして浮遊ゲート１８
の露出された表面にコーディング用のＢ+ 不純物イオン
を注入する。このＢ+ 不純物イオンは第１及び第２不純
物拡散領域１５ａ、１６ａの表面とチャネル領域の半導
体基板１１の表面にそれぞれ分布する。したがって、前
記Ｂ+ 不純物イオンの注入はチャネル領域の近傍にある
前記第１及び第２不純物領域１５ａ、１６ａの濃度に影
響を与えない。
【００１２】
【発明の効果】上記のような本発明によるマスクＲＯＭ
セルにおいては、次のような特徴がある。第１、本発明
によるマスクＲＯＭセルにおいては、半導体基板にチャ
ネル領域だけの間隙をおいて突出部を形成してその突出
部に不純物領域を形成するので不純物領域が熱工程によ
り拡散されても前記突出部の側面により拡散が制限さ
れ、決められたチャネルの長さが減少されずに維持され
る。したがって、本発明によるマスクＲＯＭセルにおい
ては、充分なチャネルマージンが確保できるので、高集
積素子の制作に適する。第２、本発明によるマスクＲＯ
Ｍセルにおいては、熱工程時に不純物領域が拡散されて
もチャネルの長さの減少なしに突出部の底の下部に浅い
形態のソースとドレイン領域が形成されるので、チャネ
ルの長さの減少によるパンチ・スルー現象が防止され
る。したがって、本発明によるマスクＲＯＭセルにおい
ては、チャネル領域が不純物拡散領域の上部と離れてい
るので、コーディング不純物イオンはチャネル領域の近
傍の不純物拡散領域の濃度には影響を与えない。従っ
て、ソースとドレインに使用する前記不純物拡散領域の
濃度を均一に維持できる。
セルにおいては、次のような特徴がある。第１、本発明
によるマスクＲＯＭセルにおいては、半導体基板にチャ
ネル領域だけの間隙をおいて突出部を形成してその突出
部に不純物領域を形成するので不純物領域が熱工程によ
り拡散されても前記突出部の側面により拡散が制限さ
れ、決められたチャネルの長さが減少されずに維持され
る。したがって、本発明によるマスクＲＯＭセルにおい
ては、充分なチャネルマージンが確保できるので、高集
積素子の制作に適する。第２、本発明によるマスクＲＯ
Ｍセルにおいては、熱工程時に不純物領域が拡散されて
もチャネルの長さの減少なしに突出部の底の下部に浅い
形態のソースとドレイン領域が形成されるので、チャネ
ルの長さの減少によるパンチ・スルー現象が防止され
る。したがって、本発明によるマスクＲＯＭセルにおい
ては、チャネル領域が不純物拡散領域の上部と離れてい
るので、コーディング不純物イオンはチャネル領域の近
傍の不純物拡散領域の濃度には影響を与えない。従っ
て、ソースとドレインに使用する前記不純物拡散領域の
濃度を均一に維持できる。
【図１】 従来のマスクＲＯＭセルの断面図、
【図２】 図１のマスクＲＯＭセルの工程断面図、
【図３】 図１のマスクＲＯＭセルの工程断面図、
【図４】 本発明によるマスクＲＯＭセルの断面図、
【図５】 図３の本発明によるマスクＲＯＭセルの工程
断面図。
断面図。
【図６】 図３の本発明によるマスクＲＯＭセルの工程
断面図。
断面図。
１１ 半導体基板 １２ 感光膜 １３、１４ 突出部 １５、１６ 不純物領域 １８ 浮遊ゲート １９ａ 感光膜
Claims (6)
- 【請求項１】 半導体基板、 前記半導体基板上に形成された第１突出部、前記第１突
出部と間隙をおいて形成された第２突出部、 前記第１及び第２突出部にそれぞれ形成された第１及び
第２不純物拡散領域、 前記第１及び第２突出部、且つ半導体基板の露出された
表面に形成された浮遊ゲート絶縁膜、 前記浮遊ゲート絶縁膜上に形成された浮遊ゲート、を備
えることを特徴とするマスクＲＯＭセル。 - 【請求項２】 前記第１及び第２不純物拡散領域は前記
第１及び第２突出部の底の下部にわたって形成されるこ
とを特徴とする請求項１記載のマスクＲＯＭセル。 - 【請求項３】 前記第１及び第２不純物拡散領域の間に
第３不純物領域が更に形成されることを特徴とする請求
項１記載のマスクＲＯＭセル。 - 【請求項４】 半導体基板全面に不純物イオンを注入す
る段階、 前記半導体基板を選択的に除去して第１不純物領域を含
む第１突出部と第２不純物領域を含む第２突出部を形成
する段階、 前記第１及び第２突出部を形成させた半導体基板の露出
された表面に浮遊ゲート絶縁膜を形成する段階、 前記浮遊ゲート絶縁膜上に浮遊ゲートを形成する段階、 第１突出部と第２突出部との間の基板に第３不純物領域
を形成する段階、を備えることを特徴とするマスクＲＯ
Ｍセルの製造方法。 - 【請求項５】 前記半導体基板を選択的に除去するとき
不純物領域の深さだけ除去することを特徴とする請求項
４記載のマスクＲＯＭセルの製造方法。 - 【請求項６】 前記第１及び第２突出部以外の半導体基
板の露出された表面にしきい値電圧を調節する不純物イ
オンを注入する段階を更に備えることを特徴とする請求
項４記載のマスクＲＯＭセルの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960032736A KR100205323B1 (ko) | 1996-08-06 | 1996-08-06 | 마스크롬 셀 및 제조방법 |
| KR32736/1996 | 1996-08-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1079441A true JPH1079441A (ja) | 1998-03-24 |
| JP3030620B2 JP3030620B2 (ja) | 2000-04-10 |
Family
ID=19468913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9188048A Expired - Fee Related JP3030620B2 (ja) | 1996-08-06 | 1997-07-14 | マスクｒｏｍセル及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3030620B2 (ja) |
| KR (1) | KR100205323B1 (ja) |
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1996
- 1996-08-06 KR KR1019960032736A patent/KR100205323B1/ko not_active IP Right Cessation
-
1997
- 1997-07-14 JP JP9188048A patent/JP3030620B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100205323B1 (ko) | 1999-07-01 |
| JP3030620B2 (ja) | 2000-04-10 |
| KR19980013983A (ko) | 1998-05-15 |
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