JPH04350953A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

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JPH04350953A
JPH04350953A JP12390091A JP12390091A JPH04350953A JP H04350953 A JPH04350953 A JP H04350953A JP 12390091 A JP12390091 A JP 12390091A JP 12390091 A JP12390091 A JP 12390091A JP H04350953 A JPH04350953 A JP H04350953A
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JP
Japan
Prior art keywords
region
oxide film
silicon substrate
opening
high concentration
Prior art date
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Pending
Application number
JP12390091A
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English (en)
Inventor
Tadashi Horii
忠 堀井
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Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体集積回路装置の
製造方法に関するもので、特に素子の分離領域を形成す
る方法に関する。
【0002】
【従来の技術】半導体メモリなどの半導体集積回路装置
においては、複数の能動素子あるいは受動素子が素子分
離領域により互いに分離された状態でシリコン基板上に
配列形成される。この素子分離領域は、一般に選択酸化
法による厚い酸化膜によって構成され、場合によっては
、さらに酸化膜の下のシリコン基板領域にチャンネルス
トッパと称される高濃度の領域が形成される。
【0003】素子分離領域を形成する方法を図9乃至図
11に示す。まず、シリコン基板1上に、薄いシリコン
酸化膜2を形成した後、このシリコン酸化膜2上に選択
酸化の際のマスクとなるシリコン窒化膜3を形成する。 そして、図9の如くレジスト4を塗布し、このレジスト
4を所望のパターンに露光して素子分離領域を形成しよ
うとする領域に開口部5を形成する。続いて、開口部5
が設けられたレジスト4をマスクとしてシリコン窒化膜
3をエッチングしてシリコン酸化膜2を露出させる。そ
こで、シリコン基板1と同一導電型の不純物イオン、例
えばシリコン基板1がP型の場合にはボロン(B+)等
をレジスト4をマスクとしてシリコン基板1に注入し、
図10示すように不純物濃度の高い高濃度領域6を形成
する。この後、レジスト4を除去して熱酸化処理を施す
ことにより、図11に示すように、シリコン窒化膜3で
被われていないシリコン酸化膜2のみが選択的に酸化成
長されて厚いシリコン酸化膜7が形成される。従って、
このシリコン酸化膜7及び高濃度領域6により素子分離
領域が構成される。
【0004】
【発明が解決しようとする課題】しかしながら、高濃度
領域6を形成したシリコン基板1に対してシリコン酸化
膜2を選択酸化するための加熱処理を施すことになるた
め、高濃度領域6の不純物イオンが熱拡散されて素子領
域にまで拡がることになる。従って、素子分離領域に隣
接する素子、特にMOSトランジスタのチャネル幅に影
響を与えて、素子特性を設計値から外れたものにする虞
が生じる。
【0005】そこで、シリコン酸化膜2を選択酸化して
厚いシリコン酸化膜7を形成した後に、シリコン酸化膜
7を通して不純物イオンの注入を行って高濃度領域6を
形成することも考えられるが、厚いシリコン酸化膜7を
通過できる高エネルギーの不純物イオンは、素子領域の
シリコン基板に達するため、素子領域での不純物濃度が
高くなり、接合部分の耐圧の低下や、MOSトランジス
タのバックゲート効果の増大を招くことになり、好まし
くない。
【0006】そこで本発明は、素子分離領域から素子領
域への不純物イオンの拡散による影響を低減する半導体
集積回路装置の製造方法を提供することを目的とする。
【0007】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、複数の半導体素子がシリコン基板上に素子分離領域
を介して配列形成される半導体集積回路装置の製造方法
において、上記シリコン基板上に酸化膜を形成した後に
上記シリコン基板の全面に基板と同一導電型の不純物イ
オンを注入して上記シリコン基板表面に第1の高濃度領
域を形成する工程と、上記酸化膜上に窒化膜を形成し、
この窒化膜の特定の領域に上記酸化膜を露出する開口部
を形成する工程と、上記開口部から上記酸化膜を通して
上記シリコン基板と同一導電型の不純物イオンを注入し
て上記開口部に露出する上記酸化膜の下の上記シリコン
基板領域に第2の高濃度領域を形成する工程と、上記開
口部から露出する上記酸化膜を選択的に酸化成長する工
程と、を含み、選択酸化された上記酸化膜と上記第2の
高濃度領域とにより素子分離を成すことにある。
【0008】
【作用】本発明によれば、第1の高濃度領域の不純物イ
オンが加熱処理により素子分離領域に偏析し、素子領域
の不純物濃度を低下させるように働く一方で、第2の高
濃度領域の不純物イオンが加熱処理により素子分離領域
から素子領域に拡散するため、互いに相殺されて素子領
域の不純物濃度が所定の範囲内に保持される。従って、
素子領域に形成されるトランジスタの閾値の変動が抑圧
される。
【0009】
【実施例】本発明の製造方法の一実施例を図1乃至図4
に示す。まず、図1に示すようにP型のシリコン基板1
0上に、熱酸化によりシリコン酸化膜11を0.02〜
0.05μmの厚さに形成し、このシリコン酸化膜11
を通してシリコン基板10の全面にP型の不純物イオン
としてボロン(B+)を注入してP型の第1の高濃度領
域12を形成する。続いて図2に示すように、シリコン
酸化膜11上に減圧CVD法によりシリコン窒化膜13
を0.05〜0.2μmの厚さに形成した後、このシリ
コン窒化膜13上にレジスト14を塗布し、素子分離領
域を形成しようとする領域を示すパターンに露光して開
口部15を形成する。そこで図3に示すように、開口部
15が形成されたレジスト14をマスクとしてシリコン
窒化膜13をエッチング除去してシリコン酸化膜11を
露出させ、再びP型の不純物イオンとしてボロンを注入
して第2の高濃度領域16を形成する。この不純物イオ
ンの注入は、第1の高濃度領域12を形成する際の不純
物イオンの注入と同等の濃度により行う。そして、レジ
スト14を除去した後に開口部15に露出するシリコン
酸化膜11を選択的に酸化成長させ、0.5〜1μmの
厚いシリコン酸化膜17を形成し、素子分離領域を形成
する。
【0010】以上の製造方法によれば、シリコン酸化膜
11を酸化成長する際の加熱処理において、第1の高濃
度領域12のボロンが厚いシリコン酸化膜17を形成す
る素子分離領域に偏析する一方で第2の高濃度領域16
のボロンが素子分離領域から素子領域に拡散するため、
シリコン基板10内の不純物イオン(B+)の濃度分布
が大きく変動することがなくなり、素子分離領域に隣接
する素子領域に形成されるMOSトランジスタの閾値電
圧の変動が抑圧される。
【0011】このような素子領域のMOSトランジスタ
の閾値電圧の変動の抑圧については、以下のような原理
により説明することができる。まず、図5に示すように
厚いシリコン酸化膜17の下の領域にのみ高濃度領域1
6を設ける場合には、加熱された際に高濃度領域16の
ボロンが素子領域に拡散して素子領域の不純物濃度が高
くなるため、チャネル幅が狭くなると図6に示すように
MOSトランジスタの閾値電圧は高くなる。一方、図7
に示すようにシリコン基板10の全面に高濃度領域12
を設ける場合には、加熱された際に高濃度領域12のボ
ロンが厚いシリコン酸化膜17付近に偏析して素子領域
の不純物濃度が低くなるため、チャネル幅が狭くなると
図8に示すようにMOSトランジスタの閾値電圧は低く
なる。そこで、これらの高濃度領域12及び16を同一
のシリコン基板10に設けることで、狭チャネル効果に
よるMOSトランジスタの閾値電圧の変動が相殺され、
素子領域における狭チャネル効果の影響が抑圧される。
【0012】尚、本実施例においては、シリコン基板1
0をP型としてP型の不純物イオンを注入する場合を例
示したが、シリコン基板10をN型とし、同様にしてリ
ン等のN型の不純物イオンを注入して素子分離領域を構
成することも可能である。
【0013】
【発明の効果】本発明によれば、素子分離領域を成す厚
いシリコン酸化膜を形成する際の加熱処理によるシリコ
ン基板内の不純物の濃度分布の変動が減少されるため、
素子領域に形成されるMOSトランジスタの閾値電圧の
変動が抑圧され、設計値に対して素子特性が大きくずれ
ることが防止される。従って、製造ばらつきによる歩留
まりの低下が少なくなると共に信頼性を向上することが
できる。
【図面の簡単な説明】
【図1】本発明の半導体集積回路装置の製造方法の第1
工程を示す断面図である。
【図2】本発明の半導体集積回路装置の製造方法の第2
工程を示す断面図である。
【図3】本発明の半導体集積回路装置の製造方法の第3
工程を示す断面図である。
【図4】本発明の半導体集積回路装置の製造方法の第4
工程を示す断面図である。
【図5】素子分離領域に高濃度領域を設けた半導体集積
回路装置の断面図である。
【図6】チャネル幅に対するMOSトランジスタの閾値
電圧の変化を示す図である。
【図7】基板全面に高濃度領域を設けた半導体集積回路
装置の断面図である。
【図8】チャネル幅に対するMOSトランジスタの閾値
電圧の変化を示す図である。
【図9】従来の半導体集積回路装置の製造方法の第1工
程を示す断面図である。
【図10】従来の半導体集積回路装置の製造方法の第2
工程を示す断面図である。
【図11】従来の半導体集積回路装置の製造方法の第3
工程を示す断面図である。 1、10  シリコン基板 2、7、11、17  シリコン酸化膜3、13  シ
リコン窒化膜 4、14  レジスト 5、15  開口部 6、12、16  高濃度領域

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】  複数の半導体素子がシリコン基板上に
    素子分離領域を介して配列形成される半導体集積回路装
    置の製造方法において、上記シリコン基板上に酸化膜を
    形成した後に上記シリコン基板の全面に基板と同一導電
    型の不純物イオンを注入して上記シリコン基板表面に第
    1の高濃度領域を形成する工程と、上記酸化膜上に窒化
    膜を形成し、この窒化膜の特定の領域に上記酸化膜を露
    出する開口部を形成する工程と、上記開口部から上記酸
    化膜を通して上記シリコン基板と同一導電型の不純物イ
    オンを注入して上記開口部に露出する上記酸化膜の下の
    上記シリコン基板領域に第2の高濃度領域を形成する工
    程と、上記開口部から露出する上記酸化膜を選択的に酸
    化成長する工程と、を含み、選択酸化された上記酸化膜
    と上記第2の高濃度領域とにより素子分離を成すことを
    特徴とする半導体集積回路装置の製造方法。
  2. 【請求項2】  上記第1の高濃度領域と上記第2の高
    濃度領域との相対的な不純物濃度の設定により素子領域
    に形成されるトランジスタの閾値電圧の変動を抑圧する
    ことを特徴とする請求項1記載の半導体集積回路装置の
    製造方法。
JP12390091A 1991-05-28 1991-05-28 半導体集積回路装置の製造方法 Pending JPH04350953A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9614249B2 (en) 2013-10-29 2017-04-04 Panasonic Corporation Separator for non-aqueous electrolyte secondary battery and non-aqueous electrolyte secondary battery

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9614249B2 (en) 2013-10-29 2017-04-04 Panasonic Corporation Separator for non-aqueous electrolyte secondary battery and non-aqueous electrolyte secondary battery

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