JPH04350953A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH04350953A JPH04350953A JP12390091A JP12390091A JPH04350953A JP H04350953 A JPH04350953 A JP H04350953A JP 12390091 A JP12390091 A JP 12390091A JP 12390091 A JP12390091 A JP 12390091A JP H04350953 A JPH04350953 A JP H04350953A
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- 239000004065 semiconductor Substances 0.000 title claims description 20
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 239000000758 substrate Substances 0.000 claims abstract description 35
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 32
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 32
- 239000010703 silicon Substances 0.000 claims abstract description 32
- 239000012535 impurity Substances 0.000 claims abstract description 28
- 238000002955 isolation Methods 0.000 claims abstract description 24
- 150000002500 ions Chemical class 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 13
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 26
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 26
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 9
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 9
- 229910052796 boron Inorganic materials 0.000 abstract description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 9
- 230000003647 oxidation Effects 0.000 abstract description 5
- 238000007254 oxidation reaction Methods 0.000 abstract description 5
- 238000010438 heat treatment Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
製造方法に関するもので、特に素子の分離領域を形成す
る方法に関する。
製造方法に関するもので、特に素子の分離領域を形成す
る方法に関する。
【０００２】
【従来の技術】半導体メモリなどの半導体集積回路装置
においては、複数の能動素子あるいは受動素子が素子分
離領域により互いに分離された状態でシリコン基板上に
配列形成される。この素子分離領域は、一般に選択酸化
法による厚い酸化膜によって構成され、場合によっては
、さらに酸化膜の下のシリコン基板領域にチャンネルス
トッパと称される高濃度の領域が形成される。
においては、複数の能動素子あるいは受動素子が素子分
離領域により互いに分離された状態でシリコン基板上に
配列形成される。この素子分離領域は、一般に選択酸化
法による厚い酸化膜によって構成され、場合によっては
、さらに酸化膜の下のシリコン基板領域にチャンネルス
トッパと称される高濃度の領域が形成される。
【０００３】素子分離領域を形成する方法を図９乃至図
１１に示す。まず、シリコン基板１上に、薄いシリコン
酸化膜２を形成した後、このシリコン酸化膜２上に選択
酸化の際のマスクとなるシリコン窒化膜３を形成する。 そして、図９の如くレジスト４を塗布し、このレジスト
４を所望のパターンに露光して素子分離領域を形成しよ
うとする領域に開口部５を形成する。続いて、開口部５
が設けられたレジスト４をマスクとしてシリコン窒化膜
３をエッチングしてシリコン酸化膜２を露出させる。そ
こで、シリコン基板１と同一導電型の不純物イオン、例
えばシリコン基板１がＰ型の場合にはボロン（Ｂ＋）等
をレジスト４をマスクとしてシリコン基板１に注入し、
図１０示すように不純物濃度の高い高濃度領域６を形成
する。この後、レジスト４を除去して熱酸化処理を施す
ことにより、図１１に示すように、シリコン窒化膜３で
被われていないシリコン酸化膜２のみが選択的に酸化成
長されて厚いシリコン酸化膜７が形成される。従って、
このシリコン酸化膜７及び高濃度領域６により素子分離
領域が構成される。
１１に示す。まず、シリコン基板１上に、薄いシリコン
酸化膜２を形成した後、このシリコン酸化膜２上に選択
酸化の際のマスクとなるシリコン窒化膜３を形成する。 そして、図９の如くレジスト４を塗布し、このレジスト
４を所望のパターンに露光して素子分離領域を形成しよ
うとする領域に開口部５を形成する。続いて、開口部５
が設けられたレジスト４をマスクとしてシリコン窒化膜
３をエッチングしてシリコン酸化膜２を露出させる。そ
こで、シリコン基板１と同一導電型の不純物イオン、例
えばシリコン基板１がＰ型の場合にはボロン（Ｂ＋）等
をレジスト４をマスクとしてシリコン基板１に注入し、
図１０示すように不純物濃度の高い高濃度領域６を形成
する。この後、レジスト４を除去して熱酸化処理を施す
ことにより、図１１に示すように、シリコン窒化膜３で
被われていないシリコン酸化膜２のみが選択的に酸化成
長されて厚いシリコン酸化膜７が形成される。従って、
このシリコン酸化膜７及び高濃度領域６により素子分離
領域が構成される。
【０００４】
【発明が解決しようとする課題】しかしながら、高濃度
領域６を形成したシリコン基板１に対してシリコン酸化
膜２を選択酸化するための加熱処理を施すことになるた
め、高濃度領域６の不純物イオンが熱拡散されて素子領
域にまで拡がることになる。従って、素子分離領域に隣
接する素子、特にＭＯＳトランジスタのチャネル幅に影
響を与えて、素子特性を設計値から外れたものにする虞
が生じる。
領域６を形成したシリコン基板１に対してシリコン酸化
膜２を選択酸化するための加熱処理を施すことになるた
め、高濃度領域６の不純物イオンが熱拡散されて素子領
域にまで拡がることになる。従って、素子分離領域に隣
接する素子、特にＭＯＳトランジスタのチャネル幅に影
響を与えて、素子特性を設計値から外れたものにする虞
が生じる。
【０００５】そこで、シリコン酸化膜２を選択酸化して
厚いシリコン酸化膜７を形成した後に、シリコン酸化膜
７を通して不純物イオンの注入を行って高濃度領域６を
形成することも考えられるが、厚いシリコン酸化膜７を
通過できる高エネルギーの不純物イオンは、素子領域の
シリコン基板に達するため、素子領域での不純物濃度が
高くなり、接合部分の耐圧の低下や、ＭＯＳトランジス
タのバックゲート効果の増大を招くことになり、好まし
くない。
厚いシリコン酸化膜７を形成した後に、シリコン酸化膜
７を通して不純物イオンの注入を行って高濃度領域６を
形成することも考えられるが、厚いシリコン酸化膜７を
通過できる高エネルギーの不純物イオンは、素子領域の
シリコン基板に達するため、素子領域での不純物濃度が
高くなり、接合部分の耐圧の低下や、ＭＯＳトランジス
タのバックゲート効果の増大を招くことになり、好まし
くない。
【０００６】そこで本発明は、素子分離領域から素子領
域への不純物イオンの拡散による影響を低減する半導体
集積回路装置の製造方法を提供することを目的とする。
域への不純物イオンの拡散による影響を低減する半導体
集積回路装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、複数の半導体素子がシリコン基板上に素子分離領域
を介して配列形成される半導体集積回路装置の製造方法
において、上記シリコン基板上に酸化膜を形成した後に
上記シリコン基板の全面に基板と同一導電型の不純物イ
オンを注入して上記シリコン基板表面に第１の高濃度領
域を形成する工程と、上記酸化膜上に窒化膜を形成し、
この窒化膜の特定の領域に上記酸化膜を露出する開口部
を形成する工程と、上記開口部から上記酸化膜を通して
上記シリコン基板と同一導電型の不純物イオンを注入し
て上記開口部に露出する上記酸化膜の下の上記シリコン
基板領域に第２の高濃度領域を形成する工程と、上記開
口部から露出する上記酸化膜を選択的に酸化成長する工
程と、を含み、選択酸化された上記酸化膜と上記第２の
高濃度領域とにより素子分離を成すことにある。
解決するために成されたもので、その特徴とするところ
は、複数の半導体素子がシリコン基板上に素子分離領域
を介して配列形成される半導体集積回路装置の製造方法
において、上記シリコン基板上に酸化膜を形成した後に
上記シリコン基板の全面に基板と同一導電型の不純物イ
オンを注入して上記シリコン基板表面に第１の高濃度領
域を形成する工程と、上記酸化膜上に窒化膜を形成し、
この窒化膜の特定の領域に上記酸化膜を露出する開口部
を形成する工程と、上記開口部から上記酸化膜を通して
上記シリコン基板と同一導電型の不純物イオンを注入し
て上記開口部に露出する上記酸化膜の下の上記シリコン
基板領域に第２の高濃度領域を形成する工程と、上記開
口部から露出する上記酸化膜を選択的に酸化成長する工
程と、を含み、選択酸化された上記酸化膜と上記第２の
高濃度領域とにより素子分離を成すことにある。
【０００８】
【作用】本発明によれば、第１の高濃度領域の不純物イ
オンが加熱処理により素子分離領域に偏析し、素子領域
の不純物濃度を低下させるように働く一方で、第２の高
濃度領域の不純物イオンが加熱処理により素子分離領域
から素子領域に拡散するため、互いに相殺されて素子領
域の不純物濃度が所定の範囲内に保持される。従って、
素子領域に形成されるトランジスタの閾値の変動が抑圧
される。
オンが加熱処理により素子分離領域に偏析し、素子領域
の不純物濃度を低下させるように働く一方で、第２の高
濃度領域の不純物イオンが加熱処理により素子分離領域
から素子領域に拡散するため、互いに相殺されて素子領
域の不純物濃度が所定の範囲内に保持される。従って、
素子領域に形成されるトランジスタの閾値の変動が抑圧
される。
【０００９】
【実施例】本発明の製造方法の一実施例を図１乃至図４
に示す。まず、図１に示すようにＰ型のシリコン基板１
０上に、熱酸化によりシリコン酸化膜１１を０．０２〜
０．０５μｍの厚さに形成し、このシリコン酸化膜１１
を通してシリコン基板１０の全面にＰ型の不純物イオン
としてボロン（Ｂ＋）を注入してＰ型の第１の高濃度領
域１２を形成する。続いて図２に示すように、シリコン
酸化膜１１上に減圧ＣＶＤ法によりシリコン窒化膜１３
を０．０５〜０．２μｍの厚さに形成した後、このシリ
コン窒化膜１３上にレジスト１４を塗布し、素子分離領
域を形成しようとする領域を示すパターンに露光して開
口部１５を形成する。そこで図３に示すように、開口部
１５が形成されたレジスト１４をマスクとしてシリコン
窒化膜１３をエッチング除去してシリコン酸化膜１１を
露出させ、再びＰ型の不純物イオンとしてボロンを注入
して第２の高濃度領域１６を形成する。この不純物イオ
ンの注入は、第１の高濃度領域１２を形成する際の不純
物イオンの注入と同等の濃度により行う。そして、レジ
スト１４を除去した後に開口部１５に露出するシリコン
酸化膜１１を選択的に酸化成長させ、０．５〜１μｍの
厚いシリコン酸化膜１７を形成し、素子分離領域を形成
する。
に示す。まず、図１に示すようにＰ型のシリコン基板１
０上に、熱酸化によりシリコン酸化膜１１を０．０２〜
０．０５μｍの厚さに形成し、このシリコン酸化膜１１
を通してシリコン基板１０の全面にＰ型の不純物イオン
としてボロン（Ｂ＋）を注入してＰ型の第１の高濃度領
域１２を形成する。続いて図２に示すように、シリコン
酸化膜１１上に減圧ＣＶＤ法によりシリコン窒化膜１３
を０．０５〜０．２μｍの厚さに形成した後、このシリ
コン窒化膜１３上にレジスト１４を塗布し、素子分離領
域を形成しようとする領域を示すパターンに露光して開
口部１５を形成する。そこで図３に示すように、開口部
１５が形成されたレジスト１４をマスクとしてシリコン
窒化膜１３をエッチング除去してシリコン酸化膜１１を
露出させ、再びＰ型の不純物イオンとしてボロンを注入
して第２の高濃度領域１６を形成する。この不純物イオ
ンの注入は、第１の高濃度領域１２を形成する際の不純
物イオンの注入と同等の濃度により行う。そして、レジ
スト１４を除去した後に開口部１５に露出するシリコン
酸化膜１１を選択的に酸化成長させ、０．５〜１μｍの
厚いシリコン酸化膜１７を形成し、素子分離領域を形成
する。
【００１０】以上の製造方法によれば、シリコン酸化膜
１１を酸化成長する際の加熱処理において、第１の高濃
度領域１２のボロンが厚いシリコン酸化膜１７を形成す
る素子分離領域に偏析する一方で第２の高濃度領域１６
のボロンが素子分離領域から素子領域に拡散するため、
シリコン基板１０内の不純物イオン（Ｂ＋）の濃度分布
が大きく変動することがなくなり、素子分離領域に隣接
する素子領域に形成されるＭＯＳトランジスタの閾値電
圧の変動が抑圧される。
１１を酸化成長する際の加熱処理において、第１の高濃
度領域１２のボロンが厚いシリコン酸化膜１７を形成す
る素子分離領域に偏析する一方で第２の高濃度領域１６
のボロンが素子分離領域から素子領域に拡散するため、
シリコン基板１０内の不純物イオン（Ｂ＋）の濃度分布
が大きく変動することがなくなり、素子分離領域に隣接
する素子領域に形成されるＭＯＳトランジスタの閾値電
圧の変動が抑圧される。
【００１１】このような素子領域のＭＯＳトランジスタ
の閾値電圧の変動の抑圧については、以下のような原理
により説明することができる。まず、図５に示すように
厚いシリコン酸化膜１７の下の領域にのみ高濃度領域１
６を設ける場合には、加熱された際に高濃度領域１６の
ボロンが素子領域に拡散して素子領域の不純物濃度が高
くなるため、チャネル幅が狭くなると図６に示すように
ＭＯＳトランジスタの閾値電圧は高くなる。一方、図７
に示すようにシリコン基板１０の全面に高濃度領域１２
を設ける場合には、加熱された際に高濃度領域１２のボ
ロンが厚いシリコン酸化膜１７付近に偏析して素子領域
の不純物濃度が低くなるため、チャネル幅が狭くなると
図８に示すようにＭＯＳトランジスタの閾値電圧は低く
なる。そこで、これらの高濃度領域１２及び１６を同一
のシリコン基板１０に設けることで、狭チャネル効果に
よるＭＯＳトランジスタの閾値電圧の変動が相殺され、
素子領域における狭チャネル効果の影響が抑圧される。
の閾値電圧の変動の抑圧については、以下のような原理
により説明することができる。まず、図５に示すように
厚いシリコン酸化膜１７の下の領域にのみ高濃度領域１
６を設ける場合には、加熱された際に高濃度領域１６の
ボロンが素子領域に拡散して素子領域の不純物濃度が高
くなるため、チャネル幅が狭くなると図６に示すように
ＭＯＳトランジスタの閾値電圧は高くなる。一方、図７
に示すようにシリコン基板１０の全面に高濃度領域１２
を設ける場合には、加熱された際に高濃度領域１２のボ
ロンが厚いシリコン酸化膜１７付近に偏析して素子領域
の不純物濃度が低くなるため、チャネル幅が狭くなると
図８に示すようにＭＯＳトランジスタの閾値電圧は低く
なる。そこで、これらの高濃度領域１２及び１６を同一
のシリコン基板１０に設けることで、狭チャネル効果に
よるＭＯＳトランジスタの閾値電圧の変動が相殺され、
素子領域における狭チャネル効果の影響が抑圧される。
【００１２】尚、本実施例においては、シリコン基板１
０をＰ型としてＰ型の不純物イオンを注入する場合を例
示したが、シリコン基板１０をＮ型とし、同様にしてリ
ン等のＮ型の不純物イオンを注入して素子分離領域を構
成することも可能である。
０をＰ型としてＰ型の不純物イオンを注入する場合を例
示したが、シリコン基板１０をＮ型とし、同様にしてリ
ン等のＮ型の不純物イオンを注入して素子分離領域を構
成することも可能である。
【００１３】
【発明の効果】本発明によれば、素子分離領域を成す厚
いシリコン酸化膜を形成する際の加熱処理によるシリコ
ン基板内の不純物の濃度分布の変動が減少されるため、
素子領域に形成されるＭＯＳトランジスタの閾値電圧の
変動が抑圧され、設計値に対して素子特性が大きくずれ
ることが防止される。従って、製造ばらつきによる歩留
まりの低下が少なくなると共に信頼性を向上することが
できる。
いシリコン酸化膜を形成する際の加熱処理によるシリコ
ン基板内の不純物の濃度分布の変動が減少されるため、
素子領域に形成されるＭＯＳトランジスタの閾値電圧の
変動が抑圧され、設計値に対して素子特性が大きくずれ
ることが防止される。従って、製造ばらつきによる歩留
まりの低下が少なくなると共に信頼性を向上することが
できる。
【図１】本発明の半導体集積回路装置の製造方法の第１
工程を示す断面図である。
工程を示す断面図である。
【図２】本発明の半導体集積回路装置の製造方法の第２
工程を示す断面図である。
工程を示す断面図である。
【図３】本発明の半導体集積回路装置の製造方法の第３
工程を示す断面図である。
工程を示す断面図である。
【図４】本発明の半導体集積回路装置の製造方法の第４
工程を示す断面図である。
工程を示す断面図である。
【図５】素子分離領域に高濃度領域を設けた半導体集積
回路装置の断面図である。
回路装置の断面図である。
【図６】チャネル幅に対するＭＯＳトランジスタの閾値
電圧の変化を示す図である。
電圧の変化を示す図である。
【図７】基板全面に高濃度領域を設けた半導体集積回路
装置の断面図である。
装置の断面図である。
【図８】チャネル幅に対するＭＯＳトランジスタの閾値
電圧の変化を示す図である。
電圧の変化を示す図である。
【図９】従来の半導体集積回路装置の製造方法の第１工
程を示す断面図である。
程を示す断面図である。
【図１０】従来の半導体集積回路装置の製造方法の第２
工程を示す断面図である。
工程を示す断面図である。
【図１１】従来の半導体集積回路装置の製造方法の第３
工程を示す断面図である。 １、１０ シリコン基板 ２、７、１１、１７ シリコン酸化膜３、１３ シ
リコン窒化膜 ４、１４ レジスト ５、１５ 開口部 ６、１２、１６ 高濃度領域
工程を示す断面図である。 １、１０ シリコン基板 ２、７、１１、１７ シリコン酸化膜３、１３ シ
リコン窒化膜 ４、１４ レジスト ５、１５ 開口部 ６、１２、１６ 高濃度領域
Claims (2)
- 【請求項１】 複数の半導体素子がシリコン基板上に
素子分離領域を介して配列形成される半導体集積回路装
置の製造方法において、上記シリコン基板上に酸化膜を
形成した後に上記シリコン基板の全面に基板と同一導電
型の不純物イオンを注入して上記シリコン基板表面に第
１の高濃度領域を形成する工程と、上記酸化膜上に窒化
膜を形成し、この窒化膜の特定の領域に上記酸化膜を露
出する開口部を形成する工程と、上記開口部から上記酸
化膜を通して上記シリコン基板と同一導電型の不純物イ
オンを注入して上記開口部に露出する上記酸化膜の下の
上記シリコン基板領域に第２の高濃度領域を形成する工
程と、上記開口部から露出する上記酸化膜を選択的に酸
化成長する工程と、を含み、選択酸化された上記酸化膜
と上記第２の高濃度領域とにより素子分離を成すことを
特徴とする半導体集積回路装置の製造方法。 - 【請求項２】 上記第１の高濃度領域と上記第２の高
濃度領域との相対的な不純物濃度の設定により素子領域
に形成されるトランジスタの閾値電圧の変動を抑圧する
ことを特徴とする請求項１記載の半導体集積回路装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12390091A JPH04350953A (ja) | 1991-05-28 | 1991-05-28 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12390091A JPH04350953A (ja) | 1991-05-28 | 1991-05-28 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04350953A true JPH04350953A (ja) | 1992-12-04 |
Family
ID=14872123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12390091A Pending JPH04350953A (ja) | 1991-05-28 | 1991-05-28 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04350953A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9614249B2 (en) | 2013-10-29 | 2017-04-04 | Panasonic Corporation | Separator for non-aqueous electrolyte secondary battery and non-aqueous electrolyte secondary battery |
-
1991
- 1991-05-28 JP JP12390091A patent/JPH04350953A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9614249B2 (en) | 2013-10-29 | 2017-04-04 | Panasonic Corporation | Separator for non-aqueous electrolyte secondary battery and non-aqueous electrolyte secondary battery |
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