JPH11163167A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH11163167A JPH11163167A JP9321087A JP32108797A JPH11163167A JP H11163167 A JPH11163167 A JP H11163167A JP 9321087 A JP9321087 A JP 9321087A JP 32108797 A JP32108797 A JP 32108797A JP H11163167 A JPH11163167 A JP H11163167A
- Authority
- JP
- Japan
- Prior art keywords
- effect transistor
- field effect
- semiconductor device
- regions
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】マスクＲＯＭプロセスにおいて、高耐圧電界効
果トランジスタの形成を行う為のドレインオーバーまた
はドレインオフセットへのイオン注入は、専用のフォト
リソ工程、イオン注入工程を設けて行われている。この
ような工程の削減を実現すること。 【解決手段】メモリセル内の電界効果トランジスタのし
きい値を制御するためのイオン注入で、高耐圧電界効果
トランジスタのためのドレインオーバ領域２０４もしく
はオフセット領域を同時形成する。 【効果】ドレインオーバ領域もしくはオフセット領域を
形成するための専用のフォトリソ、イオン注入工程を無
くせることで工程数を減らすことができる。
果トランジスタの形成を行う為のドレインオーバーまた
はドレインオフセットへのイオン注入は、専用のフォト
リソ工程、イオン注入工程を設けて行われている。この
ような工程の削減を実現すること。 【解決手段】メモリセル内の電界効果トランジスタのし
きい値を制御するためのイオン注入で、高耐圧電界効果
トランジスタのためのドレインオーバ領域２０４もしく
はオフセット領域を同時形成する。 【効果】ドレインオーバ領域もしくはオフセット領域を
形成するための専用のフォトリソ、イオン注入工程を無
くせることで工程数を減らすことができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法、特に高耐圧電界効果トランジスタ形成の為の製造方
法に関する。
法、特に高耐圧電界効果トランジスタ形成の為の製造方
法に関する。
【０００２】
【従来の技術】マスクＲＯＭプロセスにおいて高耐圧電
界効果トランジスタの形成を行う為のドレインオーバー
またはドレインオフセットへのイオン注入は従来、専用
のフォトリソ工程、イオン注入工程を設けて行われてい
る。
界効果トランジスタの形成を行う為のドレインオーバー
またはドレインオフセットへのイオン注入は従来、専用
のフォトリソ工程、イオン注入工程を設けて行われてい
る。
【０００３】
【発明が解決しようとする課題】マスクＲＯＭ半導体装
置において高耐圧電界効果トランジスタの形成を行うた
めには従来は図５の５０２に示すようにソース・ドレイ
ン拡散層領域を取り囲む、もしくはソース・ドレイン拡
散層領域からゲート電極下部へオフセットされた図６の
６０４のソース・ドレイン拡散層ドーピングレベルより
低い拡散層をゲート電極形成前に専用ガラスマスクによ
るフォトリソ、イオン注入により形成する必要があり、
図５の５０４のメモリセルの電界効果トランジスタのし
きい値制御の為のチャンネル部へのイオン注入とは別工
程で行われており、工程数の増大につながってしまう。
本発明の目的は専用のフォトリソ、イオン注入工程を追
加することなくメモリセルの電界効果トランジスタのし
きい値制御の為のチャンネル部へのイオン注入を利用
し、同時に高耐圧電界効果トランジスタの形成し工程短
縮を実現することにある。
置において高耐圧電界効果トランジスタの形成を行うた
めには従来は図５の５０２に示すようにソース・ドレイ
ン拡散層領域を取り囲む、もしくはソース・ドレイン拡
散層領域からゲート電極下部へオフセットされた図６の
６０４のソース・ドレイン拡散層ドーピングレベルより
低い拡散層をゲート電極形成前に専用ガラスマスクによ
るフォトリソ、イオン注入により形成する必要があり、
図５の５０４のメモリセルの電界効果トランジスタのし
きい値制御の為のチャンネル部へのイオン注入とは別工
程で行われており、工程数の増大につながってしまう。
本発明の目的は専用のフォトリソ、イオン注入工程を追
加することなくメモリセルの電界効果トランジスタのし
きい値制御の為のチャンネル部へのイオン注入を利用
し、同時に高耐圧電界効果トランジスタの形成し工程短
縮を実現することにある。
【０００４】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置の製造方法はメモリセル内の
電界効果トランジスタのしきい値を制御するためのフォ
トリソ、イオン注入工程を利用することを特徴としてい
る。
めに、本発明の半導体装置の製造方法はメモリセル内の
電界効果トランジスタのしきい値を制御するためのフォ
トリソ、イオン注入工程を利用することを特徴としてい
る。
【０００５】
【作用】以上説明した本発明の半導体装置の製造方法に
よれば、メモリセル内の電界効果トランジスタのしきい
値を制御するためのフォトリソ、イオン注入工程を用い
て他の電界効果トランジスタのソース・ドレイン領域を
ドレインオーバー構造もしくはドレインオフセット構造
とし、高耐圧電界効果トランジスタの形成を達成するこ
とができる。
よれば、メモリセル内の電界効果トランジスタのしきい
値を制御するためのフォトリソ、イオン注入工程を用い
て他の電界効果トランジスタのソース・ドレイン領域を
ドレインオーバー構造もしくはドレインオフセット構造
とし、高耐圧電界効果トランジスタの形成を達成するこ
とができる。
【０００６】
【発明の実施の形態】本発明の半導体装置の一実施例に
ついて図面を参照にして説明する。図１において１０４
はメモリセル内の電界効果トランジスタのしきい値を制
御するためイオンを注入された表面隣接領域を示す。１
０２はこれと同時に注入された高耐圧電界効果トランジ
スタの形成を行うためのドレインオーバー領域を示す。
図２は図１の後ゲート電極を形成し、自己整合によって
ソース・ドレイン拡散層を形成した高耐圧電界効果トラ
ンジスタおよびメモリセル内の電界効果トランジスタを
示す。ここで図１の１０１のフォトレジスト幅は図２の
２０１のゲート電極幅より片側で少なくとも０．１μｍ
以上ずつ内側にオフセットされている。以上の過程で形
成されたメモリセル内の電界効果トランジスタのしきい
値を制御するためのイオン注入時に２０４のドレインオ
ーバー領域を同時形成することによりドレインオーバー
構造の高耐圧電界効果トランジスタを工程数の増加なく
形成することができる。以上の過程と同様にして図３に
おける３０４のメモリセル内の電界効果トランジスタの
しきい値を制御するためイオン注入の深さを図４に示す
４０３のソース・ドレイン拡散層の深さより浅く、また
図３の３０１のフォトレジスト幅を図４の４０１のゲー
ト電極幅より片側で少なくとも０．１μｍ以上ずつ内側
にオフセットさせることで４０４のオフセット領域を同
時形成し、オフセット構造の高耐圧電界効果トランジス
タを工程数の増加なく形成することができる。
ついて図面を参照にして説明する。図１において１０４
はメモリセル内の電界効果トランジスタのしきい値を制
御するためイオンを注入された表面隣接領域を示す。１
０２はこれと同時に注入された高耐圧電界効果トランジ
スタの形成を行うためのドレインオーバー領域を示す。
図２は図１の後ゲート電極を形成し、自己整合によって
ソース・ドレイン拡散層を形成した高耐圧電界効果トラ
ンジスタおよびメモリセル内の電界効果トランジスタを
示す。ここで図１の１０１のフォトレジスト幅は図２の
２０１のゲート電極幅より片側で少なくとも０．１μｍ
以上ずつ内側にオフセットされている。以上の過程で形
成されたメモリセル内の電界効果トランジスタのしきい
値を制御するためのイオン注入時に２０４のドレインオ
ーバー領域を同時形成することによりドレインオーバー
構造の高耐圧電界効果トランジスタを工程数の増加なく
形成することができる。以上の過程と同様にして図３に
おける３０４のメモリセル内の電界効果トランジスタの
しきい値を制御するためイオン注入の深さを図４に示す
４０３のソース・ドレイン拡散層の深さより浅く、また
図３の３０１のフォトレジスト幅を図４の４０１のゲー
ト電極幅より片側で少なくとも０．１μｍ以上ずつ内側
にオフセットさせることで４０４のオフセット領域を同
時形成し、オフセット構造の高耐圧電界効果トランジス
タを工程数の増加なく形成することができる。
【０００７】
【発明の効果】以上説明した本発明の半導体装置の製造
方法によれば、メモリセル内の電界効果トランジスタの
しきい値を制御するためイオン注入工程において、同時
に高耐圧電界効果トランジスタのためのドレインオーバ
領域もしくはオフセット領域を形成することができる。
そして、ドレインオーバ領域もしくはオフセット領域を
形成するための専用のフォトリソ、イオン注入工程を無
くせることで工程数を減らすことができるものである。
方法によれば、メモリセル内の電界効果トランジスタの
しきい値を制御するためイオン注入工程において、同時
に高耐圧電界効果トランジスタのためのドレインオーバ
領域もしくはオフセット領域を形成することができる。
そして、ドレインオーバ領域もしくはオフセット領域を
形成するための専用のフォトリソ、イオン注入工程を無
くせることで工程数を減らすことができるものである。
【図１】本発明の半導体装置の一実施例を示す図（ゲー
ト電極、ソース・ドレイン拡散層形成前）。
ト電極、ソース・ドレイン拡散層形成前）。
【図２】本発明の半導体装置の一実施例を示す図（ゲー
ト電極、ソース・ドレイン拡散層形成後）。
ト電極、ソース・ドレイン拡散層形成後）。
【図３】本発明の半導体装置の一実施例を示す図（ゲー
ト電極、ソース・ドレイン拡散層形成前）。
ト電極、ソース・ドレイン拡散層形成前）。
【図４】本発明の半導体装置の一実施例を示す図（ゲー
ト電極、ソース・ドレイン拡散層形成後）。
ト電極、ソース・ドレイン拡散層形成後）。
【図５】従来の半導体装置の実施例を示す図（ゲート電
極、ソース・ドレイン拡散層形成前）。
極、ソース・ドレイン拡散層形成前）。
【図６】従来の半導体装置の実施例を示す図（ゲート電
極、ソース・ドレイン拡散層形成後）。
極、ソース・ドレイン拡散層形成後）。
１０１、３０１、５０１・・・レジスト １０３、３０３、５０３・・・ウェル領域 １０５、３０５、５０５・・・半導体基板 １０４、３０４、５０４・・・メモリセル内電界効果ト
ランジスタ用チャンネルドーピング領域 ２０１、４０１、６０１・・・ゲート電極 ２０２、４０２、６０２・・・ゲート絶縁膜 ２０３、４０３、６０３・・・ソース・ドレイン拡散層 ２０４、６０４・・・ドレインオーバ領域 ４０４・・・オフセット領域
ランジスタ用チャンネルドーピング領域 ２０１、４０１、６０１・・・ゲート電極 ２０２、４０２、６０２・・・ゲート絶縁膜 ２０３、４０３、６０３・・・ソース・ドレイン拡散層 ２０４、６０４・・・ドレインオーバ領域 ４０４・・・オフセット領域
Claims (2)
- 【請求項１】マスクＲＯＭプロセスにおいてメモリセル
の電界効果トランジスタのしきい値制御の為のチャンネ
ル部へのイオン注入を同時に他の電界効果トランジスタ
のソース・ドレイン領域に注入し、ドレインオーバー構
造を設けた高耐圧電界効果トランジスタを有することを
特徴とする半導体装置の製造方法。 - 【請求項２】請求項１に記載の半導体装置の製造方法に
おいて、イオン注入を同時に他の電界効果トランジスタ
のソース・ドレイン領域に注入し、オフセット構造を設
けた高耐圧電界効果トランジスタを有することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9321087A JPH11163167A (ja) | 1997-11-21 | 1997-11-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9321087A JPH11163167A (ja) | 1997-11-21 | 1997-11-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11163167A true JPH11163167A (ja) | 1999-06-18 |
Family
ID=18128679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9321087A Withdrawn JPH11163167A (ja) | 1997-11-21 | 1997-11-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11163167A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016119477A1 (zh) * | 2015-01-29 | 2016-08-04 | 无锡华润上华半导体有限公司 | 平板型rom器件的制备方法 |
-
1997
- 1997-11-21 JP JP9321087A patent/JPH11163167A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016119477A1 (zh) * | 2015-01-29 | 2016-08-04 | 无锡华润上华半导体有限公司 | 平板型rom器件的制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100205320B1 (ko) | 모스펫 및 그 제조방법 | |
| JP2619340B2 (ja) | 半導体素子の高電圧トランジスタ構造及びその製造方法 | |
| US5879995A (en) | High-voltage transistor and manufacturing method therefor | |
| KR19980020943A (ko) | 절연막 터널링 트랜지스터 및 그 제조방법 | |
| KR100277889B1 (ko) | 플래쉬메모리셀의제조방법 | |
| KR100272529B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR100873356B1 (ko) | 고전압 트랜지스터의 제조방법 | |
| JPH11163167A (ja) | 半導体装置の製造方法 | |
| JP3298483B2 (ja) | 高耐圧ｍｏｓｆｅｔの製造方法 | |
| KR100214519B1 (ko) | 반도체소자 제조방법 | |
| KR100253261B1 (ko) | 박막트랜지스터 및 그 제조방법 | |
| KR100937650B1 (ko) | 반도체 장치의 트랜지스터 제조 방법 | |
| JPH0964193A (ja) | 半導体装置の製造方法 | |
| KR19980053138A (ko) | 마스크 롬 코딩방법 | |
| KR100325444B1 (ko) | 저도핑드레인구조의모스트랜지스터제조방법 | |
| KR101151037B1 (ko) | 고전압 트랜지스터의 제조방법 | |
| KR100309477B1 (ko) | 반도체장치 제조방법 | |
| KR0146276B1 (ko) | 모스펫 제조방법 | |
| KR100587379B1 (ko) | 반도체 소자의 제조방법 | |
| KR100531537B1 (ko) | 반도체소자의 제조방법 | |
| KR0152936B1 (ko) | 반도체 소자 제조방법 | |
| KR0125296B1 (ko) | 모스펫(mosfet) 제조방법 | |
| KR100537272B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20060076369A (ko) | 반도체 소자의 제조방법 | |
| KR960039406A (ko) | 플래쉬 이이피롬 셀의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050201 |