JPH1069058A - 光学的近接補正方法 - Google Patents
光学的近接補正方法Info
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- JPH1069058A JPH1069058A JP12729397A JP12729397A JPH1069058A JP H1069058 A JPH1069058 A JP H1069058A JP 12729397 A JP12729397 A JP 12729397A JP 12729397 A JP12729397 A JP 12729397A JP H1069058 A JPH1069058 A JP H1069058A
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- Japan
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- proximity correction
- edge
- edge projections
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- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
- G03F7/70433—Layout for increasing efficiency or for compensating imaging errors, e.g. layout of exposure fields for reducing focus errors; Use of mask features for increasing efficiency or for compensating imaging errors
- G03F7/70441—Optical proximity correction [OPC]
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/36—Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】
【課題】 光学的近接補正（ＯＰＣ）によって、処理に
より生じる微小寸法の線幅の変動を減少させることによ
り、ＶＬＳＩデバイス・チップの性能を改善する。 【解決手段】 光学的近接補正を行う方法は、光学的近
接補正を、電気的に関連する構造に限定するだけでな
く、個々の形状エッジを処理することによって補正の精
度を改善し、設計への凹凸の導入を避けることによっ
て、マスク製造の影響を最小にする。関連する電気的構
造の重要なエッジ領域を、解析し、ソートし、処理し
て、光学的近接補正を受け入れる。
より生じる微小寸法の線幅の変動を減少させることによ
り、ＶＬＳＩデバイス・チップの性能を改善する。 【解決手段】 光学的近接補正を行う方法は、光学的近
接補正を、電気的に関連する構造に限定するだけでな
く、個々の形状エッジを処理することによって補正の精
度を改善し、設計への凹凸の導入を避けることによっ
て、マスク製造の影響を最小にする。関連する電気的構
造の重要なエッジ領域を、解析し、ソートし、処理し
て、光学的近接補正を受け入れる。
Description
【０００１】
【発明の属する技術範囲】本発明は、一般に、超ＬＳＩ
（ＶＬＳＩ）回路デバイスの製造、特に、光学的近接補
正（ＯＰＣ）を用いることによる、リソグラフィックお
よび反応性イオンエッチド（ＲＩＥ）イメージの忠実度
の増大に関する。
（ＶＬＳＩ）回路デバイスの製造、特に、光学的近接補
正（ＯＰＣ）を用いることによる、リソグラフィックお
よび反応性イオンエッチド（ＲＩＥ）イメージの忠実度
の増大に関する。
【０００２】
【従来の技術】半導体デバイスの製造は、デバイス基板
の面上への、コンピュータ支援設計（ＣＡＤ）生成パタ
ーンの正確な複製に大きく依存する。この複製プロセス
は、典型的には、様々なサブトラクティブ（エッチン
グ）およびアディティブ（付着）プロセスに従った光学
的リソグラフィを用いて行われる。光学的リソグラフィ
・パターニングは、フォトマスクとして知られる金属被
覆水晶板の照射を含む。この照射は、金属層にエッチン
グされる、コンピュータ生成パターンの拡大イメージを
含んでいる。この照射イメージは、縮小されて基板上の
感光膜にパターニングされる。パターン転写の際に生じ
る干渉および処理の影響の結果、基板上に形成されるイ
メージは、コンピュータ・イメージによって表示される
理想的な大きさおよび形状から逸脱する。これらの逸脱
は、パターン特性と様々な処理条件とに依存する。これ
らの逸脱は、半導体デバイスの性能に著しい影響を与え
るので、結果としての理想的なイメージを保証する、Ｃ
ＡＤの補正方法に焦点をおいて多くの研究が行われてき
た。
の面上への、コンピュータ支援設計（ＣＡＤ）生成パタ
ーンの正確な複製に大きく依存する。この複製プロセス
は、典型的には、様々なサブトラクティブ（エッチン
グ）およびアディティブ（付着）プロセスに従った光学
的リソグラフィを用いて行われる。光学的リソグラフィ
・パターニングは、フォトマスクとして知られる金属被
覆水晶板の照射を含む。この照射は、金属層にエッチン
グされる、コンピュータ生成パターンの拡大イメージを
含んでいる。この照射イメージは、縮小されて基板上の
感光膜にパターニングされる。パターン転写の際に生じ
る干渉および処理の影響の結果、基板上に形成されるイ
メージは、コンピュータ・イメージによって表示される
理想的な大きさおよび形状から逸脱する。これらの逸脱
は、パターン特性と様々な処理条件とに依存する。これ
らの逸脱は、半導体デバイスの性能に著しい影響を与え
るので、結果としての理想的なイメージを保証する、Ｃ
ＡＤの補正方法に焦点をおいて多くの研究が行われてき
た。
【０００３】進んだＶＬＳＩ回路の性能の増大（すなわ
ち、回路の寸法縮小に対する速度の増大）は、ますます
小さくなる寸法（例えば、０．５μｍ以下）における一
連のリソグラフィおよびＲＩＥのプロセスにおいて表れ
るパターン忠実度の不足によって、ますます制限され
る。フォトリソグラフィ・プロセスでは、パターンは、
フォトマスクからウエハ上の感光膜（レジスト）に転写
される。ＲＩＥプロセスにおいては、レジストのこのパ
ターンは、ウエハ基板上の様々な膜に転写される。
ち、回路の寸法縮小に対する速度の増大）は、ますます
小さくなる寸法（例えば、０．５μｍ以下）における一
連のリソグラフィおよびＲＩＥのプロセスにおいて表れ
るパターン忠実度の不足によって、ますます制限され
る。フォトリソグラフィ・プロセスでは、パターンは、
フォトマスクからウエハ上の感光膜（レジスト）に転写
される。ＲＩＥプロセスにおいては、レジストのこのパ
ターンは、ウエハ基板上の様々な膜に転写される。
【０００４】より高い有効解像度を有するプロセスの高
価な開発に対する改良例は、ウエハ処理の際に生じるパ
ターンひずみを補正する、マスク・パターンの選択的バ
イアシングである。光学的近接補正（ＯＰＣ）という言
葉は、光学的イメージ転写に無関係なパターンひずみを
含む傾向があるとしても、この選択的マスク・バイアシ
ングのプロセスを説明するのに一般に用いられる。イメ
ージ転写の忠実度を補償するためにパターンをバイアス
する考えは、一般に、Ｅビーム・リソグラフィに適用さ
れ、フォトマスクの描画およびウエハ直接描画操作にお
ける、後方散乱電子の影響をなくす。この方法の一例
は、米国特許第５，２７８，４２１号明細書に開示され
ている。
価な開発に対する改良例は、ウエハ処理の際に生じるパ
ターンひずみを補正する、マスク・パターンの選択的バ
イアシングである。光学的近接補正（ＯＰＣ）という言
葉は、光学的イメージ転写に無関係なパターンひずみを
含む傾向があるとしても、この選択的マスク・バイアシ
ングのプロセスを説明するのに一般に用いられる。イメ
ージ転写の忠実度を補償するためにパターンをバイアス
する考えは、一般に、Ｅビーム・リソグラフィに適用さ
れ、フォトマスクの描画およびウエハ直接描画操作にお
ける、後方散乱電子の影響をなくす。この方法の一例
は、米国特許第５，２７８，４２１号明細書に開示され
ている。
【０００５】ＯＰＣは、自動パターン・バイアシングの
概念の使用を、ＶＬＳＩ技術で用いられる２つの主要な
パターン転写のプロセスにまで広げる。ＯＰＣの現在の
実施は、次のように分類できる。すなわち、１）“ルー
ル・ベース（ｒｕｌｅｓ−ｂａｓｅｄ）”と、２）“コ
ンボルーション・ベース（ｃｏｎｖｏｌｕｔｉｏｎ−ｂ
ａｓｅｄ）”とである。“ルール・ベース”では、バイ
アス量を寸法，近接，密度のようなパターン属性に関連
づける、一組のルールに基づいたコンピュータ支援設計
（ＣＡＤ）データ・セット内で、パターンがソートされ
バイアスされる。“コンボルーション・ベース”では、
ＣＡＤパターンが、特定のパターン環境に基づいてバイ
アスされる。ルールおよびコンボルーションの機能は、
共に、プロセス・シミュレーションまたは経験的データ
のいずれかからも生成し得る。“ルール・ベース”のＯ
ＰＣ実施の例は、Ｒｉｃｈａｒｄ Ｃ．Ｈｅｎｄｅｒｓ
ｏｎ ａｎｄ Ｏｂｅｒｄａｎ Ｗ．Ｏｔｔｏによる論
文、“ＣＤ Ｄａｔａ Ｒｅｑｕｉｒｅｍｅｎｔｓ ｆ
ｏｒ Ｐｒｏｘｉｍｉｔｙ Ｅｆｆｅｃｔ Ｃｏｒｒｅ
ｃｔｉｏｎｓ”１４ｔｈ Ａｎｎｕａｌ ＢＡＣＵＳ
Ｓｙｍｐｏｓｉｕｍｏｎ Ｐｈｏｔｏｍａｓｋ Ｔｅｃ
ｈｎｏｌｏｇｙ ａｎｄ Ｍａｎａｇｅｍｅｎｔ Ｗｉ
ｌｌｉａｍ Ｌ．Ｂｒｏｄｓｋｙ ａｎｄ Ｇｉｌｂｅ
ｒｔ Ｖ．Ｓｈｅｌｄｅｎ，Ｅｄｉｔｏｒｓ，Ｐｒｏ
ｃ．ＳＰＩＥ ２３２２（１９９４），ｐｐ．２１８−
２２８と、Ｏｂｅｒｄａｎ Ｗ．Ｏｔｔｏ，Ｊｏｓｅｐ
ｈ Ｇ．Ｇａｒｏｆａｌｏ，Ｋ．Ｋ．Ｌｏｗ，Ｃｈｉ−
Ｍｉｎ Ｙｕａｎ，Ｒｉｃｈａｒｄ Ｃ．Ｈｅｎｄｅｒ
ｓｏｎ，Ｃｈｒｉｓｔｏｐｈｅｒ Ｐｉｅｒｒａｔ，Ｒ
ｏｂｅｒｔ Ｌ．Ｋｏｓｔｅｌａｋ，Ｓｈｅｉｌａ Ｖ
ａｉｄｙａ，ａｎｄ Ｐ．Ｋ．Ｖａｓｕｄｅｖによる論
文、”Ａｕｔｏｍａｔｅｄ ｏｐｔｉｃａｌ ｐｒｏｘ
ｉｍｉｔｙ ｃｏｒｒｅｃｔｉｏｎ −−ａ ｒｕｌ
ｅｓ−ｂａｓｅｄａｐｐｒｏａｃｈ”Ｏｐｔｉｃａｌ／
Ｌａｓｅｒ Ｍｉｃｒｏｌｉｔｈｏｇｒａｐｈｙ ＶＩ
Ｉ，Ｔｉｍｏｔｈｙ Ａ．Ｂｒｕｎｎｅｒ，Ｅｄｉｔｏ
ｒ，Ｐｒｏｃ．ＳＰＩＥ ２１９７（１９９４），ｐ
ｐ．２７８−２９３とに開示されている。“コンボルー
ション・ベース”のＯＰＣ実施の他の例は、Ｊｏｈｎ
Ｐ．Ｓｔｉｒｎｉｍａｎ ａｎｄ Ｍｉｃｈａｅｌ
Ｌ．Ｒｉｅｇｅｒによる論文、”Ｆａｓｔ ｐｒｏｘｉ
ｍｉｔｙ ｃｏｒｒｅｃｔｉｏｎ ｗｉｔｈ ｚｏｎｅ
ｓａｍｐｌｉｎｇ”Ｏｐｔｉｃａｌ／Ｌａｓｅｒ Ｍｉ
ｃｒｏｌｉｔｈｏｇｒａｐｈｙ ＶＩＩ，Ｔｉｍｏｔｈ
ｙ Ａ．Ｂｒｕｎｎｅｒ，Ｅｄｉｔｏｒ，Ｐｒｏｃ．Ｓ
ＰＩＥ ２１９７（１９９４），ｐｐ．２９４−３０１
と、ＪｏｈｎＳｔｉｒｎｉｍａｎ ａｎｄ Ｍｉｃｈａ
ｅｌ Ｒｉｅｇｅｒによる論文、”Ｏｐｔｉｍｉｚｉｎ
ｇ ｐｒｏｘｉｍｉｔｙ ｃｏｒｒｅｃｔｉｏｎ ｆｏ
ｒ ｗａｆｅｒ ｆａｂｒｉｃａｔｉｏｎ ｐｒｏｃｅ
ｓｓｅｓ”１４ｔｈ Ａｎｎｕａｌ ＢＡＣＵＳ Ｓｙ
ｍｐｏｓｉｕｍ ｏｎ Ｐｈｏｔｏｍａｓｋ Ｔｅｃｈ
ｎｏｌｏｇｙ ａｎｄ Ｍａｎａｇｅｍｅｎｔ， Ｗｉ
ｌｌｉａｍ Ｌ．Ｂｒｏｄｓｋｙ ａｎｄ Ｇｉｌｂｅ
ｒｔ Ｖ．Ｇｈｅｌｄｅｎ，Ｅｄｉｔｏｒｓ，Ｐｒｏ
ｃ．ＳＰＩＥ ２３２２（１９９４），ｐｐ．２３９−
２４６とに開示されている。本発明に最も関連するこれ
らの実施の共通の特徴は、ＣＡＤデータが、幾何学的形
状の集合として処理されることである。
概念の使用を、ＶＬＳＩ技術で用いられる２つの主要な
パターン転写のプロセスにまで広げる。ＯＰＣの現在の
実施は、次のように分類できる。すなわち、１）“ルー
ル・ベース（ｒｕｌｅｓ−ｂａｓｅｄ）”と、２）“コ
ンボルーション・ベース（ｃｏｎｖｏｌｕｔｉｏｎ−ｂ
ａｓｅｄ）”とである。“ルール・ベース”では、バイ
アス量を寸法，近接，密度のようなパターン属性に関連
づける、一組のルールに基づいたコンピュータ支援設計
（ＣＡＤ）データ・セット内で、パターンがソートされ
バイアスされる。“コンボルーション・ベース”では、
ＣＡＤパターンが、特定のパターン環境に基づいてバイ
アスされる。ルールおよびコンボルーションの機能は、
共に、プロセス・シミュレーションまたは経験的データ
のいずれかからも生成し得る。“ルール・ベース”のＯ
ＰＣ実施の例は、Ｒｉｃｈａｒｄ Ｃ．Ｈｅｎｄｅｒｓ
ｏｎ ａｎｄ Ｏｂｅｒｄａｎ Ｗ．Ｏｔｔｏによる論
文、“ＣＤ Ｄａｔａ Ｒｅｑｕｉｒｅｍｅｎｔｓ ｆ
ｏｒ Ｐｒｏｘｉｍｉｔｙ Ｅｆｆｅｃｔ Ｃｏｒｒｅ
ｃｔｉｏｎｓ”１４ｔｈ Ａｎｎｕａｌ ＢＡＣＵＳ
Ｓｙｍｐｏｓｉｕｍｏｎ Ｐｈｏｔｏｍａｓｋ Ｔｅｃ
ｈｎｏｌｏｇｙ ａｎｄ Ｍａｎａｇｅｍｅｎｔ Ｗｉ
ｌｌｉａｍ Ｌ．Ｂｒｏｄｓｋｙ ａｎｄ Ｇｉｌｂｅ
ｒｔ Ｖ．Ｓｈｅｌｄｅｎ，Ｅｄｉｔｏｒｓ，Ｐｒｏ
ｃ．ＳＰＩＥ ２３２２（１９９４），ｐｐ．２１８−
２２８と、Ｏｂｅｒｄａｎ Ｗ．Ｏｔｔｏ，Ｊｏｓｅｐ
ｈ Ｇ．Ｇａｒｏｆａｌｏ，Ｋ．Ｋ．Ｌｏｗ，Ｃｈｉ−
Ｍｉｎ Ｙｕａｎ，Ｒｉｃｈａｒｄ Ｃ．Ｈｅｎｄｅｒ
ｓｏｎ，Ｃｈｒｉｓｔｏｐｈｅｒ Ｐｉｅｒｒａｔ，Ｒ
ｏｂｅｒｔ Ｌ．Ｋｏｓｔｅｌａｋ，Ｓｈｅｉｌａ Ｖ
ａｉｄｙａ，ａｎｄ Ｐ．Ｋ．Ｖａｓｕｄｅｖによる論
文、”Ａｕｔｏｍａｔｅｄ ｏｐｔｉｃａｌ ｐｒｏｘ
ｉｍｉｔｙ ｃｏｒｒｅｃｔｉｏｎ −−ａ ｒｕｌ
ｅｓ−ｂａｓｅｄａｐｐｒｏａｃｈ”Ｏｐｔｉｃａｌ／
Ｌａｓｅｒ Ｍｉｃｒｏｌｉｔｈｏｇｒａｐｈｙ ＶＩ
Ｉ，Ｔｉｍｏｔｈｙ Ａ．Ｂｒｕｎｎｅｒ，Ｅｄｉｔｏ
ｒ，Ｐｒｏｃ．ＳＰＩＥ ２１９７（１９９４），ｐ
ｐ．２７８−２９３とに開示されている。“コンボルー
ション・ベース”のＯＰＣ実施の他の例は、Ｊｏｈｎ
Ｐ．Ｓｔｉｒｎｉｍａｎ ａｎｄ Ｍｉｃｈａｅｌ
Ｌ．Ｒｉｅｇｅｒによる論文、”Ｆａｓｔ ｐｒｏｘｉ
ｍｉｔｙ ｃｏｒｒｅｃｔｉｏｎ ｗｉｔｈ ｚｏｎｅ
ｓａｍｐｌｉｎｇ”Ｏｐｔｉｃａｌ／Ｌａｓｅｒ Ｍｉ
ｃｒｏｌｉｔｈｏｇｒａｐｈｙ ＶＩＩ，Ｔｉｍｏｔｈ
ｙ Ａ．Ｂｒｕｎｎｅｒ，Ｅｄｉｔｏｒ，Ｐｒｏｃ．Ｓ
ＰＩＥ ２１９７（１９９４），ｐｐ．２９４−３０１
と、ＪｏｈｎＳｔｉｒｎｉｍａｎ ａｎｄ Ｍｉｃｈａ
ｅｌ Ｒｉｅｇｅｒによる論文、”Ｏｐｔｉｍｉｚｉｎ
ｇ ｐｒｏｘｉｍｉｔｙ ｃｏｒｒｅｃｔｉｏｎ ｆｏ
ｒ ｗａｆｅｒ ｆａｂｒｉｃａｔｉｏｎ ｐｒｏｃｅ
ｓｓｅｓ”１４ｔｈ Ａｎｎｕａｌ ＢＡＣＵＳ Ｓｙ
ｍｐｏｓｉｕｍ ｏｎ Ｐｈｏｔｏｍａｓｋ Ｔｅｃｈ
ｎｏｌｏｇｙ ａｎｄ Ｍａｎａｇｅｍｅｎｔ， Ｗｉ
ｌｌｉａｍ Ｌ．Ｂｒｏｄｓｋｙ ａｎｄ Ｇｉｌｂｅ
ｒｔ Ｖ．Ｇｈｅｌｄｅｎ，Ｅｄｉｔｏｒｓ，Ｐｒｏ
ｃ．ＳＰＩＥ ２３２２（１９９４），ｐｐ．２３９−
２４６とに開示されている。本発明に最も関連するこれ
らの実施の共通の特徴は、ＣＡＤデータが、幾何学的形
状の集合として処理されることである。
【０００６】現在の実施には、３つの主要な欠点があ
る。第１の欠点は、リソグラフィまたはＲＩＥのプロセ
スのいずれかのパターン複製の精度を、デバイス機能を
改良することよりも、ＯＰＣの実行基準として用いるこ
とは、多くの不必要なバイアシングの試みを実行させる
ことである。これは、ＣＡＤデータ・セットと設計ルー
ル点検デッキとを複雑にすることによって、また、ＶＬ
ＳＩチップに価値を付加することなく、ＣＡＤ，マスク
・ライタ，および検査ツールのデータ量を増大させるこ
とによって、ＯＰＣプロセスのコストを増大する。この
ことは、ライン幅の補正に焦点を合わせる一次元補正
と、コーナー・ラウンジングのような現象を処理する二
次元補正とにとって事実である。第２の欠点は、ＣＡＤ
レイアウトにおける新しい頂点（凹凸およびコーナー）
の付加に関し、これは、データ量を著しく増大し、マス
ク検査を複雑にする。有効なＯＰＣ手順の目的は、バイ
アシング・プロセスで付加される頂点の最小化でしなけ
ればならない。現在の実施の第３の欠点は、縮小および
拡大のような、対称的なＣＡＤデータの寸法の処理が、
２つの設計グリッドに対するＯＰＣプロセスの粒度（お
よび最終的な精度）を制限するということである。設計
グリッドは、ＣＡＤ設計における全ての点を移動するこ
とができる最小距離を定める。個々のエッジよりも全体
形状を処理する対称的な寸法決めの操作は、２つの設計
グリッドの寸法の増大に制限される。このことは、著し
い補正誤差を招き、または、コストのかかる設計グリッ
ドの縮小の必要性を生じさせる。
る。第１の欠点は、リソグラフィまたはＲＩＥのプロセ
スのいずれかのパターン複製の精度を、デバイス機能を
改良することよりも、ＯＰＣの実行基準として用いるこ
とは、多くの不必要なバイアシングの試みを実行させる
ことである。これは、ＣＡＤデータ・セットと設計ルー
ル点検デッキとを複雑にすることによって、また、ＶＬ
ＳＩチップに価値を付加することなく、ＣＡＤ，マスク
・ライタ，および検査ツールのデータ量を増大させるこ
とによって、ＯＰＣプロセスのコストを増大する。この
ことは、ライン幅の補正に焦点を合わせる一次元補正
と、コーナー・ラウンジングのような現象を処理する二
次元補正とにとって事実である。第２の欠点は、ＣＡＤ
レイアウトにおける新しい頂点（凹凸およびコーナー）
の付加に関し、これは、データ量を著しく増大し、マス
ク検査を複雑にする。有効なＯＰＣ手順の目的は、バイ
アシング・プロセスで付加される頂点の最小化でしなけ
ればならない。現在の実施の第３の欠点は、縮小および
拡大のような、対称的なＣＡＤデータの寸法の処理が、
２つの設計グリッドに対するＯＰＣプロセスの粒度（お
よび最終的な精度）を制限するということである。設計
グリッドは、ＣＡＤ設計における全ての点を移動するこ
とができる最小距離を定める。個々のエッジよりも全体
形状を処理する対称的な寸法決めの操作は、２つの設計
グリッドの寸法の増大に制限される。このことは、著し
い補正誤差を招き、または、コストのかかる設計グリッ
ドの縮小の必要性を生じさせる。
【０００７】
【発明が解決しようとする課題】従って、本発明の主な
目的は、光学的近接補正（ＯＰＣ）によって、処理によ
り生じる微小寸法の線幅の変動を減少させることによ
り、ＶＬＳＩデバイス・チップの性能を改善することに
ある。
目的は、光学的近接補正（ＯＰＣ）によって、処理によ
り生じる微小寸法の線幅の変動を減少させることによ
り、ＶＬＳＩデバイス・チップの性能を改善することに
ある。
【０００８】本発明の他の目的は、補正の試みを、機能
的に関連した構造、または構造の機能的に関連したエッ
ジに制限することにより、ＯＰＣ手順の有効性を改善す
ることにある。
的に関連した構造、または構造の機能的に関連したエッ
ジに制限することにより、ＯＰＣ手順の有効性を改善す
ることにある。
【０００９】本発明のさらに他の目的は、ＣＡＤデータ
において、新しい頂点（コーナおよび凹凸）の導入を排
除することにより、フォトマスクの製造可能性および検
査へのＯＰＣの影響を最小にすることにある。
において、新しい頂点（コーナおよび凹凸）の導入を排
除することにより、フォトマスクの製造可能性および検
査へのＯＰＣの影響を最小にすることにある。
【００１０】本発明のまた他の目的は、個々の形状エッ
ジを個別に操作することにより、ＯＰＣの粒度を小さく
し、設計グリッドにおける精度を改善することにある。
ジを個別に操作することにより、ＯＰＣの粒度を小さく
し、設計グリッドにおける精度を改善することにある。
【００１１】
【課題を解決するための手段】本発明は、一般に、光学
的近接補正の効率と精度とを改善する方法を開示する。
特に、本発明は、ＶＬＳＩ回路の作動性能に影響を与え
る要素についてのみ光学的近接補正を行う。特に、本発
明は、光学的近接補正を、ＶＬＳＩ回路の動作性能に影
響を与える要素のみについて行う。特に、光学的近接補
正は、ＶＬＳＩ回路の動作性能に影響を与えるエッジ部
分について行われる。
的近接補正の効率と精度とを改善する方法を開示する。
特に、本発明は、ＶＬＳＩ回路の作動性能に影響を与え
る要素についてのみ光学的近接補正を行う。特に、本発
明は、光学的近接補正を、ＶＬＳＩ回路の動作性能に影
響を与える要素のみについて行う。特に、光学的近接補
正は、ＶＬＳＩ回路の動作性能に影響を与えるエッジ部
分について行われる。
【００１２】本発明の光学的近接補正方法は、補正の試
みを電気的関連構造に対する制限するだけでなく、個々
の形状のエッジを処理することにより、補正の精度を改
善し、設計への凹凸の導入を避けることにより、マスク
製造の影響を最小にする。
みを電気的関連構造に対する制限するだけでなく、個々
の形状のエッジを処理することにより、補正の精度を改
善し、設計への凹凸の導入を避けることにより、マスク
製造の影響を最小にする。
【００１３】本発明の方法は、次のステップを含む。す
なわち、チップ設計を入力するステップ、機能的に関連
する形状を識別するステップ、機能的に関連する形状の
電気的に関連するエッジ部分をさらに識別するステッ
プ、予め決められた近接特性により、関連するエッジ部
分をソートするステップ、関連する形状エッジに沿って
補正形状を作成するステップ、個々の関連するエッジが
ソートされるバケット（またはビン）に基づいて、補正
形状を寸法決めするステップ、寸法決めされた補正形状
をそれぞれ付加または削除することにより、元の設計を
バイアスさせるステップ、コーナの凹凸を排除するよう
に、結果の設計データを処理するステップである。
なわち、チップ設計を入力するステップ、機能的に関連
する形状を識別するステップ、機能的に関連する形状の
電気的に関連するエッジ部分をさらに識別するステッ
プ、予め決められた近接特性により、関連するエッジ部
分をソートするステップ、関連する形状エッジに沿って
補正形状を作成するステップ、個々の関連するエッジが
ソートされるバケット（またはビン）に基づいて、補正
形状を寸法決めするステップ、寸法決めされた補正形状
をそれぞれ付加または削除することにより、元の設計を
バイアスさせるステップ、コーナの凹凸を排除するよう
に、結果の設計データを処理するステップである。
【００１４】
【発明の実施の形態】図面を参照すると、同じ参照番号
は、図面を通じて同じ要素を示し、図１には、ＶＬＳＩ
デバイスの様々な構造上および動作上の要素を例示する
回路配置１０が示されている。これら要素は、ＶＬＳＩ
処理の近接特性を確定するように解析され、光学的近接
補正を受けるようにソートされ処理される。回路配置１
０は、非機能的要素１２と、例えば、ポリシリコン・ゲ
ート要素１４，１６，１８，２０，２２、および拡散領
域２４として示される機能的な電気的要素とを有する。
は、図面を通じて同じ要素を示し、図１には、ＶＬＳＩ
デバイスの様々な構造上および動作上の要素を例示する
回路配置１０が示されている。これら要素は、ＶＬＳＩ
処理の近接特性を確定するように解析され、光学的近接
補正を受けるようにソートされ処理される。回路配置１
０は、非機能的要素１２と、例えば、ポリシリコン・ゲ
ート要素１４，１６，１８，２０，２２、および拡散領
域２４として示される機能的な電気的要素とを有する。
【００１５】非機能的要素１２は、近接補正を受けない
が、本発明に含まれる近接効果に寄与し、従って、本発
明の光学的近接補正の確定の際に考慮される。非機能的
要素１２は、技術上知られているように、近接効果の必
要性のないことが確認された、充填パターンである。ま
た、非機能的要素１２は、ＶＬＳＩデバイスの要素を相
互接続し、かつ、正確である必要がない形状を有し、さ
らに重要なことには、近接補正の必要性がない導電部材
である。逆に、ポリシリコン・ゲート１４，１６，１
８，２０，２２は、拡散領域２４との相互作用によって
定められ、ＶＬＳＩ回路デバイスの形成において重要で
あり、従って、近接補正を受けるように選択される。
が、本発明に含まれる近接効果に寄与し、従って、本発
明の光学的近接補正の確定の際に考慮される。非機能的
要素１２は、技術上知られているように、近接効果の必
要性のないことが確認された、充填パターンである。ま
た、非機能的要素１２は、ＶＬＳＩデバイスの要素を相
互接続し、かつ、正確である必要がない形状を有し、さ
らに重要なことには、近接補正の必要性がない導電部材
である。逆に、ポリシリコン・ゲート１４，１６，１
８，２０，２２は、拡散領域２４との相互作用によって
定められ、ＶＬＳＩ回路デバイスの形成において重要で
あり、従って、近接補正を受けるように選択される。
【００１６】本発明の光学的近接補正は、ほぼまっすぐ
なポリシリコン・ゲート１４，１６，１８，２０に対す
る拡散領域２４と、さらに、Ｕ字形のポリシリコン・ゲ
ート２２に対する拡散領域２４との両方に共通する領域
と主に関連している。要素１４，１６，１８，２０，２
２，２４の間の共通領域は、それらの間にトランジスタ
のような電気的機能を形成し、これらは、ＶＬＳＩデバ
イスにとって重要なものである。本発明の光学的近接補
正の確定は、図２を参照してさらに説明できる。
なポリシリコン・ゲート１４，１６，１８，２０に対す
る拡散領域２４と、さらに、Ｕ字形のポリシリコン・ゲ
ート２２に対する拡散領域２４との両方に共通する領域
と主に関連している。要素１４，１６，１８，２０，２
２，２４の間の共通領域は、それらの間にトランジスタ
のような電気的機能を形成し、これらは、ＶＬＳＩデバ
イスにとって重要なものである。本発明の光学的近接補
正の確定は、図２を参照してさらに説明できる。
【００１７】図２では、エッジ・プロジェクション１４
Ａ，１６Ａ，１８Ａ，２０Ａが、技術上知られているコ
ンピュータ支援設計（ＣＡＤ）ソフトウェア技術によっ
て、それぞれゲート１４，１６，１８，２０に付加され
ている。Ｕ字形ポリシリコン・ゲート２２は、エッジ・
プロジェクション２２Ａ１および２２Ａ２を有し、各々
は、複数の要素を有する。エッジ・プロジェクション２
２Ａ１およびエッジ・プロジェクション２２Ａ２は、共
に、重なるように一緒に配列され、従って、図２に示す
コーナー２６および２８を除いて、連続した構造を与え
る。エッジ・プロジェクション１４Ａ，１６Ａ，１８
Ａ，２０Ａ，２２Ａ１，２２Ａ２は、各々、好ましくは
長方形の形状を有し、また、各々は、その各要素のエッ
ジのちょうど内側に配置されている。要素１４，１６，
１８，２０，２２の全体形状を変更することを制限され
た従来技術とは異なり、エッジ・プロジェクション１４
Ａ，１６Ａ，１８Ａ，２０Ａ１，２２Ａ１，２２Ａ２
は、それぞれの要素のエッジにのみ個別に付加されるこ
とに注意すべきである。これにより、より正確な調整が
でき、本願明細書の「従来の技術」の項に説明されてい
る、残りの処理により生じる最小寸法の線幅の変動を、
約二分の一まで減少する。エッジ・プロジェクション１
４Ａ，１６Ａ，１８Ａ，２０Ａ，２２Ａ１，２２Ａ２
は、それらの間にトランジスタ要素を形成する拡散領域
２４との共通領域を考慮するように調整される。この調
整は、図３を参照してさらに説明することができる。
Ａ，１６Ａ，１８Ａ，２０Ａが、技術上知られているコ
ンピュータ支援設計（ＣＡＤ）ソフトウェア技術によっ
て、それぞれゲート１４，１６，１８，２０に付加され
ている。Ｕ字形ポリシリコン・ゲート２２は、エッジ・
プロジェクション２２Ａ１および２２Ａ２を有し、各々
は、複数の要素を有する。エッジ・プロジェクション２
２Ａ１およびエッジ・プロジェクション２２Ａ２は、共
に、重なるように一緒に配列され、従って、図２に示す
コーナー２６および２８を除いて、連続した構造を与え
る。エッジ・プロジェクション１４Ａ，１６Ａ，１８
Ａ，２０Ａ，２２Ａ１，２２Ａ２は、各々、好ましくは
長方形の形状を有し、また、各々は、その各要素のエッ
ジのちょうど内側に配置されている。要素１４，１６，
１８，２０，２２の全体形状を変更することを制限され
た従来技術とは異なり、エッジ・プロジェクション１４
Ａ，１６Ａ，１８Ａ，２０Ａ１，２２Ａ１，２２Ａ２
は、それぞれの要素のエッジにのみ個別に付加されるこ
とに注意すべきである。これにより、より正確な調整が
でき、本願明細書の「従来の技術」の項に説明されてい
る、残りの処理により生じる最小寸法の線幅の変動を、
約二分の一まで減少する。エッジ・プロジェクション１
４Ａ，１６Ａ，１８Ａ，２０Ａ，２２Ａ１，２２Ａ２
は、それらの間にトランジスタ要素を形成する拡散領域
２４との共通領域を考慮するように調整される。この調
整は、図３を参照してさらに説明することができる。
【００１８】図３に示すように、ＶＬＳＩデバイスの性
能に影響を与える、ゲート要素１４，１６，１８，２
０，２２と、拡散領域２４とは、１４Ｂ，１６Ｂ，１８
Ｂ，２０Ｂ，２２Ｂ１，２２Ｂ２として示すエッジ・プ
ロジェクションを有する。エッジ・プロジェクション１
４Ｂ，１６Ｂ，１８Ｂ，２０Ｂ，２２Ｂ１，２２Ｂ２
は、エッジ・プロジェクション１４Ａ，１６Ａ，１８
Ａ，２０Ａ，２２Ａと拡散領域２４との間の交差領域を
決定するプロセスを用いてＣＡＤのソフトウェア技術に
よって形成される。エッジ・プロジェクション１４Ｂ，
１６Ｂ，１８Ｂ，２０Ｂ，２２Ｂ１，２２Ｂ２は、それ
らの近接特性を確定するソーティング処理を施される。
ソーティング処理は、図４を参照してさらに説明するこ
とができる。
能に影響を与える、ゲート要素１４，１６，１８，２
０，２２と、拡散領域２４とは、１４Ｂ，１６Ｂ，１８
Ｂ，２０Ｂ，２２Ｂ１，２２Ｂ２として示すエッジ・プ
ロジェクションを有する。エッジ・プロジェクション１
４Ｂ，１６Ｂ，１８Ｂ，２０Ｂ，２２Ｂ１，２２Ｂ２
は、エッジ・プロジェクション１４Ａ，１６Ａ，１８
Ａ，２０Ａ，２２Ａと拡散領域２４との間の交差領域を
決定するプロセスを用いてＣＡＤのソフトウェア技術に
よって形成される。エッジ・プロジェクション１４Ｂ，
１６Ｂ，１８Ｂ，２０Ｂ，２２Ｂ１，２２Ｂ２は、それ
らの近接特性を確定するソーティング処理を施される。
ソーティング処理は、図４を参照してさらに説明するこ
とができる。
【００１９】図４で分かるように、エッジ・プロジェク
ション１４Ｂ，１６Ｂ，１８Ｂ，２０Ｂ，２２Ｂ１，２
２Ｂ２は、互いに、または非機能的形状１２のエッジか
ら離間されているように示され、その間の間隔は、距離
３０，３２，３４，３６，３８により示されている。エ
ッジ・プロジェクションのその最も近接するところまで
の間隔に基づく、図４に示すソーティング（ｓｏｒｔｉ
ｎｇ）／ビニング（ｂｉｎｎｉｎｇ）／バケッティング
（ｂｕｋｅｔｉｎｇ）は、本発明により企図された唯一
の技術である。また、技術上知られているローカル・パ
ターン密度のような他の技術を、ソーティング／ビニン
グ／バケッティングの技術の組み合わせと同様に用いる
ことができる。
ション１４Ｂ，１６Ｂ，１８Ｂ，２０Ｂ，２２Ｂ１，２
２Ｂ２は、互いに、または非機能的形状１２のエッジか
ら離間されているように示され、その間の間隔は、距離
３０，３２，３４，３６，３８により示されている。エ
ッジ・プロジェクションのその最も近接するところまで
の間隔に基づく、図４に示すソーティング（ｓｏｒｔｉ
ｎｇ）／ビニング（ｂｉｎｎｉｎｇ）／バケッティング
（ｂｕｋｅｔｉｎｇ）は、本発明により企図された唯一
の技術である。また、技術上知られているローカル・パ
ターン密度のような他の技術を、ソーティング／ビニン
グ／バケッティングの技術の組み合わせと同様に用いる
ことができる。
【００２０】距離３８は、図４で二回以上示され（さら
に、図５および図６に説明されている）、いくつかの表
示は、他の要素に向かって外側に延びているが、延長の
先の受端は示していない。距離３８の全ての表示は、互
いにほぼ等しい長さを表す。さらに、距離３８と、他の
距離３０，３２，３４，３６とは、一定の長さにする必
要はないが、一定の範囲にすることはできる。
に、図５および図６に説明されている）、いくつかの表
示は、他の要素に向かって外側に延びているが、延長の
先の受端は示していない。距離３８の全ての表示は、互
いにほぼ等しい長さを表す。さらに、距離３８と、他の
距離３０，３２，３４，３６とは、一定の長さにする必
要はないが、一定の範囲にすることはできる。
【００２１】図４に示す実施例では、重要な形状のエッ
ジの近接環境を特徴づけるように選択された長さは、最
も近接する対向エッジまでの距離である。この長さを、
エッジ・プロジェクション１４Ｂ〜２２Ｂ１，２２Ｂ２
に対して正確に確定すると、個々のエッジ・プロジェク
ションは、表１に示すような予め決められた近接補正ル
ールに従って、いわゆる“バケット（ｂｕｃｋｅｔ）”
にソートされる。
ジの近接環境を特徴づけるように選択された長さは、最
も近接する対向エッジまでの距離である。この長さを、
エッジ・プロジェクション１４Ｂ〜２２Ｂ１，２２Ｂ２
に対して正確に確定すると、個々のエッジ・プロジェク
ションは、表１に示すような予め決められた近接補正ル
ールに従って、いわゆる“バケット（ｂｕｃｋｅｔ）”
にソートされる。
【００２２】
【表１】
【００２３】重要エッジ領域が、個々の近接バケットに
ソートされると、最終的な光学的近接補正を与えること
ができる。しかしながら、エッジ・プロジェクション１
４Ｂ〜２２Ｂ１，２２Ｂ２が、表１に従って寸法決めさ
れ、元の設計形状１４〜２２に付加または削除されるな
らば、多数の凹凸が、その設計に導入されるであろう。
このような凹凸は不所望であることは、技術上周知であ
る。従って、本発明の主目的は、図５に示すような第２
の組のエッジ・プロジェクションを形成することによっ
て、これらの凹凸を除去することにある。
ソートされると、最終的な光学的近接補正を与えること
ができる。しかしながら、エッジ・プロジェクション１
４Ｂ〜２２Ｂ１，２２Ｂ２が、表１に従って寸法決めさ
れ、元の設計形状１４〜２２に付加または削除されるな
らば、多数の凹凸が、その設計に導入されるであろう。
このような凹凸は不所望であることは、技術上周知であ
る。従って、本発明の主目的は、図５に示すような第２
の組のエッジ・プロジェクションを形成することによっ
て、これらの凹凸を除去することにある。
【００２４】図５に示すように、第２の組のエッジ・プ
ロジェクション１４Ｃ〜２２Ｃ１，２２Ｃ２は、元の形
状１４〜２２の全体の重要エッジ長さに沿って形成され
る。これら全長のエッジ・プロジェクションは、不所望
な凹凸の導入を除くように、元のエッジの全長に沿って
作製される。第２の組のエッジ・プロジェクションは、
重要エッジ部分の近接バケットにソートされる。近接バ
ケットは、エッジの重要部分（図４の１４Ｂ〜２２Ｂ
１，２２Ｂ２）の近接環境に関する情報を、エッジの全
長（図５の１４Ｃ−２２Ｃ１およびＣ２）に移すように
カバーする。表１に従って寸法決めされ、図６，図７，
図８に示されるように、元の設計に付加または削除され
るものは、これらのソートされた全長エッジ・プロジェ
クション（１４Ｃ〜２２Ｃ１，２２Ｃ２）である。
ロジェクション１４Ｃ〜２２Ｃ１，２２Ｃ２は、元の形
状１４〜２２の全体の重要エッジ長さに沿って形成され
る。これら全長のエッジ・プロジェクションは、不所望
な凹凸の導入を除くように、元のエッジの全長に沿って
作製される。第２の組のエッジ・プロジェクションは、
重要エッジ部分の近接バケットにソートされる。近接バ
ケットは、エッジの重要部分（図４の１４Ｂ〜２２Ｂ
１，２２Ｂ２）の近接環境に関する情報を、エッジの全
長（図５の１４Ｃ−２２Ｃ１およびＣ２）に移すように
カバーする。表１に従って寸法決めされ、図６，図７，
図８に示されるように、元の設計に付加または削除され
るものは、これらのソートされた全長エッジ・プロジェ
クション（１４Ｃ〜２２Ｃ１，２２Ｃ２）である。
【００２５】図６は、表１に従って、ソートされたエッ
ジ・プロジェクション１４Ｃ〜２２Ｃ１，２２Ｃ２を、
エッジ形状１４Ｄ〜２２Ｄ１，２２Ｄ２，２２Ｄ３を与
えるように再寸法決めすることを示す。エッジ・プロジ
ェクションの再寸法決めは、エッジ・プロジェクション
の形状を単に拡大する（増大する）ことによって行われ
る。所望の補正の仕方、すなわち、正（付加−拡大）：
負（削除−縮小）は、この時点では、それほど重要では
ない。その理由は、この再寸法決めは、元の設計に、拡
大形状１４Ｄ〜２２Ｄ１，２２Ｄ２を付加して拡大する
か、元の設計から削除して縮小するかによって行われる
からである。凹凸の導入をさらに排除するためには、図
７に示すような新しいエッジ・トポロジで不連続部を充
填する形状を作製することが必要である。
ジ・プロジェクション１４Ｃ〜２２Ｃ１，２２Ｃ２を、
エッジ形状１４Ｄ〜２２Ｄ１，２２Ｄ２，２２Ｄ３を与
えるように再寸法決めすることを示す。エッジ・プロジ
ェクションの再寸法決めは、エッジ・プロジェクション
の形状を単に拡大する（増大する）ことによって行われ
る。所望の補正の仕方、すなわち、正（付加−拡大）：
負（削除−縮小）は、この時点では、それほど重要では
ない。その理由は、この再寸法決めは、元の設計に、拡
大形状１４Ｄ〜２２Ｄ１，２２Ｄ２を付加して拡大する
か、元の設計から削除して縮小するかによって行われる
からである。凹凸の導入をさらに排除するためには、図
７に示すような新しいエッジ・トポロジで不連続部を充
填する形状を作製することが必要である。
【００２６】図７は、拡大エッジ形状１４Ｄ〜２２Ｄ
１，２２Ｄ２，２２Ｄ３の伸張部を交差することによ
る、コーナー充填形状４８，５０の作製を示す。これら
の充填形状は、元の設計２０Ｄ，２２Ｄ１〜２２Ｄ３か
ら削除の対象とされる構造の集合体に付加され、図８に
示すように近接補正が行われた後、凹凸のないエッジを
作製する。
１，２２Ｄ２，２２Ｄ３の伸張部を交差することによ
る、コーナー充填形状４８，５０の作製を示す。これら
の充填形状は、元の設計２０Ｄ，２２Ｄ１〜２２Ｄ３か
ら削除の対象とされる構造の集合体に付加され、図８に
示すように近接補正が行われた後、凹凸のないエッジを
作製する。
【００２７】図８は、白の元の設計上に重ね合わされた
一様な黒で最終的な近接補正形状を示す。補正表１に示
すように、幾つかの新しいエッジが、元のエッジ（点
線）を超えて延び、他のエッジは、元の形状のエッジか
ら引き込まれている。これは、補正形状１４Ｄ〜２２Ｄ
１，２２Ｄ２，２２Ｄ３，４８，５０を、元の設計に選
択的に付加あるいは削除することによって行われる。
一様な黒で最終的な近接補正形状を示す。補正表１に示
すように、幾つかの新しいエッジが、元のエッジ（点
線）を超えて延び、他のエッジは、元の形状のエッジか
ら引き込まれている。これは、補正形状１４Ｄ〜２２Ｄ
１，２２Ｄ２，２２Ｄ３，４８，５０を、元の設計に選
択的に付加あるいは削除することによって行われる。
【００２８】ここで、本発明の方法は、ＶＬＳＩデバイ
スの動作性能に影響を与える、ゲート構造および拡散領
域のようなＶＬＳＩデバイスの構造が、近接補正を受
け、このような近接補正が、効果的に行われる方法を提
供することが分かる。
スの動作性能に影響を与える、ゲート構造および拡散領
域のようなＶＬＳＩデバイスの構造が、近接補正を受
け、このような近接補正が、効果的に行われる方法を提
供することが分かる。
【００２９】さらに、本発明は、光学的近接補正を受け
る要素の全体形状よりも、むしろエッジ・プロジェクシ
ョンを処理することが分かる。
る要素の全体形状よりも、むしろエッジ・プロジェクシ
ョンを処理することが分かる。
【００３０】さらに、本発明の方法は、処理設計におい
て、不利に発生し得る全てのノッチまたは突出部を削除
することが分かる。
て、不利に発生し得る全てのノッチまたは突出部を削除
することが分かる。
【００３１】本発明の方法を、図９および図１０に示
す。図９は、図１〜図４に示す要素の形状に関連してこ
れまでに与えられた説明を含み、図１０は、図５〜図８
に示す要素の形状に関連して与えられた説明を含む。一
般に、図９および図１０に示す方法は、設計形状を３つ
のカテゴリに分類する。第１は、近接補正を必要とする
ものであり、第２は、近接環境に寄与するものであり、
第３は、チップ機能を定めるものである。図９は、図１
０の全体のステップバイステップ手順に移行される、全
ステップバイステップ手順５２を示し、図９および図１
０は、表２にまとめられた複数の処理セグメントを示
す。
す。図９は、図１〜図４に示す要素の形状に関連してこ
れまでに与えられた説明を含み、図１０は、図５〜図８
に示す要素の形状に関連して与えられた説明を含む。一
般に、図９および図１０に示す方法は、設計形状を３つ
のカテゴリに分類する。第１は、近接補正を必要とする
ものであり、第２は、近接環境に寄与するものであり、
第３は、チップ機能を定めるものである。図９は、図１
０の全体のステップバイステップ手順に移行される、全
ステップバイステップ手順５２を示し、図９および図１
０は、表２にまとめられた複数の処理セグメントを示
す。
【００３２】
【表２】
【００３３】図９から分かるように、本発明の方法の第
１のステップは、予め選択されたＶＬＳＩデバイスまた
はチップの全ての設計レベル、特に、近接補正されるマ
スクレベルを形成する設計レベルと、電気的機能を定め
る付随の設計レベルとを含むＣＡＤデータ・セットをロ
ードすることである。ここで用いられる電気的機能の設
計レベルは、製造されるＶＬＳＩデバイスの機能に影響
を与える全てのレベルまたはパラメータを含んでいる。
例えば、図１〜８を参照して説明したように、幾何学的
および動作パラメータによって定められるゲート構造
は、ＶＬＳＩデバイスの性能に影響を与える。特に、図
１のポリシリコン・ゲート１４，１６，１８，２０，２
２と、個々のトランジスタを形成する図１の拡散領域２
４とは、ＶＬＳＩデバイスの動作性能に影響を与え、従
って、本発明の方法によって、光学的近接補正を受け
る。ステップ５４のＣＡＤデータ・セットのローディン
グが終了した後に、ロードされた情報は、出力パス７４
に与えられ、信号パス７６を経て処理セグメント５６に
送られ、また、信号パス７８を経て処理セグメント５８
に送られる。
１のステップは、予め選択されたＶＬＳＩデバイスまた
はチップの全ての設計レベル、特に、近接補正されるマ
スクレベルを形成する設計レベルと、電気的機能を定め
る付随の設計レベルとを含むＣＡＤデータ・セットをロ
ードすることである。ここで用いられる電気的機能の設
計レベルは、製造されるＶＬＳＩデバイスの機能に影響
を与える全てのレベルまたはパラメータを含んでいる。
例えば、図１〜８を参照して説明したように、幾何学的
および動作パラメータによって定められるゲート構造
は、ＶＬＳＩデバイスの性能に影響を与える。特に、図
１のポリシリコン・ゲート１４，１６，１８，２０，２
２と、個々のトランジスタを形成する図１の拡散領域２
４とは、ＶＬＳＩデバイスの動作性能に影響を与え、従
って、本発明の方法によって、光学的近接補正を受け
る。ステップ５４のＣＡＤデータ・セットのローディン
グが終了した後に、ロードされた情報は、出力パス７４
に与えられ、信号パス７６を経て処理セグメント５６に
送られ、また、信号パス７８を経て処理セグメント５８
に送られる。
【００３４】処理セグメント５６は、図１の構成要素１
２のような構成要素に関係する。これら構成要素は、光
学的近接補正を必要としない充填パターンのような電気
的非機能要素であるが、その配置は、光学的近接補正を
必要とする、ポリシリコン・ゲート１４，１６，１８，
２０，２２のような他の電気的機能要素への影響を決定
することを、依然として考慮しなければならない。
２のような構成要素に関係する。これら構成要素は、光
学的近接補正を必要としない充填パターンのような電気
的非機能要素であるが、その配置は、光学的近接補正を
必要とする、ポリシリコン・ゲート１４，１６，１８，
２０，２２のような他の電気的機能要素への影響を決定
することを、依然として考慮しなければならない。
【００３５】処理セグメント５８は、ポリシリコン・ゲ
ート１４，１６，１８，２０，２２のような電気的機能
要素を含む設計データ・セットのレベルを選択する。電
気的機能要素の全ては、拡散領域２４との相互作用を決
定することによって、光学的近接補正を受ける。処理セ
グメント５８によって集められた情報は、信号パス８０
に与えられ、処理セグメント６０に送られる。
ート１４，１６，１８，２０，２２のような電気的機能
要素を含む設計データ・セットのレベルを選択する。電
気的機能要素の全ては、拡散領域２４との相互作用を決
定することによって、光学的近接補正を受ける。処理セ
グメント５８によって集められた情報は、信号パス８０
に与えられ、処理セグメント６０に送られる。
【００３６】処理セグメント６０は、前に図２を参照し
て説明した、第１の組のエッジ・プロジェクション１４
Ａ，１６Ａ，１８Ａ，２０Ａ，２２Ａ１，２２Ａ２を形
成することによって、重要設計セクションを決定する。
第１の組のエッジ・プロジェクション１４Ａ，１６Ａ，
１８Ａ，２０Ａ，２２Ａ１，２２Ａ２が形成された後
に、これらの幾何学的形状を定める情報が、信号パス８
２上に与えられ、処理セグメント６２に送られる。
て説明した、第１の組のエッジ・プロジェクション１４
Ａ，１６Ａ，１８Ａ，２０Ａ，２２Ａ１，２２Ａ２を形
成することによって、重要設計セクションを決定する。
第１の組のエッジ・プロジェクション１４Ａ，１６Ａ，
１８Ａ，２０Ａ，２２Ａ１，２２Ａ２が形成された後
に、これらの幾何学的形状を定める情報が、信号パス８
２上に与えられ、処理セグメント６２に送られる。
【００３７】処理セグメント６２は、前に図３を参照し
て説明したように、エッジ・プロジェクション１４Ａ，
１６Ａ，１８Ａ，２０Ａ，２２Ａ１，２２Ａ２の幾何学
的構造をさらに変更する順次手順を含み、この手順で
は、エッジ・プロジェクション１４Ｂ，１６Ｂ，１８
Ｂ，２０Ｂ，２２Ｂ１，２２Ｂ２が、それらの電気的機
能に従って導き出される。例えば、ゲート構造を処理す
るとき、ゲートレベルは、拡散レベルと交差している。
特に、エッジ・プロジェクション１４Ｂ，１６Ｂ，１８
Ｂ，２０Ｂ，２２Ｂ１，２２Ｂ２は、エッジ・プロジェ
クション１４Ａ，１６Ａ，１８Ａ，２０Ａ，２２Ａ１，
２２Ａ２の拡散レベル２４との交差によって作製され
る。このような導出時に、これらの交差領域を決める情
報が、信号パス８４上に与えられ、処理セグメント６４
に送られる。
て説明したように、エッジ・プロジェクション１４Ａ，
１６Ａ，１８Ａ，２０Ａ，２２Ａ１，２２Ａ２の幾何学
的構造をさらに変更する順次手順を含み、この手順で
は、エッジ・プロジェクション１４Ｂ，１６Ｂ，１８
Ｂ，２０Ｂ，２２Ｂ１，２２Ｂ２が、それらの電気的機
能に従って導き出される。例えば、ゲート構造を処理す
るとき、ゲートレベルは、拡散レベルと交差している。
特に、エッジ・プロジェクション１４Ｂ，１６Ｂ，１８
Ｂ，２０Ｂ，２２Ｂ１，２２Ｂ２は、エッジ・プロジェ
クション１４Ａ，１６Ａ，１８Ａ，２０Ａ，２２Ａ１，
２２Ａ２の拡散レベル２４との交差によって作製され
る。このような導出時に、これらの交差領域を決める情
報が、信号パス８４上に与えられ、処理セグメント６４
に送られる。
【００３８】処理セグメント６４は、それらの近接特性
によって、また、前に、図４を参照して説明したよう
に、重要設計セクションをソートすることに関連する。
処理におけるこの時点では、最終的な近接補正された出
力が、導き出されるが、前に説明したように、光学的近
接補正が、図４に示すエッジ・プロジェクションで行わ
れると、多数の不所望な凹凸を生じる。これを、本発明
では、処理セグメント６４によって与えられた情報を、
信号パス８８を経て、図１０の処理セグメント６６に送
ることによって防止する。
によって、また、前に、図４を参照して説明したよう
に、重要設計セクションをソートすることに関連する。
処理におけるこの時点では、最終的な近接補正された出
力が、導き出されるが、前に説明したように、光学的近
接補正が、図４に示すエッジ・プロジェクションで行わ
れると、多数の不所望な凹凸を生じる。これを、本発明
では、処理セグメント６４によって与えられた情報を、
信号パス８８を経て、図１０の処理セグメント６６に送
ることによって防止する。
【００３９】処理部セグメント６６は、前に、図５に示
した形状の例を参照して説明したように、第２の組のエ
ッジ・プロジェクション１４Ｃ，１６Ｃ，１８Ｃ，２０
Ｃ，２２Ｃ１，２２Ｃ２を形成する。第２の組のエッジ
・プロジェクション１４Ｃ，１６Ｃ，１８Ｃ，２０Ｃ，
２２Ｃ１，２２Ｃ２を作製すると、その情報は、処理セ
グメント６８に導かれる信号パス９０上に得られる。
した形状の例を参照して説明したように、第２の組のエ
ッジ・プロジェクション１４Ｃ，１６Ｃ，１８Ｃ，２０
Ｃ，２２Ｃ１，２２Ｃ２を形成する。第２の組のエッジ
・プロジェクション１４Ｃ，１６Ｃ，１８Ｃ，２０Ｃ，
２２Ｃ１，２２Ｃ２を作製すると、その情報は、処理セ
グメント６８に導かれる信号パス９０上に得られる。
【００４０】処理セグメント６８は、表１に従い、図６
を参照して説明したように、ポリシリコン・ゲート１
４，１６，１８，２０の有するエッジ・プロジェクショ
ンの幅を調整する。また、前に述べたように、ソーティ
ングは、ローカル・パターン密度のような技術上知られ
ている他の技術によって処理セグメント６８で行うこと
もできる。処理セグメント６８の結果は、信号パス９２
に与えられ、処理セグメント７０に送られる。
を参照して説明したように、ポリシリコン・ゲート１
４，１６，１８，２０の有するエッジ・プロジェクショ
ンの幅を調整する。また、前に述べたように、ソーティ
ングは、ローカル・パターン密度のような技術上知られ
ている他の技術によって処理セグメント６８で行うこと
もできる。処理セグメント６８の結果は、信号パス９２
に与えられ、処理セグメント７０に送られる。
【００４１】処理セグメント７０は、前に図７を参照し
て説明した形状４８および５０のようなクリーン・アッ
プ形状を作製する。さらに、このクリーン・アップ処理
は、図７を参照して説明したように、ポリシリコン・ゲ
ート１４，１６，１８，２０，２２に、エッジ・プロジ
ェクションおよびエッジ部分を削除または付加する。こ
のようなクリーン・アップ形状が形成された後、処理セ
グメント７０の結果が、信号パス９４を経て処理セグメ
ント７２に送られる。
て説明した形状４８および５０のようなクリーン・アッ
プ形状を作製する。さらに、このクリーン・アップ処理
は、図７を参照して説明したように、ポリシリコン・ゲ
ート１４，１６，１８，２０，２２に、エッジ・プロジ
ェクションおよびエッジ部分を削除または付加する。こ
のようなクリーン・アップ形状が形成された後、処理セ
グメント７０の結果が、信号パス９４を経て処理セグメ
ント７２に送られる。
【００４２】処理セグメント７２は、前に図８の例を参
照して、特に、ポリシリコン・ゲート１４’，１６’，
１８’，２０’，２２’を参照して説明したように、最
終的に近接補正されたフォトマスク形状を作製する。近
接補正されたフォトマスク形状が、いったん形成される
と、本発明の方法は、ポリシリコン・ゲート１４’，１
６’，１８’，２０’，２２’を定める情報、それらの
形状寸法のような情報を、適当なアプリケーション・プ
ログラムを動かす、適当なコンピュータのような外部装
置（技術上知られた）に従って、所望のフォトマスクの
製造の準備に際し、設計データをさらに構造化する。
照して、特に、ポリシリコン・ゲート１４’，１６’，
１８’，２０’，２２’を参照して説明したように、最
終的に近接補正されたフォトマスク形状を作製する。近
接補正されたフォトマスク形状が、いったん形成される
と、本発明の方法は、ポリシリコン・ゲート１４’，１
６’，１８’，２０’，２２’を定める情報、それらの
形状寸法のような情報を、適当なアプリケーション・プ
ログラムを動かす、適当なコンピュータのような外部装
置（技術上知られた）に従って、所望のフォトマスクの
製造の準備に際し、設計データをさらに構造化する。
【００４３】本発明の方法は、超ＬＳＩ（ＶＬＳＩ）デ
バイスの性能に対して重要で、光学的近接補正の前に優
先されるフォトマスク形状が与えられて、ＶＬＳＩデバ
イスの処理時間を減少させることが分かる。
バイスの性能に対して重要で、光学的近接補正の前に優
先されるフォトマスク形状が与えられて、ＶＬＳＩデバ
イスの処理時間を減少させることが分かる。
【００４４】さらに、本発明の方法は、全てのノッチを
削除するように、ＶＬＳＩデバイスの性能に対して重要
なフォトマスク形状を提供することが分かる。
削除するように、ＶＬＳＩデバイスの性能に対して重要
なフォトマスク形状を提供することが分かる。
【００４５】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）ＶＬＳＩチップのパターニング処理の精度を調整
する光学的近接補正方法において、 ａ）前記チップの電気的機能パラメータを定める設計レ
ベルを含む、予め選択されたチップ設計を定める設計デ
ータ・セットを入力するステップと、 ｂ）前記設計データ・セットを、近接補正を必要とする
レベルと、近接効果に寄与するが近接補正を必要としな
いレベルとにソートするステップと、 ｃ）前記近接補正を必要とするレベルを集め、第１の組
のエッジ・プロジェクションを形成するステップと、 ｄ） 前記第１の組のエッジ・プロジェクションを、前
記電気的機能パラメータを決める設計レベルと交差さ
せ、その間の共通部分を集めるステップと、 ｅ）前記共通部分を、それらの近接補正特性によってソ
ートするステップと、 ｆ）前記ソートされた共通部分を、最終的な近接補正フ
ォトマスク形状内に作製するステップと、を含むことを
特徴とする光学的近接補正方法。 （２）前記ステップｅ）の後、および前記ステップｆ）
の前に、 ａ）電気的に重要なパラメータを有する第２の組のエッ
ジ・プロジェクションを形成するステップと、 ｂ）前記第２の組のエッジ・プロジェクションの幅を、
エッジの近接補正パラメータに従って調整するステップ
と、 ｃ）前記第２の組のエッジ・プロジェクションに対しク
リーン・アップ形状を形成するステップと、をさらに含
むことを特徴とする、上記（１）に記載の光学的近接補
正方法。 （３）前記チップの動作性能にとって重要でない前記設
計データ・セットのレベルが、近接補正されないことを
特徴とする、上記（１）に記載の光学的近接補正方法。 （４）前記近接補正される前記設計データ・セットのレ
ベルが、ゲート構造および拡散構造を含むことを特徴と
する、上記（１）に記載の光学的近接補正方法。 （５）前記第１および第２の組のエッジ・プロジェクシ
ョンが、各々、矩形からなる形状を有することを特徴と
する、上記（２）に記載の光学的近接補正方法。 （６）前記第２の組のエッジ・プロジェクションが、重
なり部分を有することを特徴とする、上記（２）に記載
の光学的近接補正方法。 （７）前記エッジの近接補正パラメータが、前記第２の
組のエッジ・プロジェクションの隣接エッジ間の間隔を
考慮することを特徴とする、上記（２）に記載の光学的
近接補正方法。 （８）前記クリーン・アップ形状が、前記エッジの近接
補正パラメータを考慮することを特徴とする、上記
（７）に記載の光学的近接補正方法。 （９）ＶＬＳＩチップのパターニング処理の精度を調整
する光学的近接補正方法において、 ａ）前記チップの電気的機能パラメータを定める設計レ
ベルを含む、予め選択されたチップ設計を定める設計デ
ータ・セットを入力するステップと、 ｂ）前記設計データ・セットを、近接補正を必要とする
レベルと、近接効果に寄与するが近接補正を必要としな
いレベルとにソートするステップと、 ｃ）前記近接補正を必要とするレベルを集め、第１の組
のエッジ・プロジェクションを形成するステップと、 ｄ）前記第１の組のエッジ・プロジェクションを、前記
電気的機能パラメータを決める設計レベルと交差させ、
その間の共通部分を集めるステップと、 ｅ）前記共通部分を、それらの近接補正特性によってソ
ートするステップと、 ｆ）電気的に重要なパラメータを有する第２の組のエッ
ジ・プロジェクションを形成するステップと、 ｇ）前記第２の組のエッジ・プロジェクションの幅を、
エッジの近接補正パラメータに従って調整するステップ
と、 ｈ）前記第２の組のエッジ・プロジェクションに対しク
リーン・アップ形状を形成するステップと、 ｉ）前記ソートされた共通部分を、最終的な近接補正の
フォトマスク形状内に作製するステップと、を含むこと
を特徴とする光学的近接補正方法。 （１０）前記チップの動作性能にとって重要でない前記
設計データ・セットのレベルが、近接補正されないこと
を特徴とする、上記（９）に記載の光学的近接補正方
法。 （１１）前記近接補正される前記設計データ・セットの
レベルが、ゲート構造および拡散構造を含むことを特徴
とする、上記（９）に記載の光学的近接補正方法。 （１２）前記第１および第２の組のエッジ・プロジェク
ションが、各々、矩形からなる形状を有することを特徴
とする、上記（１０）に記載の光学的近接補正方法。 （１３）前記第２の組のエッジ・プロジェクションが、
重なり部分を有することを特徴とする、上記（１０）に
記載の光学的近接補正方法。 （１４）前記エッジの近接補正パラメータが、前記第２
の組のエッジ・プロジェクションの隣接エッジ間の間隔
を考慮することを特徴とする、上記（１０）に記載の光
学的近接補正方法。 （１５）前記クリーン・アップ形状が、前記エッジの近
接補正パラメータを考慮することを特徴とする、上記
（１４）に記載の光学的近接補正方法。 （１６）バケット・ソーティング方法を用いて、ＶＬＳ
Ｉチップのパターニング処理の精度を調整する光学的近
接補正方法において、 ａ）前記チップの電気的機能パラメータを定める設計レ
ベルを含む、予め選択されたチップ設計を定める設計デ
ータ・セットを入力するステップと、 ｂ）前記設計データ・セットを、近接補正を必要とする
レベルと、近接効果に寄与するが近接補正を必要としな
いレベルとにソートするステップと、 ｃ）前記近接補正を必要とするレベルを集め、第１の組
のエッジ・プロジェクションを形成するステップと、 ｄ）前記第１の組のエッジ・プロジェクションを、前記
電気的機能パラメータを決める設計レベルと交差させ、
その間の共通部分を集めるステップと、 ｅ）前記共通部分を、それらの近接補正特性によって、
前記バケット方法でソートするステップと、 ｆ）電気的に重要なパラメータを有する第２の組のエッ
ジ・プロジェクションを形成するステップと、 ｇ）前記第２の組のエッジ・プロジェクションの幅を、
エッジの近接補正パラメータに従って、前記バケット方
法で調整するステップと、 ｈ）前記第２の組のエッジ・プロジェクションに対しク
リーン・アップ形状を形成するステップと、 ｉ）前記ソートされた共通部分を、最終的な近接補正の
フォトマスク形状内に作製するステップと、を含むこと
を特徴とする近接補正方法。 （１７）前記チップの動作性能にとって重要でない前記
設計データ・セットのレベルが、近接補正されないこと
を特徴とする、上記（１６）に記載の光学的近接補正方
法。 （１８）前記近接補正される前記設計データ・セットの
レベルが、ゲート構造および拡散構造を含むことを特徴
とする、上記（１６）に記載の光学的近接補正方法。 （１９）前記第１および第２の組のエッジ・プロジェク
ションが、各々、矩形からなる形状を有することを特徴
とする、上記（１７）に記載の光学的近接補正方法。 （２０）前記第２の組のエッジ・プロジェクションが、
重なり部分を有することを特徴とする、上記（１７）に
記載の光学的近接補正方法。 （２１）前記エッジの近接補正パラメータが、前記第２
の組のエッジ・プロジェクションの隣接エッジ間の間隔
を考慮することを特徴とする、上記（１７）に記載の光
学的近接補正方法。 （２２）前記クリーン・アップ形状が、前記エッジの近
接補正パラメータを考慮することを特徴とする、上記
（２１）に記載の光学的近接補正方法。 （２３）前記第２の組のエッジ・プロジェクションを、
前記第１の組のエッジ・プロジェクションに沿って形成
することを特徴とする、上記（１７）に記載の方法。
の事項を開示する。 （１）ＶＬＳＩチップのパターニング処理の精度を調整
する光学的近接補正方法において、 ａ）前記チップの電気的機能パラメータを定める設計レ
ベルを含む、予め選択されたチップ設計を定める設計デ
ータ・セットを入力するステップと、 ｂ）前記設計データ・セットを、近接補正を必要とする
レベルと、近接効果に寄与するが近接補正を必要としな
いレベルとにソートするステップと、 ｃ）前記近接補正を必要とするレベルを集め、第１の組
のエッジ・プロジェクションを形成するステップと、 ｄ） 前記第１の組のエッジ・プロジェクションを、前
記電気的機能パラメータを決める設計レベルと交差さ
せ、その間の共通部分を集めるステップと、 ｅ）前記共通部分を、それらの近接補正特性によってソ
ートするステップと、 ｆ）前記ソートされた共通部分を、最終的な近接補正フ
ォトマスク形状内に作製するステップと、を含むことを
特徴とする光学的近接補正方法。 （２）前記ステップｅ）の後、および前記ステップｆ）
の前に、 ａ）電気的に重要なパラメータを有する第２の組のエッ
ジ・プロジェクションを形成するステップと、 ｂ）前記第２の組のエッジ・プロジェクションの幅を、
エッジの近接補正パラメータに従って調整するステップ
と、 ｃ）前記第２の組のエッジ・プロジェクションに対しク
リーン・アップ形状を形成するステップと、をさらに含
むことを特徴とする、上記（１）に記載の光学的近接補
正方法。 （３）前記チップの動作性能にとって重要でない前記設
計データ・セットのレベルが、近接補正されないことを
特徴とする、上記（１）に記載の光学的近接補正方法。 （４）前記近接補正される前記設計データ・セットのレ
ベルが、ゲート構造および拡散構造を含むことを特徴と
する、上記（１）に記載の光学的近接補正方法。 （５）前記第１および第２の組のエッジ・プロジェクシ
ョンが、各々、矩形からなる形状を有することを特徴と
する、上記（２）に記載の光学的近接補正方法。 （６）前記第２の組のエッジ・プロジェクションが、重
なり部分を有することを特徴とする、上記（２）に記載
の光学的近接補正方法。 （７）前記エッジの近接補正パラメータが、前記第２の
組のエッジ・プロジェクションの隣接エッジ間の間隔を
考慮することを特徴とする、上記（２）に記載の光学的
近接補正方法。 （８）前記クリーン・アップ形状が、前記エッジの近接
補正パラメータを考慮することを特徴とする、上記
（７）に記載の光学的近接補正方法。 （９）ＶＬＳＩチップのパターニング処理の精度を調整
する光学的近接補正方法において、 ａ）前記チップの電気的機能パラメータを定める設計レ
ベルを含む、予め選択されたチップ設計を定める設計デ
ータ・セットを入力するステップと、 ｂ）前記設計データ・セットを、近接補正を必要とする
レベルと、近接効果に寄与するが近接補正を必要としな
いレベルとにソートするステップと、 ｃ）前記近接補正を必要とするレベルを集め、第１の組
のエッジ・プロジェクションを形成するステップと、 ｄ）前記第１の組のエッジ・プロジェクションを、前記
電気的機能パラメータを決める設計レベルと交差させ、
その間の共通部分を集めるステップと、 ｅ）前記共通部分を、それらの近接補正特性によってソ
ートするステップと、 ｆ）電気的に重要なパラメータを有する第２の組のエッ
ジ・プロジェクションを形成するステップと、 ｇ）前記第２の組のエッジ・プロジェクションの幅を、
エッジの近接補正パラメータに従って調整するステップ
と、 ｈ）前記第２の組のエッジ・プロジェクションに対しク
リーン・アップ形状を形成するステップと、 ｉ）前記ソートされた共通部分を、最終的な近接補正の
フォトマスク形状内に作製するステップと、を含むこと
を特徴とする光学的近接補正方法。 （１０）前記チップの動作性能にとって重要でない前記
設計データ・セットのレベルが、近接補正されないこと
を特徴とする、上記（９）に記載の光学的近接補正方
法。 （１１）前記近接補正される前記設計データ・セットの
レベルが、ゲート構造および拡散構造を含むことを特徴
とする、上記（９）に記載の光学的近接補正方法。 （１２）前記第１および第２の組のエッジ・プロジェク
ションが、各々、矩形からなる形状を有することを特徴
とする、上記（１０）に記載の光学的近接補正方法。 （１３）前記第２の組のエッジ・プロジェクションが、
重なり部分を有することを特徴とする、上記（１０）に
記載の光学的近接補正方法。 （１４）前記エッジの近接補正パラメータが、前記第２
の組のエッジ・プロジェクションの隣接エッジ間の間隔
を考慮することを特徴とする、上記（１０）に記載の光
学的近接補正方法。 （１５）前記クリーン・アップ形状が、前記エッジの近
接補正パラメータを考慮することを特徴とする、上記
（１４）に記載の光学的近接補正方法。 （１６）バケット・ソーティング方法を用いて、ＶＬＳ
Ｉチップのパターニング処理の精度を調整する光学的近
接補正方法において、 ａ）前記チップの電気的機能パラメータを定める設計レ
ベルを含む、予め選択されたチップ設計を定める設計デ
ータ・セットを入力するステップと、 ｂ）前記設計データ・セットを、近接補正を必要とする
レベルと、近接効果に寄与するが近接補正を必要としな
いレベルとにソートするステップと、 ｃ）前記近接補正を必要とするレベルを集め、第１の組
のエッジ・プロジェクションを形成するステップと、 ｄ）前記第１の組のエッジ・プロジェクションを、前記
電気的機能パラメータを決める設計レベルと交差させ、
その間の共通部分を集めるステップと、 ｅ）前記共通部分を、それらの近接補正特性によって、
前記バケット方法でソートするステップと、 ｆ）電気的に重要なパラメータを有する第２の組のエッ
ジ・プロジェクションを形成するステップと、 ｇ）前記第２の組のエッジ・プロジェクションの幅を、
エッジの近接補正パラメータに従って、前記バケット方
法で調整するステップと、 ｈ）前記第２の組のエッジ・プロジェクションに対しク
リーン・アップ形状を形成するステップと、 ｉ）前記ソートされた共通部分を、最終的な近接補正の
フォトマスク形状内に作製するステップと、を含むこと
を特徴とする近接補正方法。 （１７）前記チップの動作性能にとって重要でない前記
設計データ・セットのレベルが、近接補正されないこと
を特徴とする、上記（１６）に記載の光学的近接補正方
法。 （１８）前記近接補正される前記設計データ・セットの
レベルが、ゲート構造および拡散構造を含むことを特徴
とする、上記（１６）に記載の光学的近接補正方法。 （１９）前記第１および第２の組のエッジ・プロジェク
ションが、各々、矩形からなる形状を有することを特徴
とする、上記（１７）に記載の光学的近接補正方法。 （２０）前記第２の組のエッジ・プロジェクションが、
重なり部分を有することを特徴とする、上記（１７）に
記載の光学的近接補正方法。 （２１）前記エッジの近接補正パラメータが、前記第２
の組のエッジ・プロジェクションの隣接エッジ間の間隔
を考慮することを特徴とする、上記（１７）に記載の光
学的近接補正方法。 （２２）前記クリーン・アップ形状が、前記エッジの近
接補正パラメータを考慮することを特徴とする、上記
（２１）に記載の光学的近接補正方法。 （２３）前記第２の組のエッジ・プロジェクションを、
前記第１の組のエッジ・プロジェクションに沿って形成
することを特徴とする、上記（１７）に記載の方法。
【図１】３つのカテゴリに分類された設計形状の平面図
であり、第１のカテゴリは近接補正を必要とするもので
あり、第２のカテゴリは近接環境に寄与するものであ
り、第３のカテゴリはチップの機能を定めるものであ
る。
であり、第１のカテゴリは近接補正を必要とするもので
あり、第２のカテゴリは近接環境に寄与するものであ
り、第３のカテゴリはチップの機能を定めるものであ
る。
【図２】本発明の光学的近接補正決定の作製に含まれ
る、第１の組のエッジ・プロジェクションの形状を示す
図である。
る、第１の組のエッジ・プロジェクションの形状を示す
図である。
【図３】図２で決定された重要エッジの電気的関連部分
の分離を示す図である。
の分離を示す図である。
【図４】最近接対向エッジまたは他の特徴部までの距離
をソートすることによる、重要エッジ・プロジェクショ
ンの形状の特性づけを示す図である。
をソートすることによる、重要エッジ・プロジェクショ
ンの形状の特性づけを示す図である。
【図５】第２の組の全長エッジ・プロジェクションの形
状と、図４で生成された全形状エッジの電気的関連部分
の近接特性に基づく分類とを示す図である。
状と、図４で生成された全形状エッジの電気的関連部分
の近接特性に基づく分類とを示す図である。
【図６】図５で作製された適切に拡大されたエッジ・プ
ロジェクションを付加または削除することによる、重要
形状の再寸法決めを示す図である。
ロジェクションを付加または削除することによる、重要
形状の再寸法決めを示す図である。
【図７】マスク製造の影響を最小にするために補正形状
のノッチおよび突出部を除去する重なり端部の付加を示
す図である。
のノッチおよび突出部を除去する重なり端部の付加を示
す図である。
【図８】ＶＬＳＩデバイスのパターニング処理用の最終
的な光学的近接補正フォトマスクを示す図である。
的な光学的近接補正フォトマスクを示す図である。
【図９】本発明の一実施例に関するフローチャートを示
す図である。
す図である。
【図１０】図９のフローチャートに続く、本発明の好適
な実施例に関するフローチャートを示す図である。
な実施例に関するフローチャートを示す図である。
１０ 回路配置 １２ 非機能的要素 １４，１６，１８，２０，２２ ポリシリコン・ゲート １４Ａ，１６Ａ，１８Ａ，２０Ａ，２２Ａ エッジ・プ
ロジェクション １４Ｂ，１６Ｂ，１８Ｂ，２０Ｂ，２２Ｂ エッジ・プ
ロジェクション １４Ｃ，１６Ｃ，１８Ｃ，２０Ｃ，２２Ｃ エッジ・プ
ロジェクション １４Ｄ，１６Ｄ，１８Ｄ，２０Ｄ，２２Ｄ 補正形状 ２４ 拡散領域 ２６，２８ コーナー ３０，３２，３４，３６，３８ 距離 ４８，５０ コーナー充填形状 ５４，５６，５８，６０，６２，６４，６６，６８，７
０，７２ 処理セグメント ７４，７６，７８，８０，８２，８４，８６，９０，９
２，９４ 信号パス
ロジェクション １４Ｂ，１６Ｂ，１８Ｂ，２０Ｂ，２２Ｂ エッジ・プ
ロジェクション １４Ｃ，１６Ｃ，１８Ｃ，２０Ｃ，２２Ｃ エッジ・プ
ロジェクション １４Ｄ，１６Ｄ，１８Ｄ，２０Ｄ，２２Ｄ 補正形状 ２４ 拡散領域 ２６，２８ コーナー ３０，３２，３４，３６，３８ 距離 ４８，５０ コーナー充填形状 ５４，５６，５８，６０，６２，６４，６６，６８，７
０，７２ 処理セグメント ７４，７６，７８，８０，８２，８４，８６，９０，９
２，９４ 信号パス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート・トーマス・セイヤー アメリカ合衆国 12508 ニューヨーク州 ビーコンヴァン ホーン サークル ３ イー (72)発明者 ジョン・エドワード・バース、ジュニア アメリカ合衆国 05495 バーモント州 ウィリストン オーク ヒル ロード 996
Claims (23)
- 【請求項１】ＶＬＳＩチップのパターニング処理の精度
を調整する光学的近接補正方法において、 ａ）前記チップの電気的機能パラメータを定める設計レ
ベルを含む、予め選択されたチップ設計を定める設計デ
ータ・セットを入力するステップと、 ｂ）前記設計データ・セットを、近接補正を必要とする
レベルと、近接効果に寄与するが近接補正を必要としな
いレベルとにソートするステップと、 ｃ）前記近接補正を必要とするレベルを集め、第１の組
のエッジ・プロジェクションを形成するステップと、 ｄ） 前記第１の組のエッジ・プロジェクションを、前
記電気的機能パラメータを決める設計レベルと交差さ
せ、その間の共通部分を集めるステップと、 ｅ）前記共通部分を、それらの近接補正特性によってソ
ートするステップと、 ｆ）前記ソートされた共通部分を、最終的な近接補正フ
ォトマスク形状内に作製するステップと、 を含むことを特徴とする光学的近接補正方法。 - 【請求項２】前記ステップｅ）の後、および前記ステッ
プｆ）の前に、 ａ）電気的に重要なパラメータを有する第２の組のエッ
ジ・プロジェクションを形成するステップと、 ｂ）前記第２の組のエッジ・プロジェクションの幅を、
エッジの近接補正パラメータに従って調整するステップ
と、 ｃ）前記第２の組のエッジ・プロジェクションに対しク
リーン・アップ形状を形成するステップと、 をさらに含むことを特徴とする、請求項１に記載の光学
的近接補正方法。 - 【請求項３】前記チップの動作性能にとって重要でない
前記設計データ・セットのレベルが、近接補正されない
ことを特徴とする、請求項１に記載の光学的近接補正方
法。 - 【請求項４】前記近接補正される前記設計データ・セッ
トのレベルが、ゲート構造および拡散構造を含むことを
特徴とする、請求項１に記載の光学的近接補正方法。 - 【請求項５】前記第１および第２の組のエッジ・プロジ
ェクションが、各々、矩形からなる形状を有することを
特徴とする、請求項２に記載の光学的近接補正方法。 - 【請求項６】前記第２の組のエッジ・プロジェクション
が、重なり部分を有することを特徴とする、請求項２に
記載の光学的近接補正方法。 - 【請求項７】前記エッジの近接補正パラメータが、前記
第２の組のエッジ・プロジェクションの隣接エッジ間の
間隔を考慮することを特徴とする、請求項２に記載の光
学的近接補正方法。 - 【請求項８】前記クリーン・アップ形状が、前記エッジ
の近接補正パラメータを考慮することを特徴とする、請
求項７に記載の光学的近接補正方法。 - 【請求項９】ＶＬＳＩチップのパターニング処理の精度
を調整する光学的近接補正方法において、 ａ）前記チップの電気的機能パラメータを定める設計レ
ベルを含む、予め選択されたチップ設計を定める設計デ
ータ・セットを入力するステップと、 ｂ）前記設計データ・セットを、近接補正を必要とする
レベルと、近接効果に寄与するが近接補正を必要としな
いレベルとにソートするステップと、 ｃ）前記近接補正を必要とするレベルを集め、第１の組
のエッジ・プロジェクションを形成するステップと、 ｄ）前記第１の組のエッジ・プロジェクションを、前記
電気的機能パラメータを決める設計レベルと交差させ、
その間の共通部分を集めるステップと、 ｅ）前記共通部分を、それらの近接補正特性によってソ
ートするステップと、 ｆ）電気的に重要なパラメータを有する第２の組のエッ
ジ・プロジェクションを形成するステップと、 ｇ）前記第２の組のエッジ・プロジェクションの幅を、
エッジの近接補正パラメータに従って調整するステップ
と、 ｈ）前記第２の組のエッジ・プロジェクションに対しク
リーン・アップ形状を形成するステップと、 ｉ）前記ソートされた共通部分を、最終的な近接補正の
フォトマスク形状内に作製するステップと、 を含むことを特徴とする光学的近接補正方法。 - 【請求項１０】前記チップの動作性能にとって重要でな
い前記設計データ・セットのレベルが、近接補正されな
いことを特徴とする、請求項９に記載の光学的近接補正
方法。 - 【請求項１１】前記近接補正される前記設計データ・セ
ットのレベルが、ゲート構造および拡散構造を含むこと
を特徴とする、請求項９に記載の光学的近接補正方法。 - 【請求項１２】前記第１および第２の組のエッジ・プロ
ジェクションが、各々、矩形からなる形状を有すること
を特徴とする、請求項１０に記載の光学的近接補正方
法。 - 【請求項１３】前記第２の組のエッジ・プロジェクショ
ンが、重なり部分を有することを特徴とする、請求項１
０に記載の光学的近接補正方法。 - 【請求項１４】前記エッジの近接補正パラメータが、前
記第２の組のエッジ・プロジェクションの隣接エッジ間
の間隔を考慮することを特徴とする、請求項１０に記載
の光学的近接補正方法。 - 【請求項１５】前記クリーン・アップ形状が、前記エッ
ジの近接補正パラメータを考慮することを特徴とする、
請求項１４に記載の光学的近接補正方法。 - 【請求項１６】バケット・ソーティング方法を用いて、
ＶＬＳＩチップのパターニング処理の精度を調整する光
学的近接補正方法において、 ａ）前記チップの電気的機能パラメータを定める設計レ
ベルを含む、予め選択されたチップ設計を定める設計デ
ータ・セットを入力するステップと、 ｂ）前記設計データ・セットを、近接補正を必要とする
レベルと、近接効果に寄与するが近接補正を必要としな
いレベルとにソートするステップと、 ｃ）前記近接補正を必要とするレベルを集め、第１の組
のエッジ・プロジェクションを形成するステップと、 ｄ）前記第１の組のエッジ・プロジェクションを、前記
電気的機能パラメータを決める設計レベルと交差させ、
その間の共通部分を集めるステップと、 ｅ）前記共通部分を、それらの近接補正特性によって、
前記バケット方法でソートするステップと、 ｆ）電気的に重要なパラメータを有する第２の組のエッ
ジ・プロジェクションを形成するステップと、 ｇ）前記第２の組のエッジ・プロジェクションの幅を、
エッジの近接補正パラメータに従って、前記バケット方
法で調整するステップと、 ｈ）前記第２の組のエッジ・プロジェクションに対しク
リーン・アップ形状を形成するステップと、 ｉ）前記ソートされた共通部分を、最終的な近接補正の
フォトマスク形状内に作製するステップと、 を含むことを特徴とする近接補正方法。 - 【請求項１７】前記チップの動作性能にとって重要でな
い前記設計データ・セットのレベルが、近接補正されな
いことを特徴とする、請求項１６に記載の光学的近接補
正方法。 - 【請求項１８】前記近接補正される前記設計データ・セ
ットのレベルが、ゲート構造および拡散構造を含むこと
を特徴とする、請求項１６に記載の光学的近接補正方
法。 - 【請求項１９】前記第１および第２の組のエッジ・プロ
ジェクションが、各々、矩形からなる形状を有すること
を特徴とする、請求項１７に記載の光学的近接補正方
法。 - 【請求項２０】前記第２の組のエッジ・プロジェクショ
ンが、重なり部分を有することを特徴とする、請求項１
７に記載の光学的近接補正方法。 - 【請求項２１】前記エッジの近接補正パラメータが、前
記第２の組のエッジ・プロジェクションの隣接エッジ間
の間隔を考慮することを特徴とする、請求項１７に記載
の光学的近接補正方法。 - 【請求項２２】前記クリーン・アップ形状が、前記エッ
ジの近接補正パラメータを考慮することを特徴とする、
請求項２１に記載の光学的近接補正方法。 - 【請求項２３】前記第２の組のエッジ・プロジェクショ
ンを、前記第１の組のエッジ・プロジェクションに沿っ
て形成することを特徴とする、請求項１７に記載の方
法。
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