JP2004280121A - エッジ・フラグメントのタグ付けを使用してエッジ配置歪みを補正するサブミクロンｉｃ設計のための改善された方法および装置 - Google Patents

Abstract

【課題】ルール・ベースＯＰＣおよびモデルベースＯＰＣを、効率的な方法で形状レベルで選択的に使用すること。
【解決手段】本発明は、サブミクロン集積回路を設計するための改善された方法および装置を有利に提供する。集積回路（ＩＣ）設計にタグ識別名が提供される。タグ識別名は、隣接する形状の近接によるエッジ配置歪みを有するＩＣ設計において、エッジ・フラグメントの特性を定義したものである。タグ識別名によって定義された特性をエッジ・フラグメントが有する場合、そのエッジ・フラグメントにタグが付けられる。タグを有する各エッジ・フラグメントに対して任意の補助形状が導入される。タグを有するエッジ・フラグメントおよび対応する補助形状に対して、モデルベース光学補正およびプロセス補正（ＯＰＣ）が実行される。
【選択図】図６

Description

（発明の分野）
本発明は、集積回路（ＩＣ）設計の分野に関する。より詳細には、本発明は、ディープ・サブミクロンのＩＣを設計する技術分野に関する。

（発明の背景）
集積回路（ＩＣ）が出現して以来、回路部品は益々小型化されている。ＩＣは、極めて小さいパッケージ中にパッケージされた数百万個の部品を含む。より小型の集積化という新しい世代毎に、より多くの機能、つまりより多くの価値をＩＣから引き出すことができるが、高度に集積化されたこれらのＩＣを確実に製造するには、極めて重要な設計的挑戦が必要である。

様々なＩＣ製造プロセスについては、当分野の技術者には周知のことであろう。例えば、殆どのＩＣはシリコン・ウェハを有しており、トランジスタは、露光および化学処理を繰返し適用することによって、一度に１層ずつシリコン中に生成される。典型的なプロセスの単一繰返しは、通常、ウェハ上に酸化物層を成長させることから始まり、次に、「フォトレジスト」または「レジスト」と呼ばれる感光性材料層が上記酸化物に載せられる。光源が、レチクルを通してレジスト材上に画像を投射させるか、あるいは、コンタクト・マスク中の開口部を通して光を当てるかのいずれかによってレジスト領域を露光する。以下、「マスク」という用語を用いて、総称的にコンタクト・マスクすなわちレチクルを意味するものとする。

化学処理によって、露光されたレジスト材がエッチングにより除去され、後にレイアウトが残される。あるいは、露光されたレジスト材が硬化され、露光されていないレジスト材がエッチングにより除去されて、後にレイアウトを残す。別の化学処理によって、レイアウトがレジスト材から酸化物層へ移され、その下にあるシリコンを保護するための酸化物バリアが生成される。次に、保護されないシリコンが、電子拡散すなわち注入など任意の様々な方法で処理され、例えば、ｐ型あるいはｎ型トランジスタ領域が生成される。

酸化物の残りが除去され、次の層を開始するための新しい層が生成される。典型的なＩＣの場合、トランジスタ、コンタクト・パッド、伝送パス等を生成するために、露光および化学処理を１６回から２４回繰り返さなけれなばらない。

製造のための挑戦は、臨界寸法（ＩＣ設計における様々な領域の様々な種類の形状のエッジ間の最小距離）が、レジストを露光するために使用する光源の波長に近づくか、あるいは波長を下回る場合も生じる傾向がある。通常、ディープ・サブミクロンの範囲では、臨界寸法が光の波長に近いか、あるいは光の波長を下回り、光近接歪みおよび化学処理の変動を含むいくつかの要因のため、製造信頼性（歩留り率）が悪くなる。典型的な問題としては、局部パターン密度およびトポロジーによって決まる線端プルバックおよび線幅変化などがある。

図１Ａは、ＩＣ設計の１つの層に出現し得る、簡単な形状の例を示したものである。設計用マスクの白い領域は光を通過させることができ、斜線領域を露光されない状態として残す。図１Ｂは、ディープ・サブミクロンの臨界寸法（ＣＤ）を有するシリコンの設計結果を示したものである。レジストを適切に露光するための光が十分にマスクを通過していない箇所が多数存在し、形状を重複させている。ディープ・サブミクロンＩＣでは、特定のポイントで形状が重複するかしないかは、形状間の距離には全く無関係である。例えば、間隙１１０Ａおよび間隙１２０Ａは、同一の幅ＣＤを有している。しかし図１Ｂでは、対応する間隙１１０Ｂは重複していないが、対応する間隙１２０Ｂは重複している。マスク内における２つの間隙の幅が同一であっても、間隙１２０Ｂに近いエッジ付近ではエッジ強度勾配が変化し、そのためにレジストに到達する光の強度が弱くなり、化学処理を変動させている。図１Ｂに示すような近接歪みは、接続性の遮断や短絡による動作速度の低下、あるいは動作の全面的な阻止の原因になることがある。

当分野の技術者は、一般的に、設計におけるエッジの相対近接による製造歪みを補償するための集積回路（ＩＣ）の設計変更を意味する光近接補正（ｏｐｔｉｃａｌｐｒｏｘｉｍｉｔｙｃｏｒｒｅｃｔｉｏｎ）、すなわちＯＰＣという用語については周知のことであろう。しかし、本明細書において使用されているように、ＯＰＣは、エッジの相対近接に基づくだけではなく、レジスト・エッチングおよび酸化物エッチングなどの化学処理時にもたらされる歪みに基づく設計変更をも意味している。したがって、本明細書において使用されているように、ＯＰＣは、光学補正およびプロセス補正を意味し、かつ、露光から化学処理を通しての製造性を改善するためになされる設計変更を含んでいる。

ＩＣ設計の複雑化に伴い、手作業によるＯＰＣ（試行錯誤を通して、手作業で補正値を入力する）は益々時間がかかり、費用有効性が益々小さくなっている。ソフトウェアのモデル化、すなわちシミュレーションは、本明細書においてモデルベースＯＰＣと呼ばれている自動ＯＰＣの一形態の基本である。モデルベースＯＰＣでは製造歪みを予測し、エッジ・フラグメント（ｅｄｇｅｆｒａｇｍｅｎｔ）に操作することによって設計段階で補償することができる。図２Ａは、図１Ａの設計に基づいて補償された設計を示したものである。

モデルベースＯＰＣは、極めて計算集中型である。エッジ毎に、すなわちエッジのフラグメント毎に、シミュレーションによってエッジ配置誤差が計算される。誤差を補償するために、エッジ配置誤差に基づいて試行的にエッジ・フラグメントを張り出させ、あるいは凹ませることができる。シミュレーションおよび調整は、エッジ配置誤差が許容範囲内になるまで、エッジ・フラグメント毎に数回繰り返さなければならない。図２Ｂは、補償されたマスクに基づくシリコンの設計を示したものである。

他の自動手法は、本明細書においてルール・ベースＯＰＣと呼ばれている手法である。ルール・ベース手法によれば、特定の形状が出現したときは、所定の修正が必ず導入される。例えば、直角凸毎に、コーナ・エッジ・フラグメントを所定距離だけ押し出すのに基本的に必要な「セリフ」を付加することができる。

しかし、ルール・ベースＯＰＣは、所定の変化を用いて特定の形状を変更することにより製造設計の品質が改善される、という仮定の上に成り立っている。この仮定は必ずしも真実ではない。例えば、図２Ａにおいて、すべての直角凸エッジ・フラグメントが押し出されているわけではなく、また、押し出されている直角凸エッジ・フラグメントにおいても、すべて同一距離だけ押し出されているわけではない。

図３Ａは、光源の波長に近い、あるいは光源の波長未満の臨界寸法（ＣＤ）での製造において、しばしば歪みを生じる他の種類のＩＣ設計形状を示したものである。密にパックされたエッジは、エッジの強度勾配を変化させ、そのためにエッジ配置が歪む。形状３１０Ａは、密にパックされた領域から孤立した領域に延長している。図３Ｂは、結果を示したものである。形状３１０Ｂの、延びた部分に見られるような線幅の変化は、重大な問題を引き起こすことがある。

Ｃｈｅｎらに発行された米国特許第５，２４２，７７０号に考察されているように、レベリング・バーと呼ばれる補助形状を使用することによって線幅変化を小さくすることができる。図４は、１組のレベリング・バー４１０を示したものである。レベリング・バーの幅Ｗは、形状としての幅が狭すぎるため、レベリング・バーがレジスト中に再生されることはない。しかし、上記第‘７７０号特許によれば、歪みが生じる形状の両側に、所定の間隔Ｄだけ隔てられたレベリング・バーは、エッジ配置歪みを低減するはずである。その場合、ルール・ベース手法を用いて、形状３１０Ａのような形状の両側の所定距離Ｄの位置にレベリング・バーを自動的に配置することができる。

モデルベースＯＰＣは、通常ルール・ベースＯＰＣよりはるかに遅いが、極めて正確であり、優れた歩留り率をもたらしている。ルール・ベースＯＰＣは、モデルベースＯＰＣほどには計算集中型でないため、モデルベースＯＰＣより速度が速い。その場合ルール・ベースＯＰＣを使用するか、あるいはモデルベースＯＰＣを使用するかは、速度と精度の兼ね合いの問題である。

したがって、ルール・ベースＯＰＣおよびモデルベースＯＰＣを、効率的な方法で形状レベルで選択的に使用することができれば望ましいであろう。

（発明の概要）
本発明は、サブミクロン集積回路を設計するための改善された方法および装置を提供する。集積回路（ＩＣ）設計にタグ識別名が与えられる。タグ識別名は、隣接する形状の近接によるエッジ配置歪みを有するＩＣ設計において、エッジ・フラグメントの特性を定義したものである。タグ識別名によって定義された特性をエッジ・フラグメントが有する場合、そのエッジ・フラグメントにタグが付けられる。タグを有する各エッジ・フラグメントに任意の補助形状が導入される。タグを有するエッジ・フラグメントおよび対応する補助形状に対して、モデルベースの光学補正およびプロセス補正（ＯＰＣ）が実行される。

本発明の例を添付の図面に示すが、添付の図面は、本発明の範囲を制限するものではない。図面中の同一参照符号は、類似の構成要素を表している。

（詳細な説明）
本発明を十分に理解するために、以下の詳細説明の中で多数の特定の詳細が説明されているが、本発明は、これらの特定の説明がなくても実施できること、示されている実施形態に制限されないこと、および様々な代替実施形態の中で実施できることについては、当分野の技術者には理解されよう。その他の実例では、良く知られている方法、手順、構成要素および回路については、詳細に記述されていない。

説明されている部品は、当分野の技術者にその働きの本質を伝えるために、当分野の技術者に普通に使用されている用語を用いて表されている。また、説明されている部品は、プログラム命令の実行を通して実行されるオペレーションの観点から表されている。当分野の技術者には良く理解されるように、これらのオペレーションは、記憶、転送および結合することができ、あるいは、例えば電気部品を介して操作することができる電気信号、磁気信号あるいは光信号の形を取ることが多い。

様々なオペレーションが、本発明の理解に役立つ形で順次実行される多重分散ステップとして記述されているが、記述されている順序を、その順序でこれらのオペレーションが必ず実行される、すなわち順序依存型であることを暗に含むものと解釈してはならない。最後に、繰り返し使用されている「一実施形態では」という語句は、同一の実施形態の場合もあるが、必ずしも同一の実施形態を指すものではない。

本発明は、集積回路（ＩＣ）レイアウトを設計するための改善された方法および装置を提供する。レイアウトは、エッジ・フラグメントの多角形から構成されている。特定の特性を有するエッジ・フラグメントを識別し、タグ付けすることができる。例えば、線端を形成するエッジ・フラグメント、あるいは凸コーナを形成するエッジ・フラグメントなど、特に関心のある、すなわち懸念のあるすべてのエッジ・フラグメントにタグを付けることができる。いくつかの実施形態では、このタグ付けにより、タグを有するエッジ・フラグメントを様々な方法で制御することができる。例えば、ユーザは、タグを有するエッジ・フラグメントに様々な種類の光学補正およびプロセス補正（ＯＰＣ）を適用することができる。あるいは、ＩＣレイアウト内のどのエッジに特定タグを有するかを観察することができる。また、他のツールが利用できるように、タグを保管することもできる。

本発明を使用することにより、通常のモデルベースＯＰＣあるいはルール・ベースＯＰＣに対して、特定の有利な性能を実現することができる。モデルベースＯＰＣは高水準の精度を提供し、優れた歩留り率に貢献しているが、速度が遅くなりがちである。一方、ルール・ベースＯＰＣは速度は速いが、精度に劣ることがしばしばである。本発明によれば、有利な性能を実現することができる。例えば、タグを有するエッジ・フラグメントのみにＯＰＣを選択的に適用することにより、時間を著しく節約することが可能である。タグを有するエッジ・フラグメントの種類に応じて、また、各エッジ・フラグメントに適用されるＯＰＣの種類に応じて、通常のモデルベースＯＰＣと比較した場合の精度の低下を極めて小さくすることができ、あるいは同じ精度を維持することができる。他の実施形態では、線端エッジ・フラグメント用ハンマーヘッドモデルまたは密−孤立エッジ用補助形状モデルなど、タグが付けられる特定の種類のエッジ・フラグメントのための個別化モデルすなわち最適化モデルを利用することにより、速度および精度を改善することができる。さらに他の実施形態では、ルール・ベースとモデルベースを組み合わせた手法を用いることもできる。例えば、ルール・ベース手法をまず試行し、必要に応じてのみモデルベース手法を使用することができる。本発明のその他の利点およびアプリケーションについては、以下の特定実施形態の説明および例から理解されよう。

図５は、本発明の一実施形態の環境を示したものである。電子設計自動化（ＥＤＡ）ツール５１０は、タグ付け前置プロセッサ５３０およびタグ付けルーチン５５０を含んでいる。タグ付け前置プロセッサ５３０は、以下で考察するように、タグ付けに備えてＩＣデータを均一化し、フラグメント化する。同じく以下で考察するように、タグ付けルーチン５５０は、フラグメント化されたＩＣデータに対して、１つまたは複数のタグ付けスクリプト５８０を実行する。

図６は、図５に示すＥＤＡツール５１０によって実行されるプロセスの一実施形態の総合的な流れを示したものである。ステップ６１０で、ＥＤＡツール５１０は、ＩＣデータ５２０を受け取る。ＩＣデータ５２０は、ＧＤＳＩＩ（図形設計システムＩＩ）フォーマットを含むいくつかのフォーマットのうちのいずれかの形を取ることができる。図５に示すように、ＩＣデータ５２０は、ＰＯＬＹ１などの多角形を含んでいる。各多角形は、１組の二次元頂点によって決められる。各頂点対の間には、閉多角形を形成するための線分が含まれている。また、ＩＣデータ５２０は、ＰＡＴＨ１に示すような、多角形に対する様々な省略表現形式が含まれている。各パスは、１組の二次元頂点と幅Ｗとによって決まる。幅Ｗの多角形が各頂点対の間の線分に沿って含まれている。その他の省略表現形式は、例えば中心点と半径とによって決まる円、例えば線幅と向きによって決まるハッチング領域等を含むことができる。

図７にスキップすると、ここにＩＣ設計データ５２０に持たせることができるいくつかの形状が示されている。図示されている実施形態の場合、ＩＣデータ５２０は、単層形状である層０からなる。代替実施形態では、ＩＣデータが多数の層を含むことができることは、当分野の技術者には認識されよう。省略表現形式を用いて、パス７０１から７０６、および／またはコンタクト・パッド７２０を区画することができる。

図６に戻り、ステップ６２０で、タグ付け前置プロセッサ５３０はＩＣデータ５２０を予備処理し、フラグメント化されたＩＣデータ５４０が生成される。任意の数の技法を用いて予備処理ができるが、基本的には２つのステップが必要である。第１のステップは、すべての形状を閉多角形すなわちループに変換することによってデータを均一化するステップである。つまり、すべての省略表現形式が多角形表現形式に置換される。例えば、１つのパスが幅Ｗの頂点のストリングからパスの輪郭を画く長く、かつ、狭い多角形を区画する１組の頂点へ変換される。

第２の予備処理ステップは、フラグメント化ステップである。フラグメント化には、エッジのより小さい部分、すなわちエッジ・フラグメントを生成するために、追加頂点を挿入することを含む。通常、頂点を追加すべき場所は、使用ルールによって決められる。例えば、頂点は一般的に、頂点間の距離が最大エッジ・フラグメント長以下になるように追加される。また、特定の種類の頂点の近傍に頂点を追加することもできる。例えば、コーナ頂点の近傍に頂点を追加して、２つの短いエッジ・フラグメントでコーナを構成することができる。

より多くの頂点を追加するほど、より正確なエッジ配置補正を実行することができるが、より多くのＯＰＣ計算を実行しなければならない。つまり、エッジ・フラグメントの細分性が増加すると、ＯＰＣの潜在的精度が向上する代わりに速度が低下する。密にされた領域は、まばらな領域より、より複雑なエッジ配置補正を必要とし、したがって、まばらな領域より、密な領域に対して、より多くの頂点を追加しなければならない。

次に図８を参照すると、フラグメント化された形状が示されている。図に示されている実施形態では、コーナ頂点の両側に、特定の距離だけ隔てて頂点が追加されている。また、すべてのエッジ・フラグメントが最大エッジ・フラグメント長以下になるように、エッジに沿って一定の間隔で頂点が追加されている。ループ８３５は、形状の周囲を区画しているため、正ループと呼ぶことができ、また、ループ８４０は、形状内に開口部を区画しているため、負ループと呼ぶことができる。

もう一度図６に戻ると、総合的な流れには、さらに、タグ付けスクリプト５８０を受け取るステップ６３０、タグ付けスクリプト５８０に従ってエッジ・フラグメントにタグを付けるステップ６４０、タグを有するエッジ・フラグメントに対して、タグ付けスクリプト５８０に従って機能を実行するステップ６５０、および、修正ＩＣデータ５６０を出力するステップ６６０が含まれている。タグ付けルーチン５５０によって実行される、タグ付けステップ６４０および機能実行ステップ６５０の一実施形態について、図９に照らしてさらに詳細に考察する。修正ＩＣデータ５６０は様々な形を取ることができ、様々な目的に使用される。図示されている実施形態の場合、以下で考察するように、修正ＩＣデータ５６０は、ＯＰＣ補償ＩＣデータ５６５およびいくつかの追加層からなる継続タグ５７０を含んでいる。

図９は、図６のステップ６４０および６５０の一実施形態をさらに詳細に示したものである。ステップ９１０で、タグ付けルーチン５５０は、タグ付けスクリプト５８０から第１のタグ識別名を検索する。タグ識別名は、エッジ・フラグメントに対する１組の特性を定義したもので、例えば、垂直エッジ・フラグメント、水平エッジ・フラグメント、特定の長さを有するエッジ・フラグメント、すべてのエッジ・フラグメント、特定層上のすべてのエッジ・フラグメント、および特定角度のエッジ・フラグメント等のタグ識別名がある。また、タグ識別名は、周囲のエッジ・フラグメントとの関係に基づいてエッジ・フラグメントを定義することもできる。例えば、凸コーナ、凹コーナあるいは線端を形成するエッジ・フラグメント、コーナまたは線端エッジ・フラグメントに隣接するエッジ・フラグメント、他のエッジ・フラグメントと共に特定の角度を形成するエッジ・フラグメント、一連のユーザ定義によるエッジ・フラグメント長、コーナ角度および／または間隔におけるエッジ・フラグメント、１つまたは複数の特定種類のエッジ・フラグメントを含む正ループまたは負ループを包含するエッジ・フラグメント、および、特定の領域を有する正ループまたは負ループを包含するエッジ・フラグメント等に対するタグ識別名がある。さらに、タグ識別名は、特定のエッジ配置誤差を有するエッジ・フラグメントを定義することもできる。実際に、あらゆる特性をタグ識別名にすることができる。その場合、タグ識別名を作成することにより、特に関心のある、すなわち懸念のある事実上すべての種類のエッジ・フラグメントを定義することができる。

ステップ９２０で、フラグメント化ＩＣデータからエッジ・フラグメントが検索され、ステップ９２５で、エッジ・フラグメントが、タグ識別名によって定義された特性と比較される。タグ識別名によって定義された特性をエッジ・フラグメントが有している場合、ステップ９３０で、その特性に応じてエッジ・フラグメントにタグが付けられる。一実施形態では、タグを有するエッジ・フラグメントを、タグ識別名に従ってラベル付けされたエッジ・フラグメントとして考えることができる。例えば、コーナ・タグ識別名を用いてタグ付けされているエッジ・フラグメントの各々は、コーナ・エッジ・フラグメントとして本質的にラベル付けされている。

ステップ９４０で、タグ付けルーチン５５０は、タグ識別名と比較するエッジ・フラグメントが他に存在しているかどうかチェックする。エッジ・フラグメントがさらに存在している場合、ステップ９５０で次のエッジ・フラグメントが検索され、プロセスは、ループのステップ９２５に戻る。タグ識別名と比較するエッジ・フラグメントがフラグメント化ＩＣデータ中に存在しない場合は、タグ付けルーチン５５０はステップ９６０で、タグを有するエッジ・フラグメントに対して、もしあればタグ付けスクリプトによって定義された機能を実行する。

機能には、タグを有する１組のエッジ・フラグメントに対して、ルール・ベースＯＰＣまたはモデルベースＯＰＣ、あるいはその組合せを実行する機能を持たせることができる。その他の機能には、タグを有する１組のエッジ・フラグメントと、予めタグが付けられている他の１組のエッジ・フラグメントとを組み合わせて、新しいタグ付きエッジ・フラグメントの組を決める機能が含まれている。例えば、凸コーナ・タグ識別名のタグを有する１組のエッジ・フラグメントを、隣接凸コーナタグ識別名のタグを有する１組のエッジ・フラグメントに追加することができる。他の例としては、１組のすべてのエッジ・フラグメントから水平エッジ・フラグメントを除去して、１組の非水平エッジ・フラグメントを新しく生成することができる。

別法としては、ステップ９６０において、タグを有するエッジ・フラグメントに何等機能を実行させないことも可能である。つまり、どの様に使用するかは別として、単に将来用としてエッジ・フラグメントにタグを付けることができる。

図９のステップ９７０において、タグ識別名がタグ付けスクリプト中にさらに存在する場合、次のタグ識別名がステップ９８０で検索され、プロセスは、ループのステップ９２０に戻る。エッジ・フラグメントは、複数のタグ識別名に従ってタグ付けすることができる。例えば、あるエッジ・フラグメントに対して、線端の一部であり、かつ、水平であるものとしてタグ付けすることができる。タグ識別名が存在しない場合、プロセスは終了する。

他の実施形態では、図９に示すプロセスは、一度にＩＣレイアウトの一つのウィンドウで操作する。つまり、次のタグ識別名に移行する前に、フラグメント化ＩＣデータ中のすべてのエッジ・フラグメントにタグ識別名を適用するのではなく、ＩＣデータはウィンドウすなわち格子に分割される。次のウィンドウに移行する前に、すべてのタグ識別名が、ウィンドウ内のすべてのエッジ・フラグメントに適用される。

任意の数の追加手法を用いて、タグ識別名をエッジ・フラグメントに適用することができる。例えば、エッジ・フラグメントを選択することからプロセスを開始し、次のエッジ・フラグメントに移行する前に、すべてのタグ識別名をそのエッジ・フラグメントに適用することができる。

図７および図１０から１２は、本発明の実施例を示したものである。既に考察したように、図７は、ＩＣ設計データ５２０に持たせることができるいくつかの形状を示している。ＩＣの製造に使用される光源の波長に近い臨界寸法（ＩＣ設計における様々な領域の様々な種類の形状のエッジ間の最小距離）を有するＩＣ設計では、隣接するエッジの近接により、製造されるＩＣのエッジ配置が歪むことがある。図１０は、光源の波長に近い臨界寸法、または光源の波長未満の臨界寸法を有する図７のＩＣ設計に基づいて製造されたＩＣの一実施形態を示したものである。パス７０１から７０５は、最小許容間隔０．３μｍで分離されており、したがって、密にパックされていると言える。密にパックされた領域から孤立した領域に延び出ているパス１００３は、間隔が密の領域では細く、孤立した領域では太くなっている。同様に、一方のエッジが沿って密にパックされ、かつ、他方のエッジが隔離されているパス１００１および１００５は、パス１００２および１００４より太くなっている。

図７の隔離されたパス７０６も、歪んだＩＣを製造することになる。図１０において、対応する隔離パス１００６は、意図したよりも太く、かつ、短くなっている。つまり、隔離されたエッジのため、意図した線幅より太くなっているばかりでなく、パス１００６の端部は、意図したパスの終わりに達していない。これは線端プルバックと呼ばれ、接続性が遮断されることになる。パス１００６はパス１００３の先端部分と同様、エッジ・フラグメントが隔離されているため、太くなっている。

形状７２０は、いくつかのコンタクト・パッドを含んでいる。コンタクト・パッド７２０群の外側エッジは隔離されており、その近傍に存在するエッジはないが、内部エッジのいくつかはその間隔が密であり、直ぐ近傍にいくつかのエッジが存在している。パス７０１から７０６の場合と同様、コンタクト・パッド７２０内の隣接するエッジの近接によりエッジ強度勾配が変化し、エッジ配置が歪むことになる。図１０では、ＩＣ設計におけるエッジが極めて接近し、隣接パッドのエッジが３つ以上ある部分で、コンタクト・パッド１０２０が重複している。

形状７３０は、頂点が５個の多角形７３５と頂点が４個の多角形７４０との実際に２つの多角形である。ここでも、形状７３０内の近接したエッジ、特にコーナ付近、特に多角形７３５が多角形７４０に近接する部分のエッジ配置を歪ませることになる。図１０では、形状１０３０は、多角形７３５が多角形７４０に近接している部分で接続性が遮断されている。

ユーザは、設計全体にモデルベースＯＰＣまたはルール・ベースＯＰＣを適用する代わりに、１つまたは複数のタグ付けスクリプトをＩＣ設計に適用して、補正の必要が有ると思われるエッジ・フラグメントを選択的に識別することができる。図１１は、図７に示すいくつかの形状に適用することができるタグ付けスクリプトの一部を示したものである。タグ付けスクリプトは、必要なエッジ・フラグメントにのみタグが付けられるまで、タグ識別名を用いて、タグを有する１組のエッジ・フラグメントを絞っている。例えば、パス７０３のエッジ配置歪みに対して、ＩＣ設計におけるすべてのエッジ・フラグメントに対してＯＰＣを実行する必要はない。代わりに、他のパスを越えて延長しているパス７０３の垂直エッジ・フラグメントに対して、ＯＰＣを選択的に実行することができる。

図１１において、まず、ＩＣ設計は、それまでに作成されたすべてのタグが消去され、次に、新しいタグ「ｐａｔｈＦｒａｇ」が作成される。図に示す実施形態では、パス幅Ｗは０．２５μｍであり、パス７０１から７０５間の最小間隔は０．３μｍである。したがって、内側エッジの間が０．２５μｍの間隔で分離されたすべてのエッジ・フラグメントは、パスエッジ・フラグメントである、と仮定しても差し支えないと思われる。この仮定に基づいて、ライン１１１２で、パス７０１から７０６のすべての垂直エッジ・フラグメントが識別され、タグが付けられる。

パスの残りのエッジ・フラグメントにタグを付けるために、ライン１１１３で、予めｐａｔｈＦｒａｇのタグを有するエッジ・フラグメントを含むすべてのループ内のすべてのエッジ・フラグメントにタグが付けられる。したがって、ライン１１１３で、パス７０１から７０６を包含するすべてのエッジ・フラグメントに、「ｐａｔｈ」のタグが付けられる。

パス７０３に焦点を絞るための次のステップは、パス７０６を除外することである。パス７０６は隔離されている。パス７０６とその周辺のエッジ・フラグメントとの間隔は、最小間隔より大きくなっている。したがって、ライン１１１４で、予め「ｐａｔｈ」のタグが付けられ、かつ、最大０．４μｍの間隔で外側エッジ間が分離されているエッジ・フラグメントのみに、「ｄｅｎｓｅＰａｔｈＥｄｇｅ」（密パスエッジ）のタグが付けられる。パス７０６は０．４μｍを超えて分離されているためこのステップはパス７０６を除外する。

ライン１１１４では、パス７０１から７０６の密にパックされた垂直エッジ・フラグメントしかタグ付けされないため、ライン１１１５で、予め「ｄｅｎｓｅＰａｔｈＥｄｇｅ」のタグを有するエッジ・フラグメントを含むすべてのループ内のすべてのエッジ・フラグメントにマークを付けることによって、パス７０１から７０５を包含するすべてのエッジ・フラグメントに、「ｄｅｎｓｅＰａｔｈ」（密パス）のタグが付けられる。

ライン１１１６で、パス７０１から７０５の線端エッジ・フラグメントが除外され、垂直エッジ・フラグメントのみが残される。これらの垂直エッジ・フラグメントに、「ｄｅｎｓｅＰａｔｈＮｏＥｎｄｓ」（密パス端無し）のタグが付けられる。ライン１１１７で、予めｄｅｎｓｅＰａｔｈＮｏＥｎｄｓのタグが付けられ、かつ、最も近くにあるエッジ・フラグメントから１．０μｍを超えて分離されているエッジ・フラグメントのみにタグを付けることによって、パス７０１から７０５の密にパックされた垂直エッジ・フラグメントが除外される。この場合、パス７０１および７０５の外側エッジと、パス７０３の孤立された垂直エッジのみに、「ｉｓｏＦｒａｇＯｎＤｅｎｓｅＰａｔｈ」のタグが付けられる。

ライン１１１８では、予めｉｓｏＦｒａｇＯｎＤｅｎｓｅＰａｔｈのタグが付けられ、かつ、最も近くにある外側エッジまで、内側から１．０μｍを超えて分離されているエッジ・フラグメントのみにタグを付けることによって、パス７０１および７０５の外側エッジが除外される。例えば、ｉｓｏＦｒａｇＯｎＤｅｎｓｅＰａｔｈのタグが付けられているパス７０１のエッジ・フラグメントは、パス７０１の左側エッジである。パス７０１の左側エッジの内側からの測定は、パス７０２に向かって右側への測定を意味している。この場合、最も近くの外側エッジは、パス７０２の左側エッジである。パス７０１の左側エッジとパス７０２の左側エッジとの間の距離は、１．０μｍ未満である。パス７０５についても同様である。したがって、残される、「ｉｓｏＤｅｎｓｅＦｒａｇ」（隔離密フラグ）のタグを有するエッジ・フラグメントは、他のパスを越えて延長しているパス７０３の垂直エッジ・フラグメントのみである。

ライン１１１９および１１２０では、隔離−密パス用に最適化されたモデルが、該当するエッジ断面に選択的に適用される。モデルはＩＣ設計をシミュレートし、タグを有するエッジ・フラグメントに対してのみ、エッジ配置誤差を計算することができる。エッジ配置誤差が大き過ぎる場合、モデルは、タグを有する各エッジ・フラグメントに対して、エッジ配置誤差が許容範囲内になるまでエッジ・フラグメントを張り出させ、あるいは凹ませることができる。

別法としては、最適化モデルを用いて、補助形状などの任意の形状、任意のサイズ、および、タグを有する各エッジ・フラグメントから任意の距離のダミー形状を導入することができる。例えば、一実施形態では、ダミー形状は、ユーザ定義の任意の長さ、幅および距離を有するユーザ定義長方形である。次に、モデルベースＯＰＣを用いて、タグを有するそれぞれのエッジ・フラグメントから、ダミー形状に対する許容可能な長さ、幅および距離を決定し、それによりエッジ配置誤差を小さくして許容範囲内に収めることができる。

例えば、補助形状１２１０の一実施形態を図１２に示す。既に考察した米国特許第５，２４２，７７０号に記載されているレベリング・バーとは異なり、補助形状は、ルール・ベース手法におけるような、パスから所定の距離に単純に位置付けされるものではない。代わりに、補助形状を位置付けする必要のあるエッジ・フラグメントに対してのみ、モデルベースＯＰＣが選択的に適用され、シミュレーションの結果に基づいて補助形状の幅が決定される。補正する線幅の変化に対して、モデルを最適化することができる。例えば、汎用モデルベースＯＰＣ手法の場合におけるような、エッジ・フラグメントを張り出させ、あるいは凹ませる第１の試行に代わって、線幅変化に対して最適化されたモデルにより、補助形状を直接処理することができる。より複雑なＩＣ設計では、補助形状の距離および幅は、隣接するエッジに応じて、エッジ・フラグメント毎に変化する。

図１１に戻る。タグ付けスクリプトのライン１１１１から１１２０は、殆どすべての種類のエッジ・フラグメントを、ＩＣ設計において隔離することができることを立証している。当然、その多くははるかに直接的であるが、任意の数の手法をタグ付けスクリプトに取り入れ、パス７０３の該当するエッジ・フラグメントを隔離することができる。さらに、構文の様々な個所を変更し、タグ付けスクリプトの１つまたは複数のラインを組み合わせることができる。

タグ付けスクリプトのライン１１２１から１１２４において、パス７０６の端部のエッジ・フラグメントが隔離され、最適化モデルが適用されて、図１２に示すようなハンマーヘッド１２２０および１２３０が追加される。例えば、最適化ハンマーヘッドモデルにはルール・ベース手法を用いることができ、線端エッジ・フラグメントを特定の量だけ単純にバイアスすることができる。より正確なモデルの場合、エッジ配置誤差を計算し、モデルベースＯＰＣを適用する必要があるか否かを決定することもできる。ハンマーヘッドは、線の長さを意図した長さに近づけるために、線端プルバックを補償することを意図したものである。

同様のタグ付けスクリプトを作成し、パス７０１、７０５および７０６の隔離エッジに、ＯＰＣを選択的に適用することもできる。図１２に示すように、モデルベースＯＰＣを用いることにより、補助形状１２１５および１２２５が得られる。また、隔離されていない、かつ、密にパックされていないエッジ・フラグメントに補助形状を適用することもできる。例えば、より複雑なＩＣ設計では、密にパックされていない場合でも、隣接するエッジ配置と干渉するのに十分な近さに形状が接近することがある。

同様に、コンタクト・パッド７２０および形状７３０内の、補正の必要が有ると思われるエッジ・フラグメントのみに、ＯＰＣを選択的に適用することができる。例えば、コンタクト・パッド７２０内の密にパックされ、かつ、隔離されたエッジ・フラグメントに、臨界寸法内の周辺エッジ・フラグメントの数に基づいてタグを付けることができる。形状７３０の場合は、コーナ・エッジ・フラグメントにタグを付けることができる。次に、ルール・ベースＯＰＣまたはモデルベースＯＰＣ、あるいはそれら２つの組合せを、タグを有するエッジに適用することができる。例えば、図１２に示すように、形状１２５０内のコーナ１２５１部分では、コーナ・エッジ・フラグメントが張り出されている。コーナ１２５１部分の歪みを補正するためには、所定の外向きバイアスで十分である。しかし、コーナ１２５２部分のエッジ・フラグメントは凹まされており、所定の外向きバイアスでは歪みが補正されるどころか、歪みがさらに大きくなり、図１０の形状１０３０に示す接続性の遮断が拡大されることになる。この場合、コーナ１２５２にルール・ベース外向きバイアスが最初に適用されると、コーナ・エッジ・フラグメントに対するエッジ配置誤差を計算しても、ルール・ベースの失敗をカバーすることはできない。このような場合は、モデルベースＯＰＣを限定的に応用することによってのみ、ルール・ベースの失敗を補正することができる。

任意の数の代替タグ付けスクリプトが可能である。代替タグ付けスクリプトを用いて、ＩＣ設計すなわち領域におけるすべてのエッジ・フラグメントのエッジ配置誤差を計算し、エッジ配置誤差が許容可能範囲外であれば、そのエッジ・フラグメントにタグを付けることができる。タグを有するエッジ・フラグメントに対し、最適ＯＰＣを選択的に適用して、ＩＣ設計全体を許容範囲内に収めることができる。

複数の層の形状をＩＣ設計データに持たせることができる。異なる層に渡って重複する形状もエッジ配置歪みの原因になる。この場合、タグ付けスクリプトによって、層間で重複するエッジ・フラグメントを識別し、対応するＯＰＣを適用することができる。

また、タグ付けスクリプトを用いて、特に複雑な領域、あるいは、許容不可エッジ配置誤差を有するエッジを数多く含む領域を識別することもできる。ユーザが手動ＯＰＣを実行できるように、あるいは、フラグが立てられた領域全体に自動モデルベースＯＰＣを適用できるように、これらの領域にフラグを立てることができる。

さらに、タグ付けスクリプトを用いて、手動で入力された補正または補助形状、あるいは、既存の補正または補助形状を識別することもできる。例えば、エッジの線分および特性の特定シーケンスに基づいて線端上のハンマーヘッドを識別し、タグを付けることができる。この場合、タグを有するハンマーヘッドエッジ・フラグメントに対する自動ＯＰＣを不能にし、補正が重複しないようにすることができる。あるいは、既存の補正にタグを振って除去することにより、自動ＯＰＣを新規に開始させることができる。

他のタグ付けスクリプトを用いて、継続タグとしてタグを保管することができる。例えば、１組のエッジ・フラグメント中の各エッジ・フラグメントの座標マーカを、ＩＣ設計データの他の層中に保管することにより、他のＥＤＡツールが迅速にその１組のタグ付きエッジ・フラグメントを識別することができる。例えば、図５に関連して考察したように、修正ＩＣデータ５６０は、複数の層からなる継続タグ５７０を含むことができる。継続タグは、対応するエッジ・フラグメントと重複する座標と共に保管することができる。各種のタグ用として個別の層を使用することができる。

例えば、図１３は、層０上の線端を示したものである。層１上のボックスは、層０上のどのエッジ・フラグメントに線端エッジ・フラグメントとしてのタグが付けられているかを示している。ユーザは、ＩＣデータ表示装置の中で層０と層１を重畳させ、タグを有するエッジ・フラグメントをボックスでマークすることができる。

タグを有するエッジ・フラグメントを便利に視覚化するだけでなく、継続タグを個別の層上に保管することにより、特定のタグを有するエッジ・フラグメントの数の計数を容易にしている。例えば、層上のタグの数を自動的に計数し、その数をヒストグラムで表すことができる。図１４は、隔離−密エッジ・フラグメントおよび線端エッジ・フラグメントに対するヒストグラムの一実施形態を示したものである。例えば、このヒストグラムを用いて、特定の種類のエッジ・フラグメントの数の関数として、ＩＣ設計に要するＯＰＣ処理時間を予測することができる。

図１５は、コンピュータ・システムの広範囲に渡るカテゴリを表すことを意図したものである。図１５では、プロセッサ１５１０は、１つまたは複数のマイクロプロセッサを含んでいる。プロセッサ１５１０は、高速バス１５７０で一時記憶装置１５６０に結合されている。高速バス１５７０は、バス・ブリッジ１５８０で入出力バス１５５０に結合されている。固定記憶装置１５２０、および、表示装置１５４０、キーボード１５３０およびマウス１５９０を含む入出力装置も同様に入出力バス１５５０に結合されている。特定の実施形態では、１つまたは複数の構成要素を取り除き、あるいは結合し、および／または再配列することができる。それだけでは無いが、他のバスを結合する他のバス・ブリッジ、１つまたは複数のディスク駆動装置、ネットワーク・インタフェース、追加音声／ビデオ・インタフェース、追加記憶装置、追加処理装置等を始めとするいくつかの追加構成要素をバス１５５０および／または１５７０のいずれかに結合することもできる。

図５に示すようなＥＤＡツール５１０は、例えば、固定記憶装置１５２０あるいは一時記憶装置１５６０に記憶されている一連の機械可読命令すなわちファンクション・コールとして、プロセッサ１５１０によって実行することができる。あるいは、図１６に示すように、ＥＤＡツール５１０の機能を表す機械実行可能命令１６２０を、ＣＤＲＯＭ、ディジタル・ビデオ・ディスクすなわち汎用ディスク（ＤＶＤ）、あるいは、フロッピ・ディスクまたはテープのよな磁気記憶媒体など、流通記憶媒体１６１０に記憶させることもできる。ローカルすなわち遠隔サーバから上記命令をダウンロードすることもできる。

別法としては、本発明は、任意の数の追加ハードウェア・マシン内で実施することができる。例えば、ＥＤＡツール５１０の機能の一部またはすべてを、１つまたは複数のＡＳＩＣ（特定用途向け集積回路）に付与し、個別構成要素として、あるいは、１つまたは複数の他の構成要素と組み合わせて、図１５に示すシステム１５００に挿入することができる。

以上、ＩＣを設計するための改善された方法および装置について説明したが、前述の説明を読んだ当分野の技術者には、本発明の様々な変更および改変について理解されよう。説明用として示し、記述した特定実施形態が、本発明を制限するものとして考慮されることを意図したものではないことを理解されなければならない。したがって、特定実施形態の詳細の参照は、特許請求の範囲を制限することを意図したものではない。

非補償ＩＣ設計を示す図である。 非補償ＩＣ設計を示す他の図である。 補償ＩＣ設計を示す図である。 補償ＩＣ設計を示す他の図である。 隔離され、密にパックされたエッジによる線幅変化を示す図である。 隔離され、密にパックされたエッジによる線幅変化を示す他の図である。 線幅変化を小さくするための補助形状を示す図である。 本発明による一実施形態のための環境を示す図である。 本発明による一実施形態のタグ付けプロセスを示す図である。 ＩＣ設計の一実施形態におけるいくつかの形状を示す図である。 フラグメント化された形状の一実施形態を示す図である。 タグ付けスクリプトを実行するためのプロセスの一実施形態を示す図である。 シリコン中の非補償形状の一実施形態を示す図である。 タグ付けスクリプト一実施形態を示す図である。 補償形状の一実施形態を示す図である。 継続タグの一実施形態を示す図である。 タグのヒストグラムの一実施形態を示す図である。 コンピュータ・システムの一実施形態を示す図である。 機械可読記憶媒体の一実施形態を示す図である。

Claims (7)

1. １つまたは複数の隣接する形状の近接によるエッジ配置歪みを有するＩＣ設計において、エッジ・フラグメントの特性を定義するための第１のタグ識別名を集積回路（ＩＣ）設計に与えるステップと、第１のエッジ・フラグメントが前記第１のタグ識別名によって定義された特性を有している場合、前記第１のエッジ・フラグメントに第１のタグを付けるステップと、前記第１のタグを有する各エッジ・フラグメントに対応する任意の補助形状を導入するステップと、前記第１のタグを有する各エッジ・フラグメントと、前記対応する任意の補助形状とに対して、モデルベース光学補正およびプロセス補正（ＯＰＣ）を実行するステップとを含む方法。
2. さらに、ＩＣ設計を記述する複数の幾何学データを、閉ループを画定する複数組の頂点に均一化するステップを含む請求項１に記載の方法。
3. さらに、使用ルールに従って複数の幾何学データに頂点を追加することによって、ＩＣ設計を記述する前記複数の幾何学データをフラグメント化するステップを含む請求項１に記載の方法。
4. １つまたは複数の隣接する形状の近接によるエッジ配置歪みを有するＩＣ設計において、エッジ・フラグメントの特性を定義するための第１のタグ識別名を集積回路（ＩＣ）設計に与え、第１のエッジ・フラグメントが前記第１のタグ識別名によって定義された特性を有している場合、前記第１のエッジ・フラグメントに第１のタグを付け、前記第１のタグを有する各エッジ・フラグメントに対応する任意の補助形状を導入し、前記第１のタグを有する各エッジ・フラグメントと、前記対応する任意の補助形状とに対して、モデルベース光学補正およびプロセス補正（ＯＰＣ）を実行する複数の命令を記憶する記憶媒体を備えた製造品。
5. 前記機械によって前記複数の命令が実行されると、さらに、ＩＣ設計を記述する複数の幾何学データを、閉ループを決める複数組の頂点に均一化する請求項４に記載の製造品。
6. さらに、使用ルールに従って複数の幾何学データに頂点を追加することによって、ＩＣ設計を記述する前記複数の幾何学データをフラグメント化する請求項４に記載の製造品。
7. １つまたは複数の隣接する形状の近接によるエッジ配置歪みを有するＩＣ設計において、エッジ・フラグメントの特性を定義するための第１のタグ識別名を集積回路（ＩＣ）設計に与える第１の回路と、第１のエッジ・フラグメントが前記第１のタグ識別名によって定義された特性を有している場合、前記第１のエッジ・フラグメントに第１のタグを付ける第２の回路と、前記第１のタグを有する各エッジ・フラグメントに対応する任意の補助形状を導入する第３の回路と、前記第１のタグを有する各エッジ・フラグメントと、前記対応する任意の補助形状とに対して、モデルベース光学補正およびプロセス補正（ＯＰＣ）を実行する第４の回路とを備える装置。

Images