JPH1066199A - サラウンド回路 - Google Patents

Abstract

(57)【要約】 【課題】 入力信号のレベルが一定の場合、出力信号の
レベルも略一定とすることができ、また、入力信号が途
切れた際には、残響信号のみが出力されることを抑圧で
きるようにする。 【解決手段】 サラウンド信号用残響信号生成回路８ｂ
は、サラウンド信号側残響信号用利得可変増幅器（図示
せず）を有しており、サラウンド信号用積分回路９ｂの
積分結果である右及び左信号の和とサラウンド信号用残
響信号生成回路８ｂの出力信号との差を積分したもの
が、サラウンド信号側残響信号用利得可変増幅器の利得
制御用の信号として第２の入力端子１３ｂを介して印加
されるようになっており、このため、サラウンド信号側
残響信号用利得可変増幅器の利得が右及び左信号の和に
応じて変化され、入力信号のレベルが一定の場合には、
出力信号のレベルも略一定となる一方、入力信号が途切
れた際には、残響信号の出力レベルが抑圧されることと
なる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、いわゆるサラウン
ド効果を得るためのサラウンド信号を発生する回路に係
り、特に、出力特性の安定化を図ったサラウンド回路に
関する。

【０００２】

【従来の技術】スピーカからの音に臨場感を与える方法
として、いわゆるサラウンド効果を用いる方法が従来か
ら公知・周知となっており、このためのサラウンド回路
が種々提案、実用化されている。図３には、このような
公知・周知のサラウンド回路の一例が示されており、以
下、同図を参照しつつこのサラウンド回路について概括
的に説明することとする。

【０００３】このサラウンド回路は、右信号（以下「Ｒ
信号」という）と左信号（以下「Ｌ信号」）とを加算し
てその和信号を得る第１の加算器３０と、Ｒ信号とＬ信
号との差を生成する第２の加算器３１と、第１の加算器
３０の出力信号を基にいわゆるセンタ信号（以下「Ｃ信
号」と言う）を生成する第１の残響信号生成回路３２
と、第２の加算器３１の出力信号を基にいわゆるサラウ
ンド信号（以下「Ｓ信号」と言う）を生成する第２の残
響信号生成回路３３とを具備してなるものである。ここ
で、第１及び第２の残響信号生成回路３２，３３は、基
本的に同一の構成を有するもので、具体的には、例え
ば、図４に示されたように、遅延器３４と、複数の乗算
器３５と、複数の加算器３６と、フィルタ３７とを有し
なるものである。

【０００４】遅延器３４は、入力された信号（第１の加
算器３０の出力信号である（Ｌ＋Ｒ）信号、または、第
２の加算器３１の出力信号である（Ｌ−Ｒ）信号）に遅
延を施し出力するようになっているもので、複数の遅延
出力が得られるようになっているものである。そして、
この遅延器３４からの複数の遅延出力は、出力数に対応
して設けられた乗算器３５にそれぞれ入力されて、それ
ぞれ所定の係数が乗ぜられて出力されるようになってい
る。

【０００５】さらに、各乗算器３５の出力信号は、遅延
時間の小さい側から順に足し合わされてゆくように、乗
算器３５の数より１個少なく設けられた複数の加算器３
６の入力段に乗算器３５の出力段が接続されており、最
終段の加算器３６の出力信号は、所望の周波数帯の信号
を得るために設けられたフィルタ３７を介して外部へ出
力されるようになっている。

【０００６】

【発明が解決しようとする課題】しかしながら、上述し
た従来のサラウンド回路においては、第１及び第２の残
響信号生成回路３２，３３における入力信号の同相信号
成分と、逆相信号成分との比の違いに起因して、入力信
号であるＲ及びＬ信号のレベルが一定であっても、第１
及び第２の残響信号生成回路３２，３３の出力信号のレ
ベルが変化するため、Ｒ及びＬ信号のレベルが一定にも
拘わらず、Ｒ及びＬ信号に対するＣ信号及びＳ信号のバ
ランスが変化することとなる。換言すれば、サラウンド
回路全体の出力信号レべルが変化してしまうという問題
がある。さらに、上述したサラウンド回路においては、
フィルタ３７が特定の周波数帯域の残響信号のみを通過
させるようなものである場合、通過信号の全体のスペク
トラム量が異なることによっても上述したと同様に出力
レベルが変化することとなり、上述の原因と相俟って、
サラウンド回路全体の出力信号レべルのさらなる変化を
招くこととなるという問題がある。またさらに、上述し
たサラウンド回路においては、入力信号が途切れても残
響信号だけが、第１及び第２の残響信号生成回路３２，
３３が有するいわゆる遅延特性のため、入力信号が途切
れた時点から遅れて出力されてしまうという問題があ
る。

【０００７】本発明は、上記実状に鑑みてなされたもの
で、入力信号のレベルが一定の場合、出力信号のレベル
も略一定とすることのでき、違和感のないサラウンド効
果を得ることのできるサラウンド回路を提供するもので
ある。また、本発明の他の目的は、入力信号が途切れた
場合には、サラウンド信号及びセンタ信号のいわゆる残
響信号の発生を抑圧することのできるサラウンド回路を
提供することにある。さらに、本発明の他の目的は、ス
ペクトラム量の違いに起因する出力レベルの変動を考慮
することなく残響信号生成回路に用いられるフィルタの
設計を容易にすることの可能なサラウンド回路を提供す
ることにある。

【０００８】

【課題を解決するための手段】請求項１記載の発明に係
るサラウンド回路は、ステレオ信号を構成する右信号及
び左信号が入力され、前記右及び左信号に基づく位相の
異なる複数の信号を生成し、合成することにより残響信
号を生成する残響信号生成手段を有してなるサラウンド
回路であって、前記残響信号生成手段の終段に設けら
れ、制御信号に応じて利得が設定される利得可変増幅手
段と、前記右信号と左信号の和信号と前記利得可変増幅
手段の出力信号との差を積分し、その積分結果を前記利
得可変増幅手段の制御信号として出力する積分演算手段
と、を具備してなるものである。

【０００９】かかる構成においは、積分演算手段から
は、右及び左信号の和と利得可変増幅手段の出力信号と
の差の時間積分に相当する信号が得られ、利得可変増幅
手段の利得を制御する制御信号として入力されることと
なるため、利得可変増幅手段の利得は、右及び左信号の
レベルの変化に応じたものとなり、そのため、右及び左
信号のレベルが一定の場合には、出力信号のレベルも略
一定とすることのできる上、右及び左信号が途切れた場
合には、その途切れの程度が積分結果に反映され、利得
可変増幅手段の利得抑圧がなされることとなるため、従
来と異なり、右及び左信号が途切れたにも関わらず、残
響信号のみがそれ以前と同様に出力されることが抑圧さ
れることとなる。

【００１０】特に、請求項２記載の発明のように、残響
信号生成手段は、センタ信号用残響信号生成手段と、サ
ラウンド信号用残響信号生成手段とを具備してなり、前
記センタ信号用残響信号生成手段は、右信号と左信号と
の和を算出する和信号用加算器と、前記和信号用加算器
の出力信号に対して遅延を施して、遅延時間の異なる複
数の遅延信号を出力するセンタ信号側残響信号用遅延器
と、前記遅延回路の複数の出力に対して、それぞれ所定
の定数を乗じて出力するセンタ信号側残響信号用乗算手
段と、前記乗算手段の各出力信号を遅延時間の小さい順
に累積加算するセンタ信号側残響信号用加算手段と、を
具備してなり、利得可変増幅手段は、センサ信号側残響
信号用利得可変増幅手段と、サラウンド信号側残響信号
用利得可変増幅手段とを具備してなり、前記センタ信号
側残響信号用利得可変増幅手段の入力段には前記センタ
信号側残響信号用加算手段の出力段が接続され、前記サ
ラウンド信号用残響信号生成手段は、右信号と左信号と
の差を算出する差信号用加算器と、前記差信号用加算器
の出力信号に対して遅延を施して、遅延時間の異なる複
数の遅延信号を出力するサラウンド信号側残響信号用遅
延器と、前記サラウンド信号用遅延回路の複数の出力に
対して、それぞれ所定の定数を乗じて出力するサランド
信号側残響信号用乗算手段と、前記サラウンド信号用乗
算手段の各出力信号を遅延時間の小さい順に累積加算す
るサラウンド信号側残響信号用加算手段と、を具備して
なり、前記サラウンド信号側残響信号用加算手段の出力
段は、前記サラウンド信号側残響信号用利得可変増幅手
段の入力段に接続されてなるように構成されたものが好
適である。

【００１１】かかる構成においては、センタ信号用の残
響信号生成手段と、サラウンド信号用の残響信号生成手
段は、遅延器への入力信号の形態が異なる点を除いて、
それぞれ基本的に同一の構成で実現されるものとなって
おり、全体の構成を簡素化できるようになっている。

【００１２】より具体的には、積分演算手段は、右信号
と左信号の和信号とセンタ信号用残響信号生成手段の出
力信号との差を算出する第１の被積分信号算出手段と、
前記第１の被積分信号算出手段の出力信号を時間積分す
るセンタ信号用積分手段と、右信号と左信号の和信号と
サラウンド信号用残響信号生成手段の出力信号との差を
算出する第２の被積分信号算出手段と、前記第２の被積
分信号算出手段の出力信号を時間積分するサラウンド信
号用積分手段と、を具備してなるように構成されてな
り、さらに、センタ信号用積分手段は、入力信号を所定
時間遅延させるセンタ信号側積分用遅延素子と、２つの
信号の加算を行うセンタ信号側積分用加算器と、を具備
してなり、前記センタ信号側積分用加算器の一方の入力
段には、第１の被積分信号算出手段の出力信号が、前記
センタ信号側積分用加算器の他方の入力段には、前記セ
ンタ信号側積分用遅延素子の出力信号が、それぞれ入力
され、前記センタ信号側積分用加算器の出力信号がセン
タ信号側残響信号用利得可変増幅手段の制御信号として
出力されると共に、前記センタ信号側積分用加算器の出
力信号は、前記センタ信号側積分用遅延素子へフィード
バック入力されてなり、サラウンド信号用積分手段は、
入力信号を所定時間遅延させるサラウンド信号側積分用
遅延素子と、２つの信号の加算を行うサラウンド信号側
積分用加算器と、を具備してなり、前記サラウンド信号
側積分用加算器の一方の入力段には、第２の被積分信号
算出手段の出力信号が、前記サラウンド信号側積分用加
算器の他方の入力段には、前記サラウンド信号側積分用
遅延素子の出力信号が、それぞれ入力され、前記サラウ
ンド信号側積分用加算器の出力信号がサラウンド信号側
残響信号用利得可変増幅手段の制御信号として出力され
ると共に、前記サラウンド信号側積分用加算器の出力信
号は、前記サラウンド信号側積分用遅延素子へフィード
バック入力されてなるように構成されてなるものが好適
である。

【００１３】かかる構成においては、特に、右及び左信
号がディジタル信号として入力され、ディジタル処理す
る場合には、センタ信号側残響信号用利得可変増幅手段
及びサラウンド信号側残響信号用利得可変増幅手段を除
けば、各種加算器や乗算器等は、例えば、いわゆるＤＳ
Ｐ（Digital Signal Processor）を用い、上述した各構
成要素の機能を果たすようなプログラムを搭載して構成
することで簡易に実現することができ、これにより、入
力信号のレベルが一定の場合、出力信号のレベルも略一
定とすることのでき、また、入力信号が途切れた場合に
は、サラウンド信号及びセンタ信号のいわゆる残響信号
の発生を抑圧することのできるサラウンド回路を容易に
提供することができる。

【００１４】

【発明の実施の形態】以下、図１乃び図２を参照しつつ
本発明の実施に形態におけるサラウンド回路について説
明する。なお、以下に説明する部材、配置等は本発明を
限定するものではなく、本発明の趣旨の範囲内で種々改
変することができるものである。本発明の実施の形態に
おけるサラウンド回路は、共通演算部１と、センタ信号
生成部２と、サラウンド信号生成部３とに大別されてな
るものである。共通演算部１は、後述するようにセンタ
信号生成部２及びサラウンド信号生成部３とで必要とな
る右及び左信号の和の絶対値を生成するためのもので、
第１の共通演算用絶対値回路（図１においては「ＡＢ
Ｓ」と表記）４と、第２の共通演算用絶対値回路（図１
においては「ＡＢＳ」と表記）５と、共通演算用加算器
６とを具備してなるものである。

【００１５】第１の共通演算用絶対値回路４には、右信
号が入力され、その絶対値出力が得られるようになって
おり、その絶対値出力は共通演算用加算器６の一方の入
力端子に入力されるようになっている。また、第２の共
通演算用絶対値回路５には、左信号が入力され、その絶
対値出力が得られるようになっており、その絶対値出力
は共通演算用加算器６の他方の入力端子に入力されるよ
うになっている。なお、右信号及び左信号は、いわゆる
ステレオ信号を構成するものとなっている。そして、共
通演算用加算器６からは、絶対値化された右信号及び左
信号の和の信号が出力され、後述するセンタ信号生成部
２及びサラウンド信号生成部３にそれぞれ入力されるよ
うになっている。

【００１６】センタ信号生成部２と、サラウンド信号生
成部３とは、センタ信号生成部２の和信号用加算器７ａ
が右信号（図１においては「Ｒ」と表記）と左信号（図
１においては「Ｌ」と表記）との和を得るものとなって
いるのに対して、サラウンド信号生成部３の差信号用加
算器７ｂは、右信号と左信号との差を得るためのものと
なっている点が異なるのみで、他の構成部分は基本的に
同一のものである。

【００１７】このため、以下のセンタ信号生成部２の構
成の説明においては、センタ信号生成部２の構成要素の
番号の後に括弧書きでサラウンド信号生成部３の対応す
る構成要素の番号または対応する構成要素の名称と番号
を記してサラウンド信号生成部３の構成の説明に代える
こととする。センタ信号生成部２は、和信号用加算器７
ａと、センタ信号用残響信号生成回路８ａ（サラウンド
信号用残響信号生成回路８ｂ）と、センタ信号用積分回
路９ａ（サラウンド信号用積分回路９ｂ）と、センタ信
号用絶対値回路１０ａ（サラウンド信号用絶対値回路１
０ｂ）と、センタ信号用乗算器１１ａ（サラウンド信号
用乗算器１１ｂ）と、センタ信号用加算器１２ａ（サラ
ウンド信号用加算器１２ｂ）とを具備してなるものであ
る。なお、図１においては、センタ信号用残響信号生成
回路８ａ、サラウンド信号用残響信号生成回路８ｂ共
に、「残響信号生成回路」と表記してあり、センタ信号
用絶対値回路１０ａ、サラウンド信号用絶対値回路１０
ｂ共に、「ＡＢＳ」と表記してある。

【００１８】和信号用加算器７ａは、既に述べたよう
に、右及び左信号が入力され、これらの和の信号を生成
するためもので、公知・周知のいわゆる加算器により実
現されるものである。この和信号用加算器７ａの出力信
号は、センタ信号用残響信号生成回路８ａの第１の入力
端子１３ａに入力されるようになっている。なお、サラ
ウンド信号生成部３においては、右及び左信号が入力さ
れ、その差信号を生成する差信号用加算器７ｂの出力信
号が、サラウンド信号用残響信号生成回路８ｂの第１の
入力端子１３ａに入力されるようになっている。

【００１９】センタ信号用残響信号生成回路８ａは、和
信号用加算器７ａの出力信号を基に、その出力信号につ
いて位相差のある複数の信号を生成し、これらを加算す
ることでセンタ信号を生成するようになっているもので
ある。なお、サラウンド信号用残響信号生成回路８ｂの
場合は、差信号用加算器７ｂの出力信号を基に、その出
力信号について位相差のある複数の信号を生成し、これ
らを加算することでサラウンド信号を生成するようにな
っているものである。

【００２０】このような機能を有するセンタ信号用残響
信号生成回路８ａ（サラウンド信号用残響信号生成回路
８ｂ）の具体的な構成例としては、例えば、図２に示さ
れたようなものが好適である。なお、センタ信号用残響
信号生成回路８ａの構成とサラウンド信号用残響信号生
成回路８ｂの構成は、基本的に同一であるので、以下の
構成例の説明においては、センタ信号用残響信号生成回
路８ａを構成する構成要素の後ろに括弧書きで、サラウ
ンド信号用残響信号生成回路８ｂを構成する構成要素と
番号を記して、サラウンド信号用残響信号生成回路８ｂ
の構成の説明に代えることとする。すなわち、センタ信
号用残響信号生成回路８ａ（サラウンド信号用残響信号
生成回路８ｂ）は、センタ側残響信号用遅延器１４ａ
（サラウンド側残響信号用遅延器１４ｂ）と、複数のセ
ンタ側残響信号用乗算器１５ａ（サラウンド側残響信号
用乗算器１５ｂ）と、複数のセンタ側残響信号用加算器
１６ａ（サラウンド側残響信号用加算器１６ｂ）と、セ
ンタ側残響信号用フィルタ１７ａ（サラウンド側残響信
号用フィルタ１７ｂ）と、センタ側残響信号用利得可変
増幅器１８ａ（サラウンド側残響信号用利得可変増幅器
１８ｂ）とを具備して構成されてなるものである。セン
タ側残響信号用遅延器１４ａ（サラウンド側残響信号用
遅延器１４ｂ）は、第１の入力端子１３ａから入力され
た信号に対して遅延された信号を出力するようになって
いる公知・周知のもので、複数の出力端子を有してお
り、それぞれの出力端子から所望の遅延時間で遅延信号
を得ることができるようになっているものである。一般
的には、所定の遅延時間間隔でそれぞれの出力端子から
遅延信号が得られるようになっており、入力信号がアナ
ログ信号の場合には、例えば、いわゆる遅延線を用いて
なるものや、ＣＣＤ素子を用いてなるもの等種々の公知
・周知の素子により構成できるものである。また、入力
信号がディジタル信号の場合には、いわゆるＩＣメモリ
を用いて構成されたものが好適である。すなわち、この
ＩＣメモリを用いてなるものは、ディジタル信号が入力
される度毎に個々の記憶領域に当該ディジタル信号が記
憶されてゆくようになっていると共に、ディジタル信号
が記憶された記憶領域のいわゆるアドレスを指定するこ
とにより所望の遅延時間の信号の読み出しができるよう
になっているものである。例えば、図２においては、紙
面右側に位置するセンタ側残響信号用遅延器１４ａ（サ
ラウンド側残響信号用遅延器１４ｂ）の出力端ほど、よ
り遅延時間の大きな信号が得られるようになっている。

【００２１】複数のセンタ側残響信号用乗算器１５ａ
（サラウンド側残響信号用乗算器１５ｂ）は、センタ側
残響信号用遅延器１４ａ（サラウンド側残響信号用遅延
器１４ｂ）の出力端子の数に対応して設けられており、
各センタ側残響信号用乗算器１５ａ（サラウンド側残響
信号用乗算器１５ｂ）は、例えば、入力信号に対して同
一の定数（または、それぞれ異なる定数）を乗ずるよう
な構成となっており、その出力信号は、複数のセンタ側
残響信号用加算器１６ａ（サラウンド側残響信号用加算
器１６ｂ）に入力されるようになっている。すなわち、
複数のセンタ側残響信号用加算器１６ａ（サラウンド側
残響信号用加算器１６ｂ）は、複数のセンタ側残響信号
用乗算器１５ａ（サラウンド側残響信号用乗算器１５
ｂ）を介した遅延信号を、その遅延時間が小さいものか
ら順に累積するような接続となっており、最終の加算結
果は、センタ側残響信号用フィルタ１７ａ（サラウンド
側残響信号用フィルタ１７ｂ）に入力されるようになっ
ている。したがって、このような構成故に、複数のセン
タ側残響信号用加算器１６ａ（サラウンド側残響信号用
加算器１６ｂ）は、先の複数のセンタ側残響信号用乗算
器１５ａ（サラウンド側残響信号用乗算器１５ｂ）の数
より１つ少なく設けられているものである。なお、複数
のセンタ側残響信号用乗算器１５ａは、センタ信号側残
響信号用乗算手段を、サラウンド側残響信号用乗算器１
５ｂは、サラウンド信号側残響信号用乗算手段を、それ
ぞれ実現するものとなっている。また、複数のセンタ側
残響信号用加算器１６ａは、センタ信号側残響信号用加
算手段を、サラウンド側残響信号用加算器１６ｂは、サ
ラウンド信号側残響信号用加算手段を、それぞれ実現す
るものとなっている。

【００２２】センタ側残響信号用フィルタ１７ａ（サラ
ウンド側残響信号用フィルタ１７ｂ）は、上述したセン
タ側残響信号用遅延器１４ａ（サラウンド側残響信号用
遅延器１４ｂ）、複数のセンタ側残響信号用乗算器１５
ａ（サラウンド側残響信号用乗算器１５ｂ）及び複数の
センタ側残響信号用加算器１６ａ（サラウンド側残響信
号用加算器１６ｂ）の処理過程で乗ずる本来不要な信号
成分の除去のためのに、または、特定の周波数帯域の信
号のみを通過させるために設けられるもので、公知・周
知の構成を有するものである。センタ側残響信号用利得
可変増幅器１８ａ（サラウンド側残響信号用利得可変増
幅器１８ｂ）は、外部からの制御信号によって、利得が
可変可能に構成されてなる公知・周知の構成を有するも
ので、後述するセンタ信号用積分回路９ａ（またはサラ
ウンド信号用積分回路９ｂ）の出力信号が第２の入力端
子１３ｂを介して制御信号として入力されるようになっ
ている。そして、センタ側残響信号用フィルタ１７ａ
（サラウンド側残響信号用フィルタ１７ｂ）の出力信号
は、センタ側残響信号用利得可変増幅器１８ａ（サラウ
ンド側残響信号用利得可変増幅器１８ｂ）の第２の入力
端子１３ｂを介して入力された制御信号に応じて定まる
利得でセンタ側残響信号用利得可変増幅器１８ａ（サラ
ウンド側残響信号用利得可変増幅器１８ｂ）によって増
幅、出力されるようになっている。

【００２３】センタ信号用残響信号生成回路８ａ（サラ
ウンド信号用残響信号生成回路８ｂ）の出力信号は、セ
ンタ信号（サラウンド信号用残響信号生成回路８ｂにお
いてはサラウンド信号）として外部へ出力されると共
に、センタ信号用絶対値回路１０ａ（サラウンド信号用
絶対値回路１０ｂ）に入力され絶対値化されて、センタ
信号用加算器１２ａ（サラウンド信号用加算器１２ｂ）
に入力されるようになっている。センタ信号用加算器１
２ａ（サラウンド信号用加算器１２ｂ）には、センタ信
号用乗算器１１ａ（サラウンド信号用乗算器１１ｂ）か
らの信号も印加されるようになっており、このセンタ信
号用乗算器１１ａ（サラウンド信号用乗算器１１ｂ）か
らは、先の共通演算用加算器６からの信号に所定の定数
を乗じた信号が出力されるようになっている。

【００２４】そして、このセンタ信号用加算器１２ａ
（サラウンド信号用加算器１２ｂ）からは、センタ信号
用乗算器１１ａ（サラウンド信号用乗算器１１ｂ）の出
力信号からセンタ信号用絶対値回路１０ａ（サラウンド
信号用絶対値回路１０ｂ）の出力信号を差し引いたに等
しい信号が得られるようになっている。すなわち、換言
すれば、先の共通演算用加算器６の出力信号が｜Ｌ｜＋
｜Ｒ｜と、センタ信号用乗算器１１ａの乗算における定
数が例えばｋ1と、センタ信号用絶対値回路１０ａの出
力信号が｜Ｃ｜と、それぞれ表されるとすると、センタ
信号用加算器１２ａからは、ｋ1×（｜Ｌ｜＋｜Ｒ｜）
−｜Ｃ｜と表される出力信号が得られることとなる。な
お、同様にしてサラウンド信号用加算器１２ｂからは、
ｋ2×（｜Ｌ｜＋｜Ｒ｜）−｜Ｓ｜と表される出力信号
が得られることとなる。なお、ここで、ｋ2は、サラウ
ンド信号用乗算器１１ｂにおける定数であり、｜Ｓ｜
は、サラウンド信号用絶対値回路１０ｂの出力信号であ
る。このようなセンタ信号用加算器１２ａ（サラウンド
信号用加算器１２ｂ）の出力信号は、センタ信号用積分
回路９ａ（サラウンド信号用積分回路９ｂ）に入力され
て、積分され、先のセンタ信号用残響信号生成回路８ａ
（サラウンド信号用残響信号生成回路８ｂ）の制御信号
として第２の入力端子１３ｂへ印加されるようになって
いる。なお、上述した共通演算部１と、センタ信号用絶
対値回路１０ａと、センタ信号用乗算器１１ａと、セン
タ信号用加算器１２ａとで構成された部分は、第１の被
積分信号算出手段を実現するものとなっており、また、
共通演算部１と、サラウンド信号用絶対値回路１０ｂ
と、サラウンド信号用乗算器１１ｂと、サラウンド信号
用加算器１２ｂとで構成された部分は、第２の被積分信
号算出手段を実現するものとなっている。

【００２５】このセンタ信号用積分回路９ａ及びサラウ
ンド信号用積分回路９ｂは、基本的に同一構成を有して
なるもので、その構成を図１に示された構成例に基づい
て以下説明するが、以下の構成例の説明においては、セ
ンタ信号用積分回路９ａを構成する構成要素の後ろに括
弧書きで、サラウンド信号用積分回路９ｂを構成する構
成要素と番号を記して、サラウンド信号用積分回路９ｂ
の構成の説明に代えることとする。このセンタ信号用積
分回路９ａ（サラウンド信号用積分回路９ｂ）は、例え
ば、センタ信号側積分用乗算器１９ａ（サラウンド信号
側積分用乗算器１９ｂ）と、センタ信号側積分用加算器
２０ａ（サラウンド信号側積分用加算器２０ｂ）と、セ
ンタ信号側積分用遅延素子２１ａ（サラウンド信号側積
分用遅延素子２１ｂ）とを具備してなるもので、センタ
信号側積分用加算器２０ａ（サラウンド信号側積分用加
算器２０ｂ）には、センタ信号側積分用乗算器１９ａ
（サラウンド信号側積分用乗算器１９ｂ）の出力信号
と、センタ信号側積分用遅延素子２１ａ（サラウンド信
号側積分用遅延素子２１ｂ）の出力信号とが入力され
て、互いに足し合わされるようになっている。そして、
このセンタ信号側積分用加算器２０ａ（サラウンド信号
側積分用加算器２０ｂ）の出力信号は、センタ信号側積
分用遅延素子２１ａ（サラウンド信号側積分用遅延素子
２１ｂ）の入力段へフィードバックされる一方、センタ
信号用残響信号生成回路８ａ（サラウンド信号用残響信
号生成回路８ｂ）の第２の入力端子１３ｂへ印加される
ようになっているものである。なお、センタ信号側積分
用遅延素子２１ａ（サラウンド信号側積分用遅延素子２
１ｂ）は、このセンタ信号用積分回路９ａ（サラウンド
信号用積分回路９ｂ）へ入力される信号がディジタル信
号である場合には、センタ信号側積分用遅延素子２１ａ
（サラウンド信号側積分用遅延素子２１ｂ）の入力信号
に対して、いわゆる１サンプリング時間の遅延を与える
ものが用いられることとなる。

【００２６】次に、上記構成におけるこのサラウンド回
路の動作について説明する。まず、センタ信号用残響信
号生成回路８ａにおいては、右及び左信号の和信号を基
に、センタ信号側残響信号用遅延器１４ａによって生成
された複数の位相遅れを有する和信号が合成されること
によりセンタ信号が生成されるようになっており、この
点は、従来からのセンタ信号の生成原理と変わるところ
がないものである。しかしながら、本発明の実施の形態
においては、センタ信号用残響信号生成回路８ａの終段
には、センタ信号側残響信号用利得可変増幅器１８ａが
設けられているため、出力されるセンタ信号のレベルは
次のように変化するものとなり、この点が特に従来と異
なることとなるものである。すなわち、センタ信号用残
響信号生成回路８ａのセンタ信号側残響信号用利得可変
増幅器１８ａの利得を制御する信号は、センタ信号用加
算器１２ａの出力信号である（ｋ1×（｜Ｌ｜＋｜Ｒ
｜）−｜Ｃ｜）を時間積分したものであるので、センタ
信号用残響信号生成回路８ａのセンタ信号側残響信号用
利得可変増幅器１８ａの利得は、右及び左信号の和信号
のレベルに対して一定の比を有するものとなり、センタ
信号は、右及び左信号のレベルに応じたレベルで出力さ
れることとなる。また、右及び左信号が途切れた場合に
は、積分出力は、上述の式から解るように負の信号とな
るため、センタ信号用残響信号生成回路８ａのセンタ信
号側残響信号用利得可変増幅器１８ａの利得が抑圧され
るように作用することとなり、そのため、センタ信号は
殆ど出力されなくなる。

【００２７】サラウンド信号についても、基本的には、
上述したセンタ信号の場合と同様である。すなわち、ま
ず、サラウンド信号用残響信号生成回路８ｂにおいて
は、右信号と左信号との差信号を基に、サラウンド信号
側残響信号用遅延器１４ｂによって生成された複数の位
相遅れを有する差信号が合成されることによりサラウン
ド信号が生成されるようになっており、この点は、従来
からのサラウンド信号の生成原理と変わるところがない
ものである。しかしながら、本発明の実施の形態におい
ては、サラウンド信号用残響生成回路 の終段には、サ
ラウンド信号側残響信号用利得可変増幅器１８ｂが設け
られているため、出力されるサラウンド信号のレベルは
次のように変化するものとなり、この点が特に従来と異
なることとなるものである。すなわち、サラウンド信号
用残響信号生成回路８ｂのセンタ信号側残響信号用利得
可変増幅器１８ｂの利得を制御する信号は、サラウンド
信号用加算器１２ｂの出力信号である（ｋ2×（｜Ｌ｜
＋｜Ｒ｜）−｜Ｓ｜）を時間積分したものであるので、
サラウンド信号用残響信号生成回路８ｂのセンタ信号側
残響信号用利得可変増幅器１８ｂの利得は、右及び左信
号の和信号のレベルに対して一定の比を有するものとな
り、サラウンド信号は、右及び左信号のレベルに応じた
レベルで出力されることとなる。また、右及び左信号が
途切れた場合には、積分出力は、上述の式から解るよう
に負の信号となるため、サラウンド信号用残響信号生成
回路８ｂのセンタ信号側残響信号用利得可変増幅器１８
ｂの利得が抑圧されるように作用することとなり、その
ため、サラウンド信号は殆ど出力されなくなる。

【００２８】上述した発明の実施の形態においては、各
構成要素が、それぞれ別個のハードウェアにより構成さ
れたものであるかのように説明したが、必ずしも別個に
ハードウェアで構成される必要はなく、実際的には、い
わゆるＤＳＰ（Digital Signal Processor）を用い、上
述した各構成要素の機能を果たすようなプログラムを搭
載して構成されたものが、汎用性が高く、構成も簡素に
なるためより好適である。

【００２９】

【発明の効果】以上、述べたように、本発明によれば、
入力信号としての右及び左信号のレベルの変化に応じた
いわゆる残響信号を得ることができ、また、入力信号が
途切れた際には、残響信号の出力レベルが抑圧されるよ
うな構成とすることにより、従来と異なり、入力信号の
レベルが変化しないにも関わらず、残響信号のレベルが
変動するようなことがなくなり、さらに、入力信号が途
切れた際には、従来と異なり、残響信号のみがそれ以前
と同様のレベルで出力されるようなことがなくなるの
で、違和感のない良好なサラウンド効果を得ることがで
きる。また、残響信号生成手段において、フィルタを設
け、残響信号の周波数帯域を限定するような場合におい
ても、残響信号生成手段の終段において、出力レベルが
入力信号としての右及び左信号のレベルの変化に応じた
ものとなるように構成されているので、従来と異なり、
フィルタを設計する際、スペクトラム量の違いに起因す
る出力レベルの変動を考慮必要がなくなるので、フィル
タの設計条件を緩和することができ、より設計作業が容
易となり、ひいては回路全体の構成の簡素化、低価格化
に寄与することができることとなるものである。

【図面の簡単な説明】

【図１】本発明の実施の形態におけるサラウンド回路の
構成例を示す構成図である。

【図２】図１に示されたサラウンド回路において用いら
れるセンタ信号用残響信号生成回路及びサラウンド信号
用残響信号生成回路の構成例を示す構成図である。

【図３】従来のサラウンド回路の構成例を示す構成図で
ある。

【図４】図３に示されたサラウンド回路において用いら
れる第１及び第２の残響信号生成回路の構成例を示す構
成図である。

【符号の説明】 １…共通演算部 ２…センタ信号生成部 ３…サラウンド信号生成部 ８ａ…センタ信号用残響信号生成回路 ８ｂ…サラウンド信号用残響信号生成回路 ９ａ…センタ信号用積分回路 ９ｂ…サラウンド信号用積分回路 １４ａ…センタ信号側残響信号用遅延器 １４ｂ…サラウンド信号側残響信号用遅延器 １８ａ…センタ信号側残響信号用利得可変増幅器 １８ｂ…サラウンド信号側残響信号用利得可変増幅器 １９ａ…センタ信号側積分用乗算器 １９ｂ…サラウンド信号側積分用乗算器 ２０ａ…センタ信号側積分用加算器 ２０ｂ…サラウンド信号側積分用加算器 ２１ａ…センタ信号側積分用遅延素子 ２１ｂ…サラウンド信号側積分用遅延素子

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ステレオ信号を構成する右信号及び左信
   号が入力され、前記右及び左信号に基づく位相の異なる
   複数の信号を生成し、合成することにより残響信号を生
   成する残響信号生成手段を有してなるサラウンド回路で
   あって、 前記残響信号生成手段の終段に設けられ、制御信号に応
   じて利得が設定される利得可変増幅手段と、 前記右信号と左信号の和信号と前記利得可変増幅手段の
   出力信号との差を積分し、その積分結果を前記利得可変
   増幅手段の制御信号として出力する積分演算手段と、 を具備してなることを特徴とするサラウンド回路。
2. 【請求項２】 残響信号生成手段は、センタ信号用残響
   信号生成手段と、サラウンド信号用残響信号生成手段と
   を具備してなり、 前記センタ信号用残響信号生成手段は、 右信号と左信号との和を算出する和信号用加算器と、 前記和信号用加算器の出力信号に対して遅延を施して、
   遅延時間の異なる複数の遅延信号を出力するセンタ信号
   側残響信号用遅延器と、 前記遅延回路の複数の出力に対して、それぞれ所定の定
   数を乗じて出力するセンタ信号側残響信号用乗算手段
   と、 前記乗算手段の各出力信号を遅延時間の小さい順に累積
   加算するセンタ信号側残響信号用加算手段と、 を具備してなり、 利得可変増幅手段は、センサ信号側残響信号用利得可変
   増幅手段と、サラウンド信号側残響信号用利得可変増幅
   手段とを具備してなり、前記センタ信号側残響信号用利
   得可変増幅手段の入力段には前記センタ信号側残響信号
   用加算手段の出力段が接続され、 前記サラウンド信号用残響信号生成手段は、 右信号と左信号との差を算出する差信号用加算器と、 前記差信号用加算器の出力信号に対して遅延を施して、
   遅延時間の異なる複数の遅延信号を出力するサラウンド
   信号側残響信号用遅延器と、 前記サラウンド信号用遅延回路の複数の出力に対して、
   それぞれ所定の定数を乗じて出力するサランド信号側残
   響信号用乗算手段と、 前記サラウンド信号用乗算手段の各出力信号を遅延時間
   の小さい順に累積加算するサラウンド信号側残響信号用
   加算手段と、 を具備してなり、 前記サラウンド信号側残響信号用加算手段の出力段は、
   前記サラウンド信号側残響信号用利得可変増幅手段の入
   力段に接続されてなることを特徴とする請求項１記載の
   サラウンド回路。
3. 【請求項３】 積分演算手段は、右信号と左信号の和信
   号とセンタ信号用残響信号生成手段の出力信号との差を
   算出する第１の被積分信号算出手段と、 前記第１の被積分信号算出手段の出力信号を時間積分す
   るセンタ信号用積分手段と、 右信号と左信号の和信号とサラウンド信号用残響信号生
   成手段の出力信号との差を算出する第２の被積分信号算
   出手段と、 前記第２の被積分信号算出手段の出力信号を時間積分す
   るサラウンド信号用積分手段と、 を具備してなることを特徴とする請求項２記載のサラウ
   ンド回路。
4. 【請求項４】 センタ信号用積分手段は、入力信号を所
   定時間遅延させるセンタ信号側積分用遅延素子と、２つ
   の信号の加算を行うセンタ信号側積分用加算器と、を具
   備してなり、 前記センタ信号側積分用加算器の一方の入力段には、第
   １の被積分信号算出手段の出力信号が、前記センタ信号
   側積分用加算器の他方の入力段には、前記センタ信号側
   積分用遅延素子の出力信号が、それぞれ入力され、前記
   センタ信号側積分用加算器の出力信号がセンタ信号側残
   響信号用利得可変増幅手段の制御信号として出力される
   と共に、 前記センタ信号側積分用加算器の出力信号は、前記セン
   タ信号側積分用遅延素子へフィードバック入力されてな
   り、 サラウンド信号用積分手段は、入力信号を所定時間遅延
   させるサラウンド信号側積分用遅延素子と、２つの信号
   の加算を行うサラウンド信号側積分用加算器と、を具備
   してなり、 前記サラウンド信号側積分用加算器の一方の入力段に
   は、第２の被積分信号算出手段の出力信号が、前記サラ
   ウンド信号側積分用加算器の他方の入力段には、前記サ
   ラウンド信号側積分用遅延素子の出力信号が、それぞれ
   入力され、前記サラウンド信号側積分用加算器の出力信
   号がサラウンド信号側残響信号用利得可変増幅手段の制
   御信号として出力されると共に、 前記サラウンド信号側積分用加算器の出力信号は、前記
   サラウンド信号側積分用遅延素子へフィードバック入力
   されてなることを特徴とする請求項３記載のサラウンド
   回路。