JP3927624B2 - サラウンド回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、いわゆるサラウンド効果を得るためのサラウンド信号を発生する回路に係り、特に、出力特性の安定化を図ったサラウンド回路に関する。
【０００２】
【従来の技術】
スピーカからの音に臨場感を与える方法として、いわゆるサラウンド効果を用いる方法が従来から公知・周知となっており、このためのサラウンド回路が種々提案、実用化されている。
図３には、このような公知・周知のサラウンド回路の一例が示されており、以下、同図を参照しつつこのサラウンド回路について概括的に説明することとする。
【０００３】
このサラウンド回路は、右信号（以下「Ｒ信号」という）と左信号（以下「Ｌ信号」）とを加算してその和信号を得る第１の加算器３０と、Ｒ信号とＬ信号との差を生成する第２の加算器３１と、第１の加算器３０の出力信号を基にいわゆるセンタ信号（以下「Ｃ信号」と言う）を生成する第１の残響信号生成回路３２と、第２の加算器３１の出力信号を基にいわゆるサラウンド信号（以下「Ｓ信号」と言う）を生成する第２の残響信号生成回路３３とを具備してなるものである。
ここで、第１及び第２の残響信号生成回路３２，３３は、基本的に同一の構成を有するもので、具体的には、例えば、図４に示されたように、遅延器３４と、複数の乗算器３５と、複数の加算器３６と、フィルタ３７とを有しなるものである。
【０００４】
遅延器３４は、入力された信号（第１の加算器３０の出力信号である（Ｌ＋Ｒ）信号、または、第２の加算器３１の出力信号である（Ｌ−Ｒ）信号）に遅延を施し出力するようになっているもので、複数の遅延出力が得られるようになっているものである。
そして、この遅延器３４からの複数の遅延出力は、出力数に対応して設けられた乗算器３５にそれぞれ入力されて、それぞれ所定の係数が乗ぜられて出力されるようになっている。
【０００５】
さらに、各乗算器３５の出力信号は、遅延時間の小さい側から順に足し合わされてゆくように、乗算器３５の数より１個少なく設けられた複数の加算器３６の入力段に乗算器３５の出力段が接続されており、最終段の加算器３６の出力信号は、所望の周波数帯の信号を得るために設けられたフィルタ３７を介して外部へ出力されるようになっている。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述した従来のサラウンド回路においては、第１及び第２の残響信号生成回路３２，３３における入力信号の同相信号成分と、逆相信号成分との比の違いに起因して、入力信号であるＲ及びＬ信号のレベルが一定であっても、第１及び第２の残響信号生成回路３２，３３の出力信号のレベルが変化するため、Ｒ及びＬ信号のレベルが一定にも拘わらず、Ｒ及びＬ信号に対するＣ信号及びＳ信号のバランスが変化することとなる。換言すれば、サラウンド回路全体の出力信号レべルが変化してしまうという問題がある。
さらに、上述したサラウンド回路においては、フィルタ３７が特定の周波数帯域の残響信号のみを通過させるようなものである場合、通過信号の全体のスペクトラム量が異なることによっても上述したと同様に出力レベルが変化することとなり、上述の原因と相俟って、サラウンド回路全体の出力信号レべルのさらなる変化を招くこととなるという問題がある。
またさらに、上述したサラウンド回路においては、入力信号が途切れても残響信号だけが、第１及び第２の残響信号生成回路３２，３３が有するいわゆる遅延特性のため、入力信号が途切れた時点から遅れて出力されてしまうという問題がある。
【０００７】
本発明は、上記実状に鑑みてなされたもので、入力信号のレベルが一定の場合、出力信号のレベルも略一定とすることのでき、違和感のないサラウンド効果を得ることのできるサラウンド回路を提供するものである。
また、本発明の他の目的は、入力信号が途切れた場合には、サラウンド信号及びセンタ信号のいわゆる残響信号の発生を抑圧することのできるサラウンド回路を提供することにある。
さらに、本発明の他の目的は、スペクトラム量の違いに起因する出力レベルの変動を考慮することなく残響信号生成回路に用いられるフィルタの設計を容易にすることの可能なサラウンド回路を提供することにある。
【０００８】
【課題を解決するための手段】
請求項１記載の発明に係るサラウンド回路は、ステレオ信号を構成する右信号及び左信号が入力され、前記右信号及び前記左信号に基づく位相の異なる複数の信号を生成し、合成することにより残響信号を生成する残響信号生成手段を有してなるサラウンド回路であって、前記残響信号生成手段の終段に設けられ、制御信号に応じて利得が設定される利得可変増幅手段と、前記右信号と前記左信号の和信号と前記利得可変増幅手段の出力信号との差を積分し、その積分結果を前記利得可変増幅手段の前記制御信号として出力する積分演算手段と、を具備してなり、前記利得可変増幅手段の制御信号入力端子には前記積分演算手段の出力が接続されてなるものである。
【０００９】
かかる構成においは、積分演算手段からは、右信号及び左信号の和と利得可変増幅手段の出力信号との差の時間積分に相当する信号が得られ、利得可変増幅手段の利得を制御する制御信号として入力されることとなるため、利得可変増幅手段の利得は、右信号及び左信号のレベルの変化に応じたものとなり、そのため、右信号及び左信号のレベルが一定の場合には、出力信号のレベルも略一定とすることのできる上、右信号及び左信号が途切れた場合には、その途切れの程度が積分結果に反映され、利得可変増幅手段の利得抑圧がなされることとなるため、従来と異なり、右信号及び左信号が途切れたにも関わらず、残響信号のみがそれ以前と同様に出力されることが抑圧されることとなる。
【００１０】
特に、請求項２記載の発明のように、前記利得可変増幅手段は、センサ信号側残響信号用利得可変増幅手段と、サラウンド信号側残響信号用利得可変増幅手段とを具備してなり、前記残響信号生成手段は、センタ信号用残響信号生成手段と、サラウンド信号用残響信号生成手段とを具備してなり、前記センタ信号用残響信号生成手段は、前記右信号と前記左信号との和を算出する和信号用加算器と、前記和信号用加算器の出力信号に対して遅延を施して、遅延時間の異なる複数の遅延信号を出力するセンタ信号側残響信号用遅延器と、該センタ信号側残響信号用遅延器の複数の出力に対して、それぞれ所定の定数を乗じて出力するセンタ信号側残響信号用乗算手段と、該センタ信号側残響信号用乗算手段の各出力信号を遅延時間の小さい順に累積加算するセンタ信号側残響信号用加算手段と、前記センタ信号側残響信号用利得可変増幅手段と、を具備してなり、該センタ信号側残響信号用利得可変増幅手段の入力段には前記センタ信号側残響信号用加算手段の出力段が接続され、前記サラウンド信号用残響信号生成手段は、前記右信号と前記左信号との差を算出する差信号用加算器と、前記差信号用加算器の出力信号に対して遅延を施して、遅延時間の異なる複数の遅延信号を出力するサラウンド信号側残響信号用遅延器と、該サラウンド信号側残響信号用遅延器の複数の出力に対して、それぞれ所定の定数を乗じて出力するサラウンド信号側残響信号用乗算手段と、該サラウンド信号側残響信号用乗算手段の各出力信号を遅延時間の小さい順に累積加算するサラウンド信号側残響信号用加算手段と、前記サラウンド信号側残響信号用利得可変増幅手段と、を具備してなり、該サラウンド信号側残響信号用利得可変増幅手段の入力段には前記サラウンド信号側残響信号用加算手段の出力段が接続されてなるように構成されたものが好適である。
【００１１】
かかる構成においては、センタ信号用残響信号生成手段と、サラウンド信号用残響信号生成手段は、センタ信号側残響信号用遅延器およびサラウンド信号側残響信号用遅延器への入力信号の形態が異なる点を除いて、それぞれ基本的に同一の構成で実現されるものとなっており、全体の構成を簡素化できるようになっている。
【００１２】
より具体的には、前記積分演算手段は、前記右信号と前記左信号の和信号とセンタ信号用残響信号生成手段の出力信号との差を算出する第１の被積分信号算出手段と、該第１の被積分信号算出手段の出力信号を時間積分するセンタ信号用積分手段と、前記右信号と前記左信号の和信号と前記サラウンド信号用残響信号生成手段の出力信号との差を算出する第２の被積分信号算出手段と、該第２の被積分信号算出手段の出力信号を時間積分するサラウンド信号用積分手段と、を具備してなるように構成されてなり、さらに、前記センタ信号用積分手段は、入力信号を所定時間遅延させるセンタ信号側積分用遅延素子と、２つの信号の加算を行うセンタ信号側積分用加算器と、を具備してなり、前記センタ信号側積分用加算器の一方の入力段には、前記第１の被積分信号算出手段の出力信号が、前記センタ信号側積分用加算器の他方の入力段には、前記センタ信号側積分用遅延素子の出力信号が、それぞれ入力され、前記センタ信号側積分用加算器の出力信号が前記センタ信号側残響信号用利得可変増幅手段の制御信号として出力されると共に、前記センタ信号側積分用加算器の出力信号は、前記センタ信号側積分用遅延素子へフィードバック入力されてなり、前記サラウンド信号用積分手段は、入力信号を所定時間遅延させるサラウンド信号側積分用遅延素子と、２つの信号の加算を行うサラウンド信号側積分用加算器と、を具備してなり、前記サラウンド信号側積分用加算器の一方の入力段には、前記第２の被積分信号算出手段の出力信号が、前記サラウンド信号側積分用加算器の他方の入力段には、前記サラウンド信号側積分用遅延素子の出力信号が、それぞれ入力され、前記サラウンド信号側積分用加算器の出力信号が前記サラウンド信号側残響信号用利得可変増幅手段の制御信号として出力されると共に、前記サラウンド信号側積分用加算器の出力信号は、前記サラウンド信号側積分用遅延素子へフィードバック入力されてなるものが好適である。
【００１３】
かかる構成においては、特に、右信号及び左信号がディジタル信号として入力され、ディジタル処理する場合には、センタ信号側残響信号用利得可変増幅手段及びサラウンド信号側残響信号用利得可変増幅手段を除けば、各種加算器や乗算器等は、例えば、いわゆるＤＳＰ（Digital Signal Processor）を用い、上述した各構成要素の機能を果たすようなプログラムを搭載して構成することで簡易に実現することができ、これにより、入力信号のレベルが一定の場合、出力信号のレベルも略一定とすることができ、また、入力信号が途切れた場合には、サラウンド信号及びセンタ信号のいわゆる残響信号の発生を抑圧することができるサラウンド回路を容易に提供することができる。
【００１４】
【発明の実施の形態】
以下、図１乃び図２を参照しつつ本発明の実施に形態におけるサラウンド回路について説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
本発明の実施の形態におけるサラウンド回路は、共通演算部１と、センタ信号生成部２と、サラウンド信号生成部３とに大別されてなるものである。
共通演算部１は、後述するようにセンタ信号生成部２及びサラウンド信号生成部３とで必要となる右及び左信号の和の絶対値を生成するためのもので、第１の共通演算用絶対値回路（図１においては「ＡＢＳ」と表記）４と、第２の共通演算用絶対値回路（図１においては「ＡＢＳ」と表記）５と、共通演算用加算器６とを具備してなるものである。
【００１５】
第１の共通演算用絶対値回路４には、右信号が入力され、その絶対値出力が得られるようになっており、その絶対値出力は共通演算用加算器６の一方の入力端子に入力されるようになっている。
また、第２の共通演算用絶対値回路５には、左信号が入力され、その絶対値出力が得られるようになっており、その絶対値出力は共通演算用加算器６の他方の入力端子に入力されるようになっている。なお、右信号及び左信号は、いわゆるステレオ信号を構成するものとなっている。
そして、共通演算用加算器６からは、絶対値化された右信号及び左信号の和の信号が出力され、後述するセンタ信号生成部２及びサラウンド信号生成部３にそれぞれ入力されるようになっている。
【００１６】
センタ信号生成部２と、サラウンド信号生成部３とは、センタ信号生成部２の和信号用加算器７ａが右信号（図１においては「Ｒ」と表記）と左信号（図１においては「Ｌ」と表記）との和を得るものとなっているのに対して、サラウンド信号生成部３の差信号用加算器７ｂは、右信号と左信号との差を得るためのものとなっている点が異なるのみで、他の構成部分は基本的に同一のものである。
【００１７】
このため、以下のセンタ信号生成部２の構成の説明においては、センタ信号生成部２の構成要素の番号の後に括弧書きでサラウンド信号生成部３の対応する構成要素の番号または対応する構成要素の名称と番号を記してサラウンド信号生成部３の構成の説明に代えることとする。センタ信号生成部２は、和信号用加算器７ａと、センタ信号用残響信号生成手段８ａ（サラウンド信号用残響信号生成手段８ｂ）と、センタ信号用積分手段９ａ（サラウンド信号用積分手段９ｂ）と、センタ信号用絶対値回路１０ａ（サラウンド信号用絶対値回路１０ｂ）と、センタ信号用乗算器１１ａ（サラウンド信号用乗算器１１ｂ）と、センタ信号用加算器１２ａ（サラウンド信号用加算器１２ｂ）とを具備してなるものである。なお、図１においては、センタ信号用残響信号生成手段８ａ、サラウンド信号用残響信号生成手段８ｂ共に、「残響信号生成回路」と表記してあり、センタ信号用絶対値回路１０ａ、サラウンド信号用絶対値回路１０ｂ共に、「ＡＢＳ」と表記してある。
【００１８】
和信号用加算器７ａは、既に述べたように、右信号及び左信号が入力され、これらの和の信号を生成するためもので、公知・周知のいわゆる加算器により実現されるものである。この和信号用加算器７ａの出力信号は、センタ信号用残響信号生成手段８ａの第１の入力端子１３ａに入力されるようになっている。なお、サラウンド信号生成部３においては、右信号及び左信号が入力され、その差信号を生成する差信号用加算器７ｂの出力信号が、サラウンド信号用残響信号生成手段８ｂの第１の入力端子１３ａに入力されるようになっている。
【００１９】
センタ信号用残響信号生成手段８ａは、和信号用加算器７ａの出力信号を基に、その出力信号について位相差のある複数の信号を生成し、これらを加算することでセンタ信号を生成するようになっているものである。なお、サラウンド信号用残響信号生成手段８ｂの場合は、差信号用加算器７ｂの出力信号を基に、その出力信号について位相差のある複数の信号を生成し、これらを加算することでサラウンド信号を生成するようになっているものである。
【００２０】
このような機能を有するセンタ信号用残響信号生成手段８ａ（サラウンド信号用残響信号生成手段８ｂ）の具体的な構成例としては、例えば、図２に示されたようなものが好適である。なお、センタ信号用残響信号生成手段８ａの構成とサラウンド信号用残響信号生成手段８ｂの構成は、基本的に同一であるので、以下の構成例の説明においては、センタ信号用残響信号生成手段８ａを構成する構成要素の後ろに括弧書きで、サラウンド信号用残響信号生成手段８ｂを構成する構成要素と番号を記して、サラウンド信号用残響信号生成手段８ｂの構成の説明に代えることとする。すなわち、センタ信号用残響信号生成手段８ａ（サラウンド信号用残響信号生成手段８ｂ）は、センタ信号側残響信号用遅延器１４ａ（サラウンド信号側残響信号用遅延器１４ｂ）と、複数のセンタ側残響信号用乗算器１５ａ（サラウンド側残響信号用乗算器１５ｂ）と、複数のセンタ側残響信号用加算器１６ａ（サラウンド側残響信号用加算器１６ｂ）と、センタ側残響信号用フィルタ１７ａ（サラウンド側残響信号用フィルタ１７ｂ）と、センタ信号側残響信号用利得可変増幅手段１８ａ（サラウンド信号側残響信号用利得可変増幅手段１８ｂ）とを具備して構成されてなるものである。センタ信号側残響信号用遅延器１４ａ（サラウンド信号側残響信号用遅延器１４ｂ）は、第１の入力端子１３ａから入力された信号に対して遅延された信号を出力するようになっている公知・周知のもので、複数の出力端子を有しており、それぞれの出力端子から所望の遅延時間で遅延信号を得ることができるようになっているものである。一般的には、所定の遅延時間間隔でそれぞれの出力端子から遅延信号が得られるようになっており、入力信号がアナログ信号の場合には、例えば、いわゆる遅延線を用いてなるものや、ＣＣＤ素子を用いてなるもの等種々の公知・周知の素子により構成できるものである。また、入力信号がディジタル信号の場合には、いわゆるＩＣメモリを用いて構成されたものが好適である。すなわち、このＩＣメモリを用いてなるものは、ディジタル信号が入力される度毎に個々の記憶領域に当該ディジタル信号が記憶されてゆくようになっていると共に、ディジタル信号が記憶された記憶領域のいわゆるアドレスを指定することにより所望の遅延時間の信号の読み出しができるようになっているものである。例えば、図２においては、紙面右側に位置するセンタ信号側残響信号用遅延器１４ａ（サラウンド信号側残響信号用遅延器１４ｂ）の出力端ほど、より遅延時間の大きな信号が得られるようになっている。
【００２１】
複数のセンタ側残響信号用乗算器１５ａ（サラウンド側残響信号用乗算器１５ｂ）は、センタ信号側残響信号用遅延器１４ａ（サラウンド信号側残響信号用遅延器１４ｂ）の出力端子の数に対応して設けられており、各センタ側残響信号用乗算器１５ａ（サラウンド側残響信号用乗算器１５ｂ）は、例えば、入力信号に対して同一の定数（または、それぞれ異なる定数）を乗ずるような構成となっており、その出力信号は、複数のセンタ側残響信号用加算器１６ａ（サラウンド側残響信号用加算器１６ｂ）に入力されるようになっている。すなわち、複数のセンタ側残響信号用加算器１６ａ（サラウンド側残響信号用加算器１６ｂ）は、複数のセンタ側残響信号用乗算器１５ａ（サラウンド側残響信号用乗算器１５ｂ）を介した遅延信号を、その遅延時間が小さいものから順に累積するような接続となっており、最終の加算結果は、センタ側残響信号用フィルタ１７ａ（サラウンド側残響信号用フィルタ１７ｂ）に入力されるようになっている。したがって、このような構成故に、複数のセンタ側残響信号用加算器１６ａ（サラウンド側残響信号用加算器１６ｂ）は、先の複数のセンタ側残響信号用乗算器１５ａ（サラウンド側残響信号用乗算器１５ｂ）の数より１つ少なく設けられているものである。なお、複数のセンタ側残響信号用乗算器１５ａは、センタ信号側残響信号用乗算手段を、サラウンド側残響信号用乗算器１５ｂは、サラウンド信号側残響信号用乗算手段を、それぞれ実現するものとなっている。また、複数のセンタ側残響信号用加算器１６ａは、センタ信号側残響信号用加算手段を、サラウンド側残響信号用加算器１６ｂは、サラウンド信号側残響信号用加算手段を、それぞれ実現するものとなっている。
【００２２】
センタ側残響信号用フィルタ１７ａ（サラウンド側残響信号用フィルタ１７ｂ）は、上述したセンタ信号側残響信号用遅延器１４ａ（サラウンド信号側残響信号用遅延器１４ｂ）、複数のセンタ側残響信号用乗算器１５ａ（サラウンド側残響信号用乗算器１５ｂ）及び複数のセンタ側残響信号用加算器１６ａ（サラウンド側残響信号用加算器１６ｂ）の処理過程で乗ずる本来不要な信号成分の除去のために、または、特定の周波数帯域の信号のみを通過させるために設けられるもので、公知・周知の構成を有するものである。センタ信号側残響信号用利得可変増幅手段１８ａ（サラウンド信号側残響信号用利得可変増幅手段１８ｂ）は、外部からの制御信号によって、利得が可変可能に構成されてなる公知・周知の構成を有するもので、後述するセンタ信号用積分手段９ａ（またはサラウンド信号用積分手段９ｂ）の出力信号が第２の入力端子１３ｂを介して制御信号として入力されるようになっている。そして、センタ側残響信号用フィルタ１７ａ（サラウンド側残響信号用フィルタ１７ｂ）の出力信号は、センタ信号側残響信号用利得可変増幅手段１８ａ（サラウンド信号側残響信号用利得可変増幅手段１８ｂ）の第２の入力端子１３ｂを介して入力された制御信号に応じて定まる利得でセンタ信号側残響信号用利得可変増幅手段１８ａ（サラウンド信号側残響信号用利得可変増幅手段１８ｂ）によって増幅、出力されるようになっている。
【００２３】
センタ信号用残響信号生成手段８ａ（サラウンド信号用残響信号生成手段８ｂ）の出力信号は、センタ信号（サラウンド信号用残響信号生成手段８ｂにおいてはサラウンド信号）として外部へ出力されると共に、センタ信号用絶対値回路１０ａ（サラウンド信号用絶対値回路１０ｂ）に入力され絶対値化されて、センタ信号用加算器１２ａ（サラウンド信号用加算器１２ｂ）に入力されるようになっている。センタ信号用加算器１２ａ（サラウンド信号用加算器１２ｂ）には、センタ信号用乗算器１１ａ（サラウンド信号用乗算器１１ｂ）からの信号も印加されるようになっており、このセンタ信号用乗算器１１ａ（サラウンド信号用乗算器１１ｂ）からは、先の共通演算用加算器６からの信号に所定の定数を乗じた信号が出力されるようになっている。
【００２４】
そして、このセンタ信号用加算器１２ａ（サラウンド信号用加算器１２ｂ）からは、センタ信号用乗算器１１ａ（サラウンド信号用乗算器１１ｂ）の出力信号からセンタ信号用絶対値回路１０ａ（サラウンド信号用絶対値回路１０ｂ）の出力信号を差し引いたに等しい信号が得られるようになっている。すなわち、換言すれば、先の共通演算用加算器６の出力信号が｜Ｌ｜＋｜Ｒ｜と、センタ信号用乗算器１１ａの乗算における定数が例えばｋ1と、センタ信号用絶対値回路１０ａの出力信号が｜Ｃ｜と、それぞれ表されるとすると、センタ信号用加算器１２ａからは、ｋ1×（｜Ｌ｜＋｜Ｒ｜）−｜Ｃ｜と表される出力信号が得られることとなる。なお、同様にしてサラウンド信号用加算器１２ｂからは、ｋ2×（｜Ｌ｜＋｜Ｒ｜）−｜Ｓ｜と表される出力信号が得られることとなる。なお、ここで、ｋ2は、サラウンド信号用乗算器１１ｂにおける定数であり、｜Ｓ｜は、サラウンド信号用絶対値回路１０ｂの出力信号である。このようなセンタ信号用加算器１２ａ（サラウンド信号用加算器１２ｂ）の出力信号は、センタ信号用積分手段９ａ（サラウンド信号用積分手段９ｂ）に入力されて、積分され、先のセンタ信号用残響信号生成手段８ａ（サラウンド信号用残響信号生成手段８ｂ）の制御信号として第２の入力端子１３ｂへ印加されるようになっている。なお、上述した共通演算部１と、センタ信号用絶対値回路１０ａと、センタ信号用乗算器１１ａと、センタ信号用加算器１２ａとで構成された部分は、第１の被積分信号算出手段を実現するものとなっており、また、共通演算部１と、サラウンド信号用絶対値回路１０ｂと、サラウンド信号用乗算器１１ｂと、サラウンド信号用加算器１２ｂとで構成された部分は、第２の被積分信号算出手段を実現するものとなっている。
【００２５】
このセンタ信号用積分手段９ａ及びサラウンド信号用積分手段９ｂは、基本的に同一構成を有してなるもので、その構成を図１に示された構成例に基づいて以下説明するが、以下の構成例の説明においては、センタ信号用積分手段９ａを構成する構成要素の後ろに括弧書きで、サラウンド信号用積分手段９ｂを構成する構成要素と番号を記して、サラウンド信号用積分手段９ｂの構成の説明に代えることとする。このセンタ信号用積分手段９ａ（サラウンド信号用積分手段９ｂ）は、例えば、センタ信号側積分用乗算器１９ａ（サラウンド信号側積分用乗算器１９ｂ）と、センタ信号側積分用加算器２０ａ（サラウンド信号側積分用加算器２０ｂ）と、センタ信号側積分用遅延素子２１ａ（サラウンド信号側積分用遅延素子２１ｂ）とを具備してなるもので、センタ信号側積分用加算器２０ａ（サラウンド信号側積分用加算器２０ｂ）には、センタ信号側積分用乗算器１９ａ（サラウンド信号側積分用乗算器１９ｂ）の出力信号と、センタ信号側積分用遅延素子２１ａ（サラウンド信号側積分用遅延素子２１ｂ）の出力信号とが入力されて、互いに足し合わされるようになっている。そして、このセンタ信号側積分用加算器２０ａ（サラウンド信号側積分用加算器２０ｂ）の出力信号は、センタ信号側積分用遅延素子２１ａ（サラウンド信号側積分用遅延素子２１ｂ）の入力段へフィードバックされる一方、センタ信号用残響信号生成手段８ａ（サラウンド信号用残響信号生成手段８ｂ）の第２の入力端子１３ｂへ印加されるようになっているものである。なお、センタ信号側積分用遅延素子２１ａ（サラウンド信号側積分用遅延素子２１ｂ）は、このセンタ信号用積分手段９ａ（サラウンド信号用積分手段９ｂ）へ入力される信号がディジタル信号である場合には、センタ信号側積分用遅延素子２１ａ（サラウンド信号側積分用遅延素子２１ｂ）の入力信号に対して、いわゆる１サンプリング時間の遅延を与えるものが用いられることとなる。
【００２６】
次に、上記構成におけるこのサラウンド回路の動作について説明する。まず、センタ信号用残響信号生成手段８ａにおいては、右信号及び左信号の和信号を基に、センタ信号側残響信号用遅延器１４ａによって生成された複数の位相遅れを有する和信号が合成されることによりセンタ信号が生成されるようになっており、この点は、従来からのセンタ信号の生成原理と変わるところがないものである。しかしながら、本発明の実施の形態においては、センタ信号用残響信号生成手段８ａの終段には、センタ信号側残響信号用利得可変増幅手段１８ａが設けられているため、出力されるセンタ信号のレベルは次のように変化するものとなり、この点が特に従来と異なることとなるものである。すなわち、センタ信号用残響信号生成手段８ａのセンタ信号側残響信号用利得可変増幅手段１８ａの利得を制御する信号は、センタ信号用加算器１２ａの出力信号である（ｋ1×（｜Ｌ｜＋｜Ｒ｜）−｜Ｃ｜）を時間積分したものであるので、センタ信号用残響信号生成手段８ａのセンタ信号側残響信号用利得可変増幅手段１８ａの利得は、右信号及び左信号の和信号のレベルに対して一定の比を有するものとなり、センタ信号は、右信号及び左信号のレベルに応じたレベルで出力されることとなる。また、右信号及び左信号が途切れた場合には、積分出力は、上述の式から解るように負の信号となるため、センタ信号用残響信号生成手段８ａのセンタ信号側残響信号用利得可変増幅手段１８ａの利得が抑圧されるように作用することとなり、そのため、センタ信号は殆ど出力されなくなる。
【００２７】
サラウンド信号についても、基本的には、上述したセンタ信号の場合と同様である。すなわち、まず、サラウンド信号用残響信号生成手段８ｂにおいては、右信号と左信号との差信号を基に、サラウンド信号側残響信号用遅延器１４ｂによって生成された複数の位相遅れを有する差信号が合成されることによりサラウンド信号が生成されるようになっており、この点は、従来からのサラウンド信号の生成原理と変わるところがないものである。しかしながら、本発明の実施の形態においては、サラウンド信号用残響信号生成手段８ｂの終段には、サラウンド信号側残響信号用利得可変増幅手段１８ｂが設けられているため、出力されるサラウンド信号のレベルは次のように変化するものとなり、この点が特に従来と異なることとなるものである。すなわち、サラウンド信号用残響信号生成手段８ｂのセンタ信号側残響信号用利得可変増幅手段１８ｂの利得を制御する信号は、サラウンド信号用加算器１２ｂの出力信号である（ｋ2×（｜Ｌ｜＋｜Ｒ｜）−｜Ｓ｜）を時間積分したものであるので、サラウンド信号用残響信号生成手段８ｂのセンタ信号側残響信号用利得可変増幅手段１８ｂの利得は、右信号及び左信号の和信号のレベルに対して一定の比を有するものとなり、サラウンド信号は、右信号及び左信号のレベルに応じたレベルで出力されることとなる。また、右信号及び左信号が途切れた場合には、積分出力は、上述の式から解るように負の信号となるため、サラウンド信号用残響信号生成手段８ｂのセンタ信号側残響信号用利得可変増幅手段１８ｂの利得が抑圧されるように作用することとなり、そのため、サラウンド信号は殆ど出力されなくなる。
【００２８】
上述した発明の実施の形態においては、各構成要素が、それぞれ別個のハードウェアにより構成されたものであるかのように説明したが、必ずしも別個にハードウェアで構成される必要はなく、実際的には、いわゆるＤＳＰ（Digital Signal Processor）を用い、上述した各構成要素の機能を果たすようなプログラムを搭載して構成されたものが、汎用性が高く、構成も簡素になるためより好適である。
【００２９】
以上、述べたように、本発明によれば、入力信号としての右信号及び左信号のレベルの変化に応じたいわゆる残響信号を得ることができ、また、入力信号が途切れた際には、残響信号の出力レベルが抑圧されるような構成とすることにより、従来と異なり、入力信号のレベルが変化しないにも関わらず、残響信号のレベルが変動するようなことがなくなり、さらに、入力信号が途切れた際には、従来と異なり、残響信号のみがそれ以前と同様のレベルで出力されるようなことがなくなるので、違和感のない良好なサラウンド効果を得ることができる。また、残響信号生成手段において、フィルタを設け、残響信号の周波数帯域を限定するような場合においても、残響信号生成手段の終段において、出力レベルが入力信号としての右信号及び左信号のレベルの変化に応じたものとなるように構成されているので、従来と異なり、フィルタを設計する際、スペクトラム量の違いに起因する出力レベルの変動を考慮必要がなくなるので、フィルタの設計条件を緩和することができ、より設計作業が容易となり、ひいては回路全体の構成の簡素化、低価格化に寄与することができることとなるものである。
【図面の簡単な説明】
【図１】本発明の実施の形態におけるサラウンド回路の構成例を示す構成図である。
【図２】図１に示されたサラウンド回路において用いられるセンタ信号用残響信号生成手段及びサラウンド信号用残響信号生成手段の構成例を示す構成図である。
【図３】従来のサラウンド回路の構成例を示す構成図である。
【図４】図３に示されたサラウンド回路において用いられる第１及び第２の残響信号生成回路の構成例を示す構成図である。
【符号の説明】
１…共通演算部
２…センタ信号生成部
３…サラウンド信号生成部
８ａ…センタ信号用残響信号生成手段
８ｂ…サラウンド信号用残響信号生成手段
９ａ…センタ信号用積分手段
９ｂ…サラウンド信号用積分手段
１４ａ…センタ信号側残響信号用遅延器
１４ｂ…サラウンド信号側残響信号用遅延器
１８ａ…センタ信号側残響信号用利得可変増幅手段
１８ｂ…サラウンド信号側残響信号用利得可変増幅手段
１９ａ…センタ信号側積分用乗算器
１９ｂ…サラウンド信号側積分用乗算器
２０ａ…センタ信号側積分用加算器
２０ｂ…サラウンド信号側積分用加算器
２１ａ…センタ信号側積分用遅延素子
２１ｂ…サラウンド信号側積分用遅延素子

Claims (4)

1. ステレオ信号を構成する右信号及び左信号が入力され、前記右信号及び前記左信号に基づく位相の異なる複数の信号を生成し、合成することにより残響信号を生成する残響信号生成手段を有してなるサラウンド回路であって、
   前記残響信号生成手段の終段に設けられ、制御信号に応じて利得が設定される利得可変増幅手段と、
   前記右信号と前記左信号の和信号と前記利得可変増幅手段の出力信号との差を積分し、その積分結果を前記利得可変増幅手段の前記制御信号として出力する積分演算手段と、
   を具備してなり、
   前記利得可変増幅手段の制御信号入力端子には前記積分演算手段の出力が接続されてなることを特徴とするサラウンド回路。
2. 前記利得可変増幅手段は、センサ信号側残響信号用利得可変増幅手段と、サラウンド信号側残響信号用利得可変増幅手段とを具備してなり、
   前記残響信号生成手段は、センタ信号用残響信号生成手段と、サラウンド信号用残響信号生成手段とを具備してなり、
   前記センタ信号用残響信号生成手段は、
   前記右信号と前記左信号との和を算出する和信号用加算器と、
   前記和信号用加算器の出力信号に対して遅延を施して、遅延時間の異なる複数の遅延信号を出力するセンタ信号側残響信号用遅延器と、
   該センタ信号側残響信号用遅延器の複数の出力に対して、それぞれ所定の定数を乗じて出力するセンタ信号側残響信号用乗算手段と、
   該センタ信号側残響信号用乗算手段の各出力信号を遅延時間の小さい順に累積加算するセンタ信号側残響信号用加算手段と、
   前記センタ信号側残響信号用利得可変増幅手段と、
   を具備してなり、
   該センタ信号側残響信号用利得可変増幅手段の入力段には前記センタ信号側残響信号用加算手段の出力段が接続され、
   前記サラウンド信号用残響信号生成手段は、
   前記右信号と前記左信号との差を算出する差信号用加算器と、
   前記差信号用加算器の出力信号に対して遅延を施して、遅延時間の異なる複数の遅延信号を出力するサラウンド信号側残響信号用遅延器と、
   該サラウンド信号側残響信号用遅延器の複数の出力に対して、それぞれ所定の定数を乗じて出力するサラウンド信号側残響信号用乗算手段と、
   該サラウンド信号側残響信号用乗算手段の各出力信号を遅延時間の小さい順に累積加算するサラウンド信号側残響信号用加算手段と、
   前記サラウンド信号側残響信号用利得可変増幅手段と、
   を具備してなり、
   該サラウンド信号側残響信号用利得可変増幅手段の入力段には前記サラウンド信号側残響信号用加算手段の出力段が接続されてなることを特徴とする請求項１記載のサラウンド回路。
3. 前記積分演算手段は、前記右信号と前記左信号の和信号とセンタ信号用残響信号生成手段の出力信号との差を算出する第１の被積分信号算出手段と、
   該第１の被積分信号算出手段の出力信号を時間積分するセンタ信号用積分手段と、
   前記右信号と前記左信号の和信号と前記サラウンド信号用残響信号生成手段の出力信号との差を算出する第２の被積分信号算出手段と、
   該第２の被積分信号算出手段の出力信号を時間積分するサラウンド信号用積分手段と、
   を具備してなることを特徴とする請求項２記載のサラウンド回路。
4. 前記センタ信号用積分手段は、入力信号を所定時間遅延させるセンタ信号側積分用遅延素子と、２つの信号の加算を行うセンタ信号側積分用加算器と、を具備してなり、
   前記センタ信号側積分用加算器の一方の入力段には、前記第１の被積分信号算出手段の出力信号が、前記センタ信号側積分用加算器の他方の入力段には、前記センタ信号側積分用遅延素子の出力信号が、それぞれ入力され、前記センタ信号側積分用加算器の出力信号が前記センタ信号側残響信号用利得可変増幅手段の制御信号として出力されると共に、
   前記センタ信号側積分用加算器の出力信号は、前記センタ信号側積分用遅延素子へフィードバック入力されてなり、
   前記サラウンド信号用積分手段は、入力信号を所定時間遅延させるサラウンド信号側積分用遅延素子と、２つの信号の加算を行うサラウンド信号側積分用加算器と、を具備してなり、
   前記サラウンド信号側積分用加算器の一方の入力段には、前記第２の被積分信号算出手段の出力信号が、前記サラウンド信号側積分用加算器の他方の入力段には、前記サラウンド信号側積分用遅延素子の出力信号が、それぞれ入力され、前記サラウンド信号側積分用加算器の出力信号が前記サラウンド信号側残響信号用利得可変増幅手段の制御信号として出力されると共に、
   前記サラウンド信号側積分用加算器の出力信号は、前記サラウンド信号側積分用遅延素子へフィードバック入力されてなることを特徴とする請求項３記載のサラウンド回路。

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