JPH1065910A - 画像データ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】処理回路が２以上の基板に分けて実装されてい
る場合に、クロック変換および主走査方向の処理タイミ
ングの変換を簡単な構成でかつ安価に実現できる画像デ
ータ処理装置を提供すること。 【解決手段】ディジタル基板50に実装されているズーム
処理回路54は、２個のラインメモリ57a,57b を含み、画
像データをラインメモリ57に書き込んだ後読み出すこと
によってズーム処理を行うものである。メモリ57へのデ
ータ書込みは、アナログ基板40に実装された第１発振回
路42で発振される第１クロックCLK1に同期し、かつ処理
タイミングＥＮ１が与えられるタイミングで行われる。
メモリ57からのデータ読出しは、第２発振回路52で発振
される第２クロックCLK2に同期し、かつ処理タイミング
ＥＮ２が与えられるタイミングで行われる。これによ
り、クロック変換および主走査方向の処理タイミングの
変換が実現される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、たとえばディジ
タル複写機などの画像形成装置に適用され、読取センサ
で読み取られた原稿画像に対応する画像データを処理す
るための画像データ処理装置に関する。

【０００２】

【従来の技術】従来、ＣＣＤ(Charge Coupled Device)
などの読取センサで原稿画像を読み取って原稿画像に対
応する画像データを作成し、この作成された画像データ
に種々の画像処理を施して所定の画像を用紙に形成する
ディジタル複写機が知られている。

【０００３】画像処理には、読取センサから出力される
アナログ画像データにアナログ／ディジタル（Ａ／Ｄ）
変換を施してディジタル画像データを作成する処理、画
像の輪郭を強調したりするためのフィルタ処理、画像を
拡大したり縮小したりするために画素の重複または間引
きを行うためのズーム処理、および画像を階調表現する
ための階調処理などが含まれる。

【０００４】これらの画像処理を実行する処理回路は、
２以上の基板に分けて実装される場合が多く、たとえ
ば、Ａ／Ｄ変換回路を含むアナログ処理回路と、フィル
タ処理、ズーム処理および階調処理を含むディジタル処
理回路とは、それぞれ、アナログ基板およびディジタル
基板に実装される。これは、１つの基板にすべての回路
を実装すると基板の物理的な占有スペースが大きくなる
ことや、アナログ処理回路とディジタル処理回路とで取
扱画素数が異なることなどの理由による。

【０００５】アナログ処理回路では、読取センサで決め
られた画素数以上を取り扱うが、良好な読取りを行うた
めには、一般的に取扱画素数を最小にし、動作クロック
の周波数を低くする必要がある。一方、ディジタル処理
回路では、最低限必要な画素数以外に、各画像処理を実
行する過程で発生する画素遅延を考慮した画素数を取り
扱う必要がある。そのため、それぞれ最適な周波数のク
ロックを使用するためには、アナログ基板とディジタル
基板とで別々のクロック発生回路を用いる方が好まし
い。

【０００６】そこで、たとえば図４に示すような構成の
ディジタル複写機が提案されている。このディジタル複
写機では、クロック発生回路１０２，２０２がそれぞれ
アナログ基板１００およびディジタル基板２００に実装
されている。クロック発生回路１０２，２０２で発生さ
れるクロックＣＬＫ１，ＣＬＫ２は、それぞれ、アナロ
グ処理回路１０１およびディジタル処理回路２０１に与
えられるようになっている。

【０００７】ディジタル基板２００の最前段には、ＳＲ
ＡＭやＦＩＦＯで構成されたラインメモリ２０３が設置
されている。アナログ処理回路１０１から与えられるデ
ィジタル画像データのうちライトイネーブル信号ＷＥＮ
Ｌによって特定された有効画像に対応するディジタル画
像データは、クロックＣＬＫ１に同期してラインメモリ
２０３に書き込まれる。また、この書き込まれたディジ
タル画像データは、第１処理回路２０４からリードイネ
ーブル信号ＲＥＮＬが与えられることに応答してクロッ
クＣＬＫ２に同期して読み出される。

【０００８】この構成によれば、クロック発生回路１０
２，２０２をそれぞれ基板ごとに分けて設けているか
ら、クロックの遅延に起因する不具合を解消できる。し
かも、ラインメモリ２０３との間のデータの書込みおよ
び読出しをそれぞれ異なるタイミングでクロックＣＬＫ
１，ＣＬＫ２に同期させることでクロック変換および主
走査方向の処理タイミングの変換が実現されているか
ら、２種類のクロックの非同期が問題となることもな
い。

【０００９】

【発明が解決しようとする課題】しかし、上述した従来
のディジタル複写機では、クロック変換および主走査方
向の処理タイミングの変換を行うための専用のラインメ
モリ２０３をわざわざ設ける必要があるから、構成が複
雑になるとともに、装置コストが上昇するという新たな
不具合が生じることになる。

【００１０】一方、ディジタル処理回路２０１には、ズ
ーム処理回路２０５などのように、所定の画像処理を行
うために必要なラインメモリ２０６ａ，２０６ｂが予め
備えられている場合がある。本出願人は、このような所
定の画像処理を行うためのメモリを利用することによっ
て、クロック変換および主走査方向の処理タイミングを
実現することができないかと考えた。

【００１１】この発明は上述の技術的背景に鑑みてなさ
れたもので、処理回路が２以上の基板に分けて実装され
ている場合に、所定の画像処理を行うために必要なメモ
リを利用することで、クロック変換および主走査方向の
処理タイミングの変換を簡単な構成でかつ安価に実現で
きる画像データ処理装置を提供することを目的とする。

【００１２】

【課題を解決するための手段】上記目的を達成するため
の本発明は、第１クロックを発生するための第１クロッ
ク発生手段と、第２クロックを発生するための第２クロ
ック発生手段と、上記第１クロック発生手段で発生され
る第１クロックに同期して画像データに所定の画像処理
を施すための第１処理手段と、メモリを有し、上記第１
処理手段で処理が施された画像データを、主走査方向に
関する第１処理タイミングで、上記第１クロック発生手
段で発生される第１クロックに同期して上記メモリに書
き込むとともに、このメモリに書き込まれている画像デ
ータを、主走査方向に関する第２処理タイミングで、上
記第２クロック発生手段で発生される第２クロックに同
期して読み出すことによって、所定の画像処理を行うた
めの第２処理手段とを含むことを特徴とする画像データ
処理装置である。

【００１３】上記第２処理手段は、たとえば請求項２記
載の発明のように、画像を拡大または縮小するためのズ
ーム処理を行うものであってもよい。本発明では、画像
データを第１処理タイミングで第１クロックに同期して
メモリに書き込むとともに、このメモリに書き込まれた
画像データを第２処理タイミングで第２クロックに同期
して読み出している。したがって、たとえば第１クロッ
ク発生手段および第１処理手段と、第２クロック発生手
段および第２処理手段とをそれぞれ別の基板に分けて実
装した場合でも、新たな構成を追加することなく、クロ
ック変換および主走査方向の処理タイミングの変換を実
現できる。

【００１４】

【発明の実施の形態】以下では、この発明の実施の形態
を、添付図面を参照して詳細に説明する。図１は、この
発明の一実施形態にかかるディジタル複写機の構成を示
すブロック図である。このディジタル複写機は、読取セ
ンサ１０で読み取られた原稿画像に対応する画像データ
に画像処理部２０で所定の画像処理を施し、処理後の画
像データに対応する画像を出力装置３０により用紙に形
成するものである。

【００１５】読取センサ１０は、一次元ＣＣＤ(Charge
Coupled Device) などで構成されたもので、アナログ処
理回路４１から駆動信号ＣＣＬＫが与えられたことに応
答して原稿画像を光学的に読み取って、原稿画像の濃淡
に応じたアナログ画像データを１ラインごとに出力する
ものである。出力されるアナログ画像データは、画像処
理部２０に与えられる。

【００１６】画像処理部２０は、アナログ処理回路４１
およびディジタル処理回路５１を有している。アナログ
処理回路４１およびディジタル処理回路５１は、基板の
設置スペースの節約等の関係から、アナログ基板４０お
よびディジタル基板５０に分けて実装されている。アナ
ログ処理回路４１は、第１処理手段に相当し、主とし
て、読取センサ１０から与えられるアナログ画像データ
をディジタル画像データに変換するためのもので、変換
後のディジタル画像データはディジタル処理回路５１に
与えられる。

【００１７】ディジタル処理回路５１は、輪郭強調のた
めの微分処理および平滑化のための積分処理を含むフィ
ルタ処理などを実行するための第１処理回路５３、ズー
ム処理を実行するための第２処理手段に相当するズーム
処理回路５４、ならびにディザ処理および２値化処理を
含む階調処理を実行するための第２処理回路５５を有し
ている。

【００１８】アナログ処理回路４１から与えられたディ
ジタル画像データは、第１処理回路５３においてフィル
タ処理などが施された後、ズーム処理回路５４において
ズーム処理が施され、さらに第２処理回路５５において
階調処理が施される。画像処理後のディジタル画像デー
タは、出力装置３０に与えられる。出力装置３０は、い
ずれも図示しない、露光用光源、感光体ドラムを含む画
像形成部、用紙を画像形成部に向けて搬送する搬送部、
および排紙部を有する。出力装置３０は、ディジタル処
理回路５１からディジタル画像データが与えられると、
露光用光源を駆動し、与えられるディジタル画像データ
に応じて光を照射させる。その結果、感光体ドラムが露
光され、原稿画像に所定の画像処理を施した画像に応じ
た静電潜像が感光体ドラムに形成される。その後、画像
形成部では、感光体ドラムに形成された静電潜像に対応
するトナー像が形成される。トナー像は、搬送部により
搬送されてきた用紙に転写される。その結果、原稿画像
に所定の画像処理を施した画像が用紙に形成されること
になる。画像形成後の複写紙は、排紙部により機外に排
出される。これにより、この装置における一連の処理が
終了する。

【００１９】アナログ基板４０には、第１クロック発生
手段に相当する第１発振回路４２が実装されている。第
１発振回路４２は、水晶発振回路などで構成され、所定
のクロック周波数の第１クロックＣＬＫ１を発振するも
のである。第１クロックＣＬＫ１は、アナログ処理回路
４１に与えられる。また、ライン７０を介して、第１処
理回路５３およびズーム処理回路５４に与えられる。

【００２０】ディジタル基板５０には、第２クロック発
生手段に相当する第２発振回路５２が実装されている。
第２発振回路５２は、水晶発振回路などで構成され、所
定のクロック周波数の第２クロックＣＬＫ２を発振する
ものである。第２クロックＣＬＫ２は、ズーム処理回路
５４および第２処理回路５５に与えられる。アナログ処
理回路４１における画像処理は、第１発振回路４２から
与えられる第１クロックＣＬＫ１に同期して行われる。
すなわち、アナログ処理回路４１は、第１クロックＣＬ
Ｋ１に同期して１ライン分のアナログ画像データをディ
ジタル画像データに変換し、さらに第１クロックＣＬＫ
１に同期してディジタル画像データをディジタル処理回
路５１に与える。

【００２１】また、アナログ処理回路４１は、第１クロ
ックＣＬＫ１に同期してライトイネーブル信号ＷＥＮＬ
をディジタル処理回路５１に与える。ライトイネーブル
信号ＷＥＮＬは、ディジタル処理回路５１に与えられる
１ライン分のディジタル画像データのうち有効画像に対
応するディジタル画像データを指定するためのものであ
る。これにより、ディジタル処理回路５１は、１ライン
分のディジタル画像データのうち処理すべきディジタル
画像データを特定できる。

【００２２】第１処理回路５３は、第１発振回路４２か
らライン７０を介して与えられる第１クロックＣＬＫ１
に同期して動作するもので、アナログ処理回路４１から
１ライン分のディジタル画像データが与えられると、ラ
イトイネーブル信号ＷＥＮＬを参照して有効画像に対応
するディジタル画像データを抽出し、この抽出されたデ
ィジタル画像データに対してフィルタ処理を実行する。

【００２３】第１処理回路５３は、処理済のディジタル
画像データを第１クロックＣＬＫ１に同期させてズーム
処理回路５４に与える。このとき、第１処理タイミング
に相当する主走査方向の書込みに関するタイミングを指
定するためのタイミング信号ＥＮ１を第１クロックＣＬ
Ｋ１に同期させてズーム処理回路５４に与える。さら
に、１ライン分のディジタル画像データを出力するたび
に、主走査方向の処理タイミングを指示するための水平
同期信号ＨＳＹＮＣをズーム処理回路５４に与える。

【００２４】なお、第１処理回路５３に与えられる第１
クロックＣＬＫ１は、別基板であるアナログ基板４０に
実装されている第１発振回路４２からライン７０を介し
て与えられるから、所定の遅延時間だけ遅延する。しか
し、この遅延は第１処理回路５３で行われる処理にはあ
まり影響はなく、また最終的な画質に影響するわけでも
ないから、特に問題はない。

【００２５】ズーム処理回路５４は、ズーム処理回路５
４の中枢として機能する本体部５６、およびＳＲＡＭな
どで構成された２個のラインメモリ５７ａ，５７ｂ（以
下総称するときは「ラインメモリ５７」という。）を含
む。ズーム処理回路５４では、第１処理回路５３から与
えられるディジタル画像データをラインメモリ５７に書
き込み、この書き込まれたディジタル画像データを読み
出すことによって、ズーム処理が行われる。

【００２６】ラインメモリ５７へのディジタル画像デー
タの書込みは、第１発振回路４２からライン７０を介し
て与えられる第１クロックＣＬＫ１に同期して行われ
る。ラインメモリ５７からのディジタル画像データの読
出しは、第２発振回路５２から与えられる第２クロック
ＣＬＫ２に同期して行われる。第２処理回路５５は、第
２クロックＣＬＫ２に同期して動作し、第２処理タイミ
ングに相当する主走査方向の読出しに関するタイミング
を指示するためのタイミング信号ＥＮ２を与える。その
結果、ズーム処理回路５４から１ライン分のディジタル
画像データが読み出され、第２処理回路５５に与えられ
る。第２処理回路５５は、このディジタル画像データに
対して階調処理を施し、出力装置３０に順次与える。

【００２７】図２は、ズーム処理回路５４の内部の電気
的構成を示すブロック図である。本体部５６には、セレ
クタ６０ａ，６０ｂ（以下総称するときは「セレクタ６
０」という。）がラインメモリ５７ａ，５７ｂにそれぞ
れ対応付けて備えられている。第１処理回路５３から与
えられるディジタル画像データは、セレクタ６０に与え
られるようになっている。

【００２８】セレクタ６０は、ライン制御部６１によっ
て、ディジタル画像データをラインメモリ５７に書き込
むための書込モード、およびラインメモリ５７に書き込
まれているディジタル画像データを読み出すための読出
モードのいずれかに設定される。この場合、セレクタ６
０ａ，６０ｂが同じモードに設定されることはなく、一
方が書込モードに設定される場合には、他方は読出モー
ドに設定される。

【００２９】ライン制御回路６１には、第１処理回路５
３から水平同期信号ＨＳＹＮＣが与えられる。ライン制
御回路６１は、第１処理回路５３から水平同期信号ＨＳ
ＹＮＣが与えられるたびに、一方のセレクタ６０を書込
モード／読出モードに交互に切り換えるとともに、他方
のセレクタ６０を読出モード／書込モードに交互に切り
換える。

【００３０】ズーム処理回路５４にはまた、ライトアド
レスカウンタ６２およびリードアドレスカウンタ６３が
備えられている。ライトアドレスカウンタ６２には、第
１クロックＣＬＫ１が常時与えられている。また、ライ
トアドレスカウンタ６２には、第１処理回路５３からの
タイミング信号ＥＮ１が与えられる。ライトアドレスカ
ウンタ６２は、タイミング信号ＥＮ１が与えられたこと
に応答して第１クロックＣＬＫ１のカウントを開始す
る。このとき、カウント値は、１個の第１クロックＣＬ
Ｋ１をカウントするたびに＋１だけ増加するようになっ
ている。カウント値は、書込アドレスとしてセレクタ６
０ａ，６０ｂに与えられる。

【００３１】リードアドレスカウンタ６３には、第２ク
ロックＣＬＫ２が常時与えられている。また、リードア
ドレスカウンタ６３には、第２処理回路５５からのタイ
ミング信号ＥＮ２が与えられる。リードアドレスカウン
タ６３は、タイミング信号ＥＮ２が与えられたことに応
答して第２クロックＣＬＫ２のカウントを開始する。カ
ウント値は、読出アドレスとしてセレクタ６０ａ，６０
ｂに与えられる。

【００３２】リードアドレスカウンタ６３におけるカウ
ント幅は、図外の入力装置から入力される変倍率信号に
基づいて適宜変更される。具体的には、拡大が指定され
たときには、倍率に応じたｍ（ｍは自然数）個の第２ク
ロックＣＬＫ２をカウントしなければカウント値が更新
しないように設定される。すなわち、同じ読出アドレス
がｍ回ずつセレクタ６０に与えられる。一方、縮小が指
定されたときには、倍率に応じた１／ｎ（ｎは自然数）
に設定される。すなわち、ｎずつ離れた読出アドレスが
セレクタ６０に順次与えられる。

【００３３】セレクタ６０は、動作モードが書込モード
に設定されている場合には、各カウンタ６２，６３から
与えられる書込アドレスおよび読出アドレスのうち書込
アドレスを取り込み、この取り込まれた書込アドレスに
対応するラインメモリ５７のアドレスを順次指定し、こ
の指定されたアドレスに第１処理回路５３から与えられ
るディジタル画像データを順次書き込む。

【００３４】反対に、動作モードが読出モードに設定さ
れている場合には、各カウンタ６２，６３から与えられ
る書込アドレスおよび読出アドレスのうち読出アドレス
を取り込み、この取り込まれた読出アドレスに対応する
ラインメモリ５７のアドレスを順次指定し、この指定さ
れたアドレスに書き込まれているディジタル画像データ
を読み出す。読み出されたディジタル画像データは第２
処理回路５５に与えられる。

【００３５】拡大が指定されている場合、上述のよう
に、同じ読出アドレスがｍ回ずつセレクタ６０に与えら
れる。したがって、ラインメモリ５７からは同じディジ
タル画像データがｍ回ずつ順番に読み出される。すなわ
ち、画素が重複される。これにより、画像の拡大処理が
行われる。一方、縮小が指定されている場合には、上述
のように、ｎずつ離れた読出アドレスがセレクタ６０に
与えられる。したがって、ラインメモリ５７からはｎ個
ずず間引かれたディジタル画像データが読み出される。
これにより、画像の縮小処理が行われる。

【００３６】図３は、ズーム処理回路５４の動作を示す
タイミングチャートである。図３では、設定される変倍
率が１である場合を想定している。第１処理回路５３か
らは、処理すべきディジタル画像データのラインが更新
するたびに、図３(a) に示すように、ローレベルからハ
イレベルに変化する水平同期信号ＨＳＹＮＣがズーム処
理回路５４に与えられる。

【００３７】ズーム処理回路５４では、水平同期信号Ｈ
ＳＹＮＣがハイレベルに切り換わると、セレクタ６０
ａ，６０ｂが従前に設定された動作モードと異なるモー
ドに切り換えられる。たとえば、セレクタ６０ａ，６０
ｂが書込モードおよび読出モードに設定されていれば、
それぞれ、読出モードおよび書込モードに切り換えられ
る。

【００３８】一方、第２処理回路５５からは、図３(f)
に示すように、水平同期信号ＨＳＹＮＣがハイレベルに
切り換わってから所定時間経過後、タイミング信号ＥＮ
２が出力される。タイミング信号ＥＮ２は、リードアド
レスカウンタ６３に与えられる。これに応答して、リー
ドアドレスカウンタ６３は第２クロックＣＬＫ２をカウ
ントし、読出アドレスを各セレクタ６０ａ，６０ｂに順
次与える。その結果、読出モードに設定されているセレ
クタ６０ａは、図３(g) に示すように、ラインメモリ５
７ａからディジタル画像データを順次読み出し、第２処
理回路５５に与える。すなわち、ディジタル画像データ
は、タイミング信号ＥＮ２が与えられたタイミングで第
２クロックＣＬＫ２に同期して読み出される。

【００３９】一方、水平同期信号ＨＳＹＮＣがハイレベ
ルに切り換わってから所定時間経過後、図３(c) に示す
ように、第１処理回路５３からタイミング信号ＥＮ１が
ライトアドレスカウンタ６２に与えられる。これに応答
して、ライトアドレスカウンタ６２は第１クロックＣＬ
Ｋ１をカウントし、書込アドレスを各セレクタ６０ａ，
６０ｂに与える。その結果、書込モードに設定されてい
るセレクタ６０ｂは、図３(d) に示すように、第１処理
回路５３から与えられるディジタル画像データをライン
メモリ５７ｂに順に書き込む。すなわち、ディジタル画
像データは、タイミング信号ＥＮ１が与えられたタイミ
ングで第１クロックＣＬＫ１に同期して書き込まれる。

【００４０】その後、次のラインのディジタル画像デー
タが第１処理回路５３から出力され、水平同期信号ＨＳ
ＹＮＣがローレベルに切り換わった後ハイレベルに切り
換わると、上述の動作が再度繰り返される。ただし、セ
レクタ６０は動作モードが反転されるから、セレクタ６
０ａ，６０ｂがそれぞれ書込モードおよび読出モードに
切り換えられる。その結果、従前にラインメモリ５７ｂ
に書き込まれたディジタル画像データが読み出され、第
２処理回路５５に与えられることになる。

【００４１】このように、この実施形態によれば、ディ
ジタル画像データをタイミング信号ＥＮ１が与えられる
タイミングで第１クロックＣＬＫ１に同期させてライン
メモリ５７に書き込み、この書き込まれたディジタル画
像データをタイミング信号ＥＮ２が与えられるタイミン
グで第２クロックＣＬＫ２に同期させて読み出すことに
よって、クロック変換および主走査方向の処理タイミン
グの変換が実現されている。この場合、クロック変換や
処理タイミングの変換のための構成を新たに設けている
のではなく、ズーム処理回路５４に予め備えられている
ラインメモリ５７を利用している。したがって、クロッ
ク変換および処理タイミングの変換のための構成を簡単
にでき、装置コストの上昇を抑えることができる。

【００４２】この発明の実施の形態の説明は以上のとお
りであるが、この発明は上述の実施形態に限定されるも
のではない。たとえば上記実施形態では、ズーム処理回
路５４におけるラインメモリ５７へのデータの書込みお
よび読出しをそれぞれ別のクロックＣＬＫ１，ＣＬＫ２
に同期させて行うことによってクロック変換および主走
査方向の処理タイミングの変換を実現している。しか
し、たとえば鏡像処理回路におけるラインメモリへのデ
ータの書込みおよび読出しをそれぞれ別のクロックに同
期させて行うことによってクロック変換および主走査方
向の処理タイミングの変換を実現するようにしてもよ
い。要は、所定の画像処理を行うためのメモリを予め有
する回路が備えられている装置であれば、この発明を適
用することができる。

【００４３】また、上記実施形態では、この発明をディ
ジタル複写機に利用する場合について説明しているが、
この発明は、ディジタルファクシミリ装置やその他の画
像データを処理する装置に適用可能である。その他、特
許請求の範囲に記載された範囲内で種々の設計変更を施
すことが可能である。

【００４４】

【発明の効果】以上のようにこの発明によれば、たとえ
ば処理回路を２以上の別基板に実装する場合でも、ズー
ム処理回路のような所定の画像処理を行うために必要な
メモリを備える回路を利用することによってクロック変
換および主走査方向の処理タイミングの変換を行うこと
ができるから、ラインメモリなどのクロック変換および
主走査方向の処理タイミングの変換のための構成を新た
に追加する必要ない。したがって、装置全体の構成を簡
素化できるとともに装置コストの上昇を抑えることがで
きる。

【図面の簡単な説明】

【図１】この発明の一実施形態にかかるディジタル複写
機の電気的構成を示すブロック図である。

【図２】ズーム処理回路の内部の電気的構成を示すブロ
ック図である。

【図３】ズーム処理回路の動作を示すタイミングチャー
トである。

【図４】従来のディジタル複写機の電気的構成を示すブ
ロック図である。

【符号の説明】

４０ アナログ基板 ４１ アナログ処理回路 ４２ 第１発振回路 ５０ ディジタル基板 ５１ ディジタル処理回路 ５２ 第２発振回路 ５４ ズーム処理回路 ５６ 本体部 ５７ａ，５７ｂ，５７ ラインメモリ ６０ａ，６０ｂ，６０ セレクタ ６１ ライン制御部 ６２ ライトアドレスカウンタ ６３ リードアドレスカウンタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】第１クロックを発生するための第１クロッ
   ク発生手段と、 第２クロックを発生するための第２クロック発生手段
   と、 上記第１クロック発生手段で発生される第１クロックに
   同期して画像データに所定の画像処理を施すための第１
   処理手段と、 メモリを有し、上記第１処理手段で処理が施された画像
   データを、主走査方向に関する第１処理タイミングで、
   上記第１クロック発生手段で発生される第１クロックに
   同期して上記メモリに書き込むとともに、このメモリに
   書き込まれている画像データを、主走査方向に関する第
   ２処理タイミングで、上記第２クロック発生手段で発生
   される第２クロックに同期して読み出すことによって、
   所定の画像処理を行うための第２処理手段とを含むこと
   を特徴とする画像データ処理装置。
2. 【請求項２】上記第２処理手段は、画像を拡大または縮
   小するためのズーム処理を行うものであることを特徴と
   する請求項１記載の画像データ処理装置。