JPH1065086A - 半導体パッケージの鋳ばり取り方法 - Google Patents

半導体パッケージの鋳ばり取り方法

Info

Publication number
JPH1065086A
JPH1065086A JP9156389A JP15638997A JPH1065086A JP H1065086 A JPH1065086 A JP H1065086A JP 9156389 A JP9156389 A JP 9156389A JP 15638997 A JP15638997 A JP 15638997A JP H1065086 A JPH1065086 A JP H1065086A
Authority
JP
Japan
Prior art keywords
thin film
semiconductor chip
lead
semiconductor package
lead frame
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP9156389A
Other languages
English (en)
Other versions
JP2929433B2 (ja
Inventor
Sihn Choi
チョイ シン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
LG Semicon Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Semicon Co Ltd filed Critical LG Semicon Co Ltd
Publication of JPH1065086A publication Critical patent/JPH1065086A/ja
Application granted granted Critical
Publication of JP2929433B2 publication Critical patent/JP2929433B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4835Cleaning, e.g. removing of solder
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49503Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201Structure
    • H01L2224/32012Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Electroplating Methods And Accessories (AREA)

Abstract

(57)【要約】 【課題】半導体パッケージの成形時に発生する鋳ばりを
取る。 【解決手段】リードフレーム上の鋳ばりが付着し易い部
位のみにSn−Ag化合物の鍍金薄膜14を形成する。
そして、絶縁性両面テープ16を用いて半導体チップ1
5をボトムリード13a上面に接着するときに、Sn−
Ag合金の融点以下の温度に加熱し、モールドした後、
モールディング樹脂18をを略同じ温度で熱硬化させて
鍍金薄膜14の付着力を弱め、湿式法により鍍金薄膜1
4及び鋳ばり19を一緒に取り除く。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体パッケージ
の鋳ばり取り(deflash)方法に係るもので、詳しくは、
半導体チップ及びリードを樹脂モールドするときに型か
ら漏れてリードに付着した樹脂の鋳ばり(flash)を容易
に取る技術に関する。
【0002】
【従来の技術】半導体チップ及びリードを樹脂モールド
するとき、例えば、モールド用金型から樹脂が漏れるこ
とがあり、漏れた樹脂が鋳ばりとしてリード等に付着す
ることがある。一般に、半導体パッケージのモールディ
ング工程を施した後、該半導体パッケージに発生した流
出樹脂(resin bleed)の鋳ばりを取り除く処理が行われ
る。
【0003】従来の鋳ばり取り方式には、化学的鋳ばり
取り方式と機械的鋳ばり取り方式との二つがあり、さら
に、機械的鋳ばり取り方式には、乾式法、湿式法、及び
水圧法に細分される。ところで、乾式法では、巨大な集
塵装置を必要とし、騒音及び電力消費が多大であり、水
圧法では、高い水圧を用いるため、パッケージに衝撃を
与えるという問題が発生するため、従来、湿式法が多く
用いられている。
【0004】
【発明が解決しようとする課題】しかしながら、従来の
湿式法では、乾式法及び水圧法の問題点は解消される
が、リード間の間隔が非常に狭い場合、このリードの間
に鋳ばり取り用の研磨材(abrasive)が侵入し、後続工程
の遂行時に悪い影響を与えるおそれがある。特に、リー
ドの下面がパッケージの底面外部に露出したボトムリー
ド形半導体パッケージ(bottom leaded package;BL
P)では、鋳ばりがボトムリード下面の全体にわたって
発生し易く、SOP(small outline package)及びSO
J(small outline J-lead)のような半導体パッケージに
比べ、鋳ばり取りも難しい。
【0005】即ち、ボトムリード形半導体パッケージ
は、図4に示すように、半導体チップ1、リードフレー
ム2、該リードフレーム2のボトムリード2a、前記リ
ードフレーム2の内部リード2b、接着剤3、金属ワイ
ヤ4、及びモールディング樹脂5により構成されている
が、印刷回路基板PCBに連結すべきボトムリード2a
の底面にはモールディング工程時に鋳ばり6が発生し易
く、この鋳ばり6は他のパッケージに発生する鋳ばりと
は異なり、外部に露出したボトムリード2aの底面全面
にわたって強固に付着するため、従来の鋳ばり取り方法
を用いても鋳ばりを取ることは、なかなか難しかった。
【0006】本発明はこのような従来の課題に鑑みてな
されたもので、リード等に付着した鋳ばりを簡単に、し
かも安価に取ることができる半導体パッケージの鋳ばり
取り方法を提供することを目的とする。
【0007】
【課題を解決するための手段】このため、請求項1の発
明にかかる方法は、モールドの型から漏れて半導体パッ
ケージのリードに付着した樹脂の鋳ばりを取り除く半導
体パッケージの鋳ばり取り方法であって、リードフレー
ムの半導体パッケージから露出するリード表面に、所定
温度で付着力が低下する鍍金薄膜を形成する鍍金薄膜形
成工程と、半導体チップを前記所定温度下でリードフレ
ームに接着し、半導体チップ及びリードフレーム間をボ
ンディングする実装工程と、前記半導体チップを樹脂モ
ールドするモールド工程と、前記鍍金薄膜と鋳ばりとを
一緒に除去する鋳ばり取り工程と、を順次行う方法であ
る。
【0008】かかる方法によれば、鍍金薄膜形成工程に
おいて、リードフレームの半導体パッケージから露出す
るリード表面に、鍍金薄膜が形成され、実装工程におい
て、半導体チップが所定温度下でリードフレームに接着
し、このとき、鍍金薄膜の付着力が低下する。そして、
半導体チップ及びリードフレーム間がボンディングされ
る。モールド工程においては、半導体チップが樹脂モー
ルドされる。このときに、型から漏れてリードに付着し
た樹脂の鋳ばりは、鋳ばり取り工程において、鍍金薄膜
と一緒に除去される。
【0009】請求項2の発明にかかる方法では、前記鍍
金薄膜形成工程は、Sn−Ag合金を鍍金薄膜として用
いる工程である。かかる方法によれば、鍍金薄膜形成工
程において、Sn−Ag合金がリードフレームの半導体
パッケージから露出するリード表面に鍍金される。請求
項3の発明にかかる方法では、前記Sn−Ag合金の組
成比は、Sn−Ag合金の融点が、半導体チップをリー
ドフレームに接着するときの所定温度よりも高くなるよ
うに設定されている。
【0010】かかる方法によれば、Sn−Ag合金はリ
ードフレーム上で溶融しないので、その付着力だけが低
下する。請求項4の発明にかかる方法では、前記鍍金薄
膜形成工程は、Sn−Sb合金を鍍金薄膜として用いる
工程である。かかる方法によれば、鍍金薄膜形成工程に
おいて、Sn−Sb合金がリードフレームの半導体パッ
ケージから露出するリード表面に鍍金される。
【0011】請求項5の発明にかかる方法では、前記S
n−Sb化合物の組成比は、該Sn−Sb合金の融点
が、半導体チップをリードフレームに接着するときの所
定温度よりも高くなるように設定されている。かかる方
法によれば、Sn−Sb合金はリードフレーム上で溶融
しないので、その付着力だけが低下する。
【0012】請求項6の発明にかかる方法では、前記薄
膜形成工程は、鍍金薄膜をスパッタリング方式により形
成する工程である。かかる方法によれば、鍍金薄膜がス
パッタリングにより形成される。請求項7の発明にかか
る方法では、前記実装工程は、半導体チップをリードフ
レームに接着するとき、ポリイミド系の接着テープを用
いて半導体チップをリードフレームのリード上面に接着
する工程である。
【0013】かかる方法によれば、半導体チップは、ポ
リイミド系の接着テープを介してリードフレームのリー
ド上面に接着し、鍍金薄膜の付着力は、このときに低下
する。請求項8の発明にかかる方法では、前記モールド
工程は、所定温度の下でモールディング樹脂を硬化させ
る工程である。
【0014】かかる方法によれば、モールド工程におい
ても鍍金薄膜の付着力は低下する。請求項9の発明にか
かる方法では、前記実装工程及びモールド工程は、鍍金
薄膜の付着力が漸次低下するように所定温度及び時間を
調整する工程である。かかる方法によれば、実装工程及
びモールド工程において、温度及び時間が調整されて鍍
金薄膜の付着力が漸次低下する。
【0015】請求項10の発明にかかる方法では、前記
鋳ばり取り工程は、湿式法を用いて鋳ばりを除去する工
程である。かかる方法によれば、鍍金薄膜の付着力が低
下しているので、湿式法により、鋳ばりが鍍金薄膜と共
に容易に剥がれてくる。請求項11の発明にかかる方法
では、前記湿式法は、水及び媒体の混合物を鋳ばりが付
着した部位に噴射し、鍍金薄膜と鋳ばりとを一緒に除去
する方法である。
【0016】かかる方法によれば、水及び媒体の混合物
が鋳ばりが付着した部位に噴射され、鍍金薄膜と鋳ばり
とが一緒に除去される。
【0017】
【発明の実施の形態】以下、本発明の実施の形態を図1
〜図3に基づいて説明する。先ず、本発明の実施の形態
に係るボトムリード半導体パッケージのリードフレーム
は、図2に示すように、サイドレール11、ダムバー1
2、基板(図示せず)に連結される複数のボトムリード
13a、及びワイヤ(図示せず)により半導体チップに
連結される複数の内部リード13bを備えている。
【0018】ボトムリード13a及び内部リード13b
は図3に示すようにつながっている。次に、このような
ボトムリード半導体パッケージの製造工程に従って、本
発明に係る半導体パッケージの鋳ばり取り方法を説明す
る。先ず、図1(A)に示すように、リードフレームの
ボトムリード13a下面に鍍金薄膜14を形成する。こ
のボトムリード13a下面は、モールディング樹脂18
から露出するので、鋳ばりはこの面に付着する。
【0019】この鍍金薄膜14には、Sn−Ag合金を
用いる。このSn対Agの組成比は重量比で80:20
乃至85:15になるようにすることが好ましい。この
場合、Sn−Ag合金の融点が約330乃至380℃に
維持されるような組成にし、鍍金薄膜14の形成はスパ
ッタリング(sputtering)法を用いて行う。次いで、図3
(B)に示すように、ボトムリード13a上面に絶縁性
両面テープ16を用いて半導体チップ15を接着する。
【0020】絶縁性両面テープ16は、ガラス転移温度
Tgが約150℃であるポリイミド系接着テープであっ
て、半導体チップ15を接着するときのピーク温度(pea
k temperature)は約300℃であることが好ましい。即
ち、半導体チップ15を接着する時、鍍金薄膜14はボ
トムリード13a面上で溶融せずに、その付着力だけが
弱くなる。
【0021】尚、鍍金薄膜14には、Sn−Sbを用い
ることも出来るが、SbがAgよりも高価であるため、
Sn−Ag合金を用いて鍍金薄膜14を形成することが
最も好ましい。次いで、図3(C)に示すように、導電
性ワイヤ17を用いて半導体チップ15と内部リード1
3bとをワイヤボンディングし、図3(D)に示すよう
に、モールディング樹脂18を用いてボトムリード13
aの下面のみが露出するように半導体チップ15上の構
造物を成形し、モールディング工程後、モールド金型の
中空部(mold cavity)を約180℃に加熱し、5時間か
けて硬化させる。
【0022】この加熱によりモールド工程においても鍍
金薄膜14の付着力が低下してくる。その後、半導体パ
ッケージの底面ボトムリード13a下面に水及び媒体の
混合物を噴射して湿式法による鋳ばり取りが行われる。
鍍金薄膜14の付着力が低下しているので、この工程を
実行することにより、ボトムリード13a下面に付着し
た鍍金薄膜14は剥がれ、鍍金薄膜14に付着した鋳ば
り19も奇麗に剥がれる。
【0023】かかる構成によれば、鍍金薄膜14を形成
してから、半導体チップ15の接着時、モールド時に鍍
金薄膜14の付着力が低下する融点以下の温度に加熱す
るので、特に鋳ばり取りが難しいボトムリード半導体パ
ッケージにおいても、簡単に鋳ばりを取ることができ、
電力も消費しないので、安価に鋳ばり取りを行うことが
できる。さらに、鋳ばりが容易に取れるため、半導体パ
ッケージを損傷することなく、鋳ばり取り時の騒音、粉
塵等の環境問題も解決し得る。
【0024】
【発明の効果】以上説明したように、請求項1の発明に
かかる方法によれば、特に鋳ばり取りが難しいボトムリ
ード半導体パッケージにおいても、鋳ばり取りを簡単
に、しかも安価に行うことができる。また、半導体パッ
ケージを損傷することもなく、環境問題を解決し得ると
いう効果もある。
【0025】請求項2の発明にかかる方法によれば、S
n−Ag合金を鍍金薄膜として用いることができる。請
求項3の発明にかかる方法によれば、Sn−Ag合金の
付着力を低下させることができる。請求項4の発明にか
かる方法によれば、Sn−Sb合金を鍍金薄膜として用
いることができる。
【0026】請求項5の発明にかかる方法によれば、S
n−Sb合金の付着力を低下させることができる。請求
項6の発明にかかる方法によれば、鍍金薄膜をスパッタ
リングにより形成することができる。請求項7の発明に
かかる方法によれば、半導体チップをポリイミド系の接
着テープを介してリードフレームのリード上面に接着す
ると同時に、鍍金薄膜の付着力を低下させることができ
る。
【0027】請求項8の発明にかかる方法によれば、モ
ールド工程においても鍍金薄膜の付着力が低下し、さら
に容易に鋳ばりを取ることができる。請求項9の発明に
かかる方法によれば、鍍金薄膜の付着力を漸次低下させ
ることができる。請求項10の発明にかかる方法によれ
ば、湿式法により、容易に鋳ばりを剥がすことができ
る。
【0028】請求項11の発明にかかる方法によれば、
水及び媒体の混合物を用いた湿式法により、容易に鋳ば
りを剥がすことができる。
【図面の簡単な説明】
【図1】本発明の実施の形態を示す工程断面図。
【図2】図1のリードフレームの平面図。
【図3】図2の側面図。
【図4】ボトムリード半導体パッケージの縦断面図。
【符号の説明】
11 サイドレール 12 ダムバー 13a ボトムリード 13b 内部リード 14 鍍金薄膜 15 半導体チップ 16 絶縁性両面テープ 17 導電性ワイヤ 18 モールディング樹脂 19 鋳ばり

Claims (11)

    【特許請求の範囲】
  1. 【請求項1】モールドの型から漏れて半導体パッケージ
    のリードに付着した鋳ばりを取り除く半導体パッケージ
    の鋳ばり取り方法であって、 リードフレームの半導体パッケージから露出するリード
    表面に、所定温度で付着力が低下する鍍金薄膜(14)
    を形成する鍍金薄膜形成工程と、 半導体チップ(15)を前記所定温度下でリードフレー
    ムに接着し、半導体チップ(15)及びリードフレーム
    間をボンディングする実装工程と、 前記半導体チップ(15)を樹脂モールドするモールド
    工程と、 前記鍍金薄膜(14)と鋳ばり(19)とを一緒に除去
    する鋳ばり取り工程と、を順次行うことを特徴とする半
    導体パッケージの鋳ばり取り方法。
  2. 【請求項2】前記鍍金薄膜形成工程は、Sn−Ag合金
    を鍍金薄膜(14)として用いる工程であることを特徴
    とする請求項1記載の半導体パッケージの鋳ばり取り方
    法。
  3. 【請求項3】前記Sn−Ag合金の組成比は、Sn−A
    g合金の融点が、半導体チップ(15)をリードフレー
    ムに接着するときの所定温度よりも高くなるように設定
    されたことを特徴とする請求項2記載の半導体パッケー
    ジの鋳ばり取り方法。
  4. 【請求項4】前記鍍金薄膜形成工程は、Sn−Sb合金
    を鍍金薄膜(14)として用いる工程であることを特徴
    とする請求項1記載の半導体パッケージの鋳ばり取り方
    法。
  5. 【請求項5】前記Sn−Sb化合物の組成比は、該Sn
    −Sb合金の融点が、半導体チップ(15)をリードフ
    レームに接着するときの所定温度よりも高くなるように
    設定されたことを特徴とする請求項4記載の半導体パッ
    ケージの鋳ばり取り方法。
  6. 【請求項6】前記薄膜形成工程は、鍍金薄膜(14)を
    スパッタリング(sputtering)方式により形成する工程で
    あることを特徴とする請求項1〜請求項5のいずれか1
    つに記載の半導体パッケージの鋳ばり取り方法。
  7. 【請求項7】前記実装工程は、半導体チップ(15)を
    リードフレームに接着するとき、ポリイミド系の接着テ
    ープ(16)を用いて半導体チップ(15)をリードフ
    レームのリード上面に接着する工程であることを特徴と
    する請求項1〜請求項6のいずれか1つに記載の半導体
    パッケージの鋳ばり取り方法。
  8. 【請求項8】前記モールド工程は、所定温度の下でモー
    ルディング樹脂を硬化させる工程であることを特徴とす
    る請求項1〜請求項7のいずれか1つに記載の半導体パ
    ッケージの鋳ばり取り方法。
  9. 【請求項9】前記実装工程及びモールド工程は、鍍金薄
    膜(14)の付着力が漸次低下するように所定温度及び
    時間を調整する工程であることを特徴とする請求項8記
    載の半導体パッケージの鋳ばり取り方法。
  10. 【請求項10】前記鋳ばり取り工程は、湿式法を用いて
    鋳ばり(19)を除去する工程であることを特徴とする
    請求項1〜請求項9のいずれか1つに記載の半導体パッ
    ケージの鋳ばり取り方法。
  11. 【請求項11】前記湿式法は、水及び媒体の混合物を鋳
    ばり(19)が付着した部位に噴射し、鍍金薄膜(1
    4)と鋳ばり(19)とを一緒に除去する方法であるこ
    とを特徴とする請求項10記載の半導体パッケージの鋳
    ばり取り方法。
JP9156389A 1996-06-14 1997-06-13 半導体パッケージの鋳ばり取り方法 Expired - Fee Related JP2929433B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR21532/1996 1996-06-14
KR1019960021532A KR100206910B1 (ko) 1996-06-14 1996-06-14 반도체 패키지의 디플래쉬 방법

Publications (2)

Publication Number Publication Date
JPH1065086A true JPH1065086A (ja) 1998-03-06
JP2929433B2 JP2929433B2 (ja) 1999-08-03

Family

ID=19461936

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9156389A Expired - Fee Related JP2929433B2 (ja) 1996-06-14 1997-06-13 半導体パッケージの鋳ばり取り方法

Country Status (4)

Country Link
US (1) US5693573A (ja)
JP (1) JP2929433B2 (ja)
KR (1) KR100206910B1 (ja)
CN (1) CN1106689C (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190078928A (ko) * 2017-12-27 2019-07-05 한미반도체 주식회사 반도체 패키지 처리장치 및 반도체 패키지 처리방법

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940007757Y1 (ko) * 1991-11-14 1994-10-24 금성일렉트론 주식회사 반도체 패키지
JPH09270488A (ja) * 1996-01-29 1997-10-14 Fujitsu Ltd 半導体装置の製造方法
US6230719B1 (en) 1998-02-27 2001-05-15 Micron Technology, Inc. Apparatus for removing contaminants on electronic devices
JP3169919B2 (ja) * 1998-12-21 2001-05-28 九州日本電気株式会社 ボールグリッドアレイ型半導体装置及びその製造方法
NL1011929C2 (nl) 1999-04-29 2000-10-31 3P Licensing Bv Werkwijze voor het inkapselen van elektronische componenten, in het bijzonder geintegreerde schakelingen.
US6476471B1 (en) * 2000-03-14 2002-11-05 Analog Devices, Inc. Microelectronic-device assemblies and methods that exclude extraneous elements from sensitive areas
JP2002093831A (ja) * 2000-09-14 2002-03-29 Shinko Electric Ind Co Ltd 半導体装置およびその製造方法
KR100374629B1 (ko) 2000-12-19 2003-03-04 페어차일드코리아반도체 주식회사 얇고 작은 크기의 전력용 반도체 패키지
KR100490680B1 (ko) * 2003-05-12 2005-05-19 주식회사 젯텍 사이드플래시에 절취홈을 갖는 반도체 패키지 및 그형성방법, 그리고 이를 이용한 디플래시 방법
US7060535B1 (en) * 2003-10-29 2006-06-13 Ns Electronics Bangkok (1993) Ltd. Flat no-lead semiconductor die package including stud terminals
US7202112B2 (en) * 2004-10-22 2007-04-10 Tessera, Inc. Micro lead frame packages and methods of manufacturing the same
US20070163109A1 (en) * 2005-12-29 2007-07-19 Hem Takiar Strip for integrated circuit packages having a maximized usable area
CN101465333B (zh) * 2007-12-17 2011-04-20 三星电子株式会社 引线框架及其制造方法
US8269244B2 (en) * 2010-06-28 2012-09-18 Cree, Inc. LED package with efficient, isolated thermal path

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3689991A (en) * 1968-03-01 1972-09-12 Gen Electric A method of manufacturing a semiconductor device utilizing a flexible carrier
US5106784A (en) * 1987-04-16 1992-04-21 Texas Instruments Incorporated Method of making a post molded cavity package with internal dam bar for integrated circuit
US4874722A (en) * 1987-04-16 1989-10-17 Texas Instruments Incorporated Process of packaging a semiconductor device with reduced stress forces
US5233220A (en) * 1989-06-30 1993-08-03 Texas Instruments Incorporated Balanced capacitance lead frame for integrated circuits and integrated circuit device with separate conductive layer
KR940007757Y1 (ko) * 1991-11-14 1994-10-24 금성일렉트론 주식회사 반도체 패키지
KR0157857B1 (ko) * 1992-01-14 1998-12-01 문정환 반도체 패키지
NL9200898A (nl) * 1992-05-21 1993-12-16 Meco Equip Eng Werkwijze voor het middels elektrolyse verwijderen van kunststofuitbloedingen afgezet op metalen aansluitbenen van halfgeleidercomponenten en dergelijke en de bij deze werkwijze gebruikte samenstelling.
KR0128251Y1 (ko) * 1992-08-21 1998-10-15 문정환 리드 노출형 반도체 조립장치
KR960005042B1 (ko) * 1992-11-07 1996-04-18 금성일렉트론주식회사 반도체 펙케지
KR0152901B1 (ko) * 1993-06-23 1998-10-01 문정환 플라스틱 반도체 패키지 및 그 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190078928A (ko) * 2017-12-27 2019-07-05 한미반도체 주식회사 반도체 패키지 처리장치 및 반도체 패키지 처리방법

Also Published As

Publication number Publication date
US5693573A (en) 1997-12-02
KR980006168A (ko) 1998-03-30
CN1106689C (zh) 2003-04-23
KR100206910B1 (ko) 1999-07-01
CN1169027A (zh) 1997-12-31
JP2929433B2 (ja) 1999-08-03

Similar Documents

Publication Publication Date Title
JP2929433B2 (ja) 半導体パッケージの鋳ばり取り方法
KR100220154B1 (ko) 반도체 패키지의 제조방법
US6613607B2 (en) Method for manufacturing encapsulated electronic components, particularly integrated circuits
JPS6396947A (ja) 半導体装置用リ−ドフレ−ム
US6309914B1 (en) Method for making a semiconductor package
JP5425637B2 (ja) 集積回路パッケージおよび集積回路パッケージにおいて熱を放散させるための方法
JP3475557B2 (ja) 半導体装置の製造方法
JPH05144865A (ja) 半導体装置の製造方法と製造装置
JP3027107B2 (ja) リードフレーム
JP2635933B2 (ja) 半導体装置の製造方法
CN217334014U (zh) 半导体器件
JPH1117054A (ja) 半導体装置及びその製造方法
JPH0621124A (ja) 半導体装置の製造方法
KR100306230B1 (ko) 반도체 패키지 구조
KR100406499B1 (ko) 반도체패키지의 몰딩장비 및 이를 이용한 몰딩방법
JP3007891B1 (ja) 半導体中空パッケ―ジ及びその製造方法
KR20010010858A (ko) 반도체 패키지의 제조 방법
JP3315057B2 (ja) 半導体装置の製造方法
JPS6364052B2 (ja)
JP2000124361A (ja) 接着剤塗布Cu条、高放熱性リードフレーム及び高放熱性パッケージ
JPS6294946A (ja) 高濃度石炭水スラリーの製造方法
JP2001156233A (ja) 半導体装置の製造方法
JP2000040772A (ja) 半導体装置及びその製造方法
JPH0322700B2 (ja)
JPS63254758A (ja) 半導体装置

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090521

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100521

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110521

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120521

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120521

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130521

Year of fee payment: 14

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees