JPH10507039A - 比較的高い電圧に適した表面実装用半導体装置及びその製造方法 - Google Patents

比較的高い電圧に適した表面実装用半導体装置及びその製造方法

Info

Publication number
JPH10507039A
JPH10507039A JP9521884A JP52188497A JPH10507039A JP H10507039 A JPH10507039 A JP H10507039A JP 9521884 A JP9521884 A JP 9521884A JP 52188497 A JP52188497 A JP 52188497A JP H10507039 A JPH10507039 A JP H10507039A
Authority
JP
Japan
Prior art keywords
semiconductor
semiconductor device
contact body
mesa structure
insulating material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP9521884A
Other languages
English (en)
Other versions
JP2988589B2 (ja
Inventor
レインデル ハール
Original Assignee
フィリップス エレクトロニクス ネムローゼ フェンノートシャップ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by フィリップス エレクトロニクス ネムローゼ フェンノートシャップ filed Critical フィリップス エレクトロニクス ネムローゼ フェンノートシャップ
Publication of JPH10507039A publication Critical patent/JPH10507039A/ja
Application granted granted Critical
Publication of JP2988589B2 publication Critical patent/JP2988589B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/958Passivation layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Die Bonding (AREA)

Abstract

(57)【要約】 本発明は、不活性化されたメサ構造体(2)内で半導体材料のウェファ(12,16)の上側面に半導体素子を設け、これら半導体素子の各々に接続電極(7′)を設ける半導体装置の製造方法に関するものであり、本発明によれば、メサ構造体(2)の上側面(7)上に導電性の接点体(3′)を設け、前記接点体間の空所(17)に絶縁材料(18)を設け、その後ウェファを、不活性化されたメサ構造体(2)と絶縁材料で囲まれた接点体(3′)とを有する個々の半導体本体(10)に分割する。前記接点体(3′)の寸法はこれら半導体本体(10)が表面実装に適するような寸法とする。本発明方法により形成した半導体装置は接続電極(7′,4)間に印加する比較的高い電圧に耐える。本発明方法には、接点体(3′)の寸法を適切に定めることにより現存のSMDのように半導体装置をある標準の寸法で容易に製造しうるという追加の利点がある。

Description

【発明の詳細な説明】 比較的高い電圧に適した表面実装用半導体装置 及びその製造方法 本発明は、不活性化されたメサ構造体内で半導体材料のウェファの上側面に半 導体素子を設け、これら半導体素子にはメサ構造体の上側面及びウェファの下側 面上で接続電極を設け、その後ウェファを個々の半導体本体に分割し、これら個 々の半導体本体がメサ構造体を有し、このメサ構造体が、半導体本体の下側面に 接続された第1接続電極とメサ構造体の上側面に接続された第2接続電極とを有 するようにする半導体装置の製造方法に関するものである。 メサ構造体とは溝又は凹所で囲まれた台地体を意味するものとする。溝又は凹 所には、不活性化されたメサ構造体が得られるように不活性化層が設けられる。 ドイツ連邦共和国特許第2930460号明細書には、ダイオードを形成する 上述した種類の方法が開示されている。ダイオードの接続電極は、金属層を設け 次にこれら金属層をパターン化することにより形成されている。金属層はウェフ ァの主表面上、すなわちウェファの上側面及び下側面上に設けられる。金属層は ホトリソグラフ及びエッチングにより上側面上でパターン化され、メサ構造体の 台地面のみが金属層で被覆されるようになっている。次に、ウェファがソーイン グにより個々の半導体本体に分割され、各半導体本体がメサ構造体を有するよう にされる。ウェファの下側面上の接続電極はこの分割処理によりパターン化され る。次に、半導体本体の各々が適切なハウジング内に入れられ、これにより半導 体装置が得られる。 不活性化されたメサ構造体は既知の方法によって製造した半導体装置を実際に 表面実装装置(SMD)として直接用いうるようにする。この場合、既知の方法 により製造された半導体本体はフィッティングハウジング内に入れられておらず 、プリント回路板や同様のものの上に半導体装置として直接装着される。このよ うな半導体装置は一般に満足に動作するも、このようにして用いられた半導体本 体は、これらを比較的高い電圧で動作させた際に問題を生じるというを確かめた 。更に、半導体装置はSMDに対して用いられるような標準の寸法を有していな い。 本発明の目的は特に、比較的高い電圧に耐えうる半導体装置を得る半導体装置 の製造方法を提供せんとするにある。 本発明は、不活性化されたメサ構造体内で半導体材料のウェファの上側面に半 導体素子を設け、これら半導体素子にはメサ構造体の上側面及びウェファの下側 面上で接続電極を設け、その後ウェファを個々の半導体本体に分割し、これら個 々の半導体本体がメサ構造体を有し、このメサ構造体が、半導体本体の下側面に 接続された第1接続電極とメサ構造体の上側面に接続された第2接続電極とを有 するようにする半導体装置の製造方法において、 メサ構造体の上側面上に導電性の接点体を設けることによりメサ構造体上に前 記第2接続電極を設け、接点体の上側面が絶縁材料により被覆されないように前 記接点体間の空所に絶縁材料を設け、その後接点体及び絶縁材料を有するウェフ ァを、不活性化されたメサ構造体と絶縁材料で囲まれた接点体とを有しこれら接 点体の上側面が第2接続電極として作用するようにした個々の半導体本体に分割 し、前記接点体の寸法はこれら半導体本体が表面実装に適するような寸法とする ことを特徴とする。 本発明によれば、絶縁材料により囲まれた接点体が本発明によるメサ構造体の 上側面、すなわち台地面上に得られる。従って、上側の接続電極はメサ構造体の 上側面から接点体の上側面に、いわば移される。接点体間の空間は充填される為 、接点体を囲む絶縁材料(絶縁層)はメサ構造体の側面上の不活性化層と一体と なる。これにより、メサ構造体を不活性化するとともに接点体を絶縁する連続絶 縁層が得られる。 本発明方法によれば、接続電極間の比較的高い電圧に耐える半導体装置が得ら れるようになる。 本発明は、本発明方法により製造する半導体装置では接続電極間の距離が比較 的長くなるという認識に基づくものである。電極間の距離が長くなると、電極間 の電気的ブレークダウンを生ぜしめるために電荷が通る必要のある沿面(クリー ページ)路が長くなる。メサ構造体を不活性化し、接点体を絶縁することにより 半導体装置は良好に不活性化される為、この接点体を有する半導体本体を、最終 的にエンベロープ内に装着することなくSMDとして用いることができる。本発 明方法には、半導体装置を現存のSMDのように、ある標準の寸法で容易に製造 しうるという追加の利点がある。接点体の寸法を適切に定めることにより、この ような標準の寸法、例えば0805(0.8インチ×0.5インチ×0.5イン チ)又は0603(0.6インチ×0.3インチ×0.3インチ)の半導体装置 を製造しうる。 接点体は、メサ構造体の上側面と接点体の上側面との間の距離が1mmよりも長 くなるように設けるのが好ましい。換言すれば、1mmよりも長い接点体を設ける 。この場合、接続電極間の距離は既知の方法により製造した半導体装置に比べて 1mmよりも長い距離だけ長くなる為、半導体装置は接続電極間に300Vよりも 高い比較的高い電圧を印加した際に良好に動作する。 接点体間の空間は例えば、樹脂を接点体間に注入し、この樹脂を硬化させるこ とにより充填させることができる。この場合、ウェファを個々の半導体装置に分 割すると、樹脂により囲まれた接点体が形成される。接点体を有するウェファを 型成形空所内に入れ、接点体の上側面及びウェファの下側面を型成形空所の壁部 に対接させ、この型成形空所に樹脂を充填することにより前記の絶縁材料を設け ることにより追加の利点が得られる。すなわち、接点体の上側面が型成形空所の 壁部に対接している為に、これらの上側面に樹脂が被着しない。従って、樹脂を 高精度で簡単に設けることができる。この方法は特に多量生産に極めて適してい る。このような技術は半導体素子を包囲するのに用いる標準の技術である為、こ の技術は容易に行いうる。 接点体間の空所を充填する上述した技術は適切なハウジング内への半導体本体 のカプセル封止を行なう技術とは相違している点に注意すべきである。後者の場 合には、半導体本体の接続電極が結合線を経てリードフレームに接続される。そ の後にのみ、半導体本体を有するリードフレームが樹脂内に完全に包囲される。 本発明による方法には、この方法により製造した半導体装置の高周波特性が通常 の半導体装置の特性よりも著しく良好になるという利点がある。その理由は、結 合線を用いない為である。 又、型成形空所が、充填中接点体を適所に固定する補助手段を有するようにす ることにより、追加の利点が得られる。この場合、接点体を固定するのに突起部 又は凹所のような補助手段を用いる。この場合、樹脂が設けられる、接点体を有 するウェファが固定され、ウェファのひずみ及び接点体の変形が防止されるよう になる。 接点体の長さがわずかに相違して接点体が型成形空所の壁部に対接しなくなる おそれが生じる場合がある。このような状態では、樹脂が接点対の上側面を被覆 して前記接点体への電気接続を妨げるおそれがある。本発明の他の有利な例では 、メサ構造体間の空間中に変形可能な絶縁材料を導入し、接点体とで凹所を形成 する絶縁ジグをメサ構造体間の空所内に設けて接点体がこれら凹所内に入り込ん でいるようにし、これにより前記変形可能な絶縁材料の一部を接点体とジグとの 間の前記凹所内に圧入させ、その後前記変形可能な絶縁材料を硬化させることに より、前記接点体間の空所に絶縁材料を設ける前記の処置を行ない、ウェファ及 び絶縁材料を個々の半導体本体に分割する。このような例では、接点体の上側面 に変形可能な絶縁材料が設けられないようにするのを比較的簡単に行なえる。そ の理由は、凹所内に圧入される変形可能な絶縁材料の量をジグによって調整しう る為である。ジグの絶縁材料と変形可能な絶縁材料の硬化後の材料とを分割処理 により分割する。 好ましくは、前記絶縁材料には前記接点体間で溝を設け、これら溝をワイヤソ ーに対する案内溝として用いて前記ウェファ及び絶縁材料をワイヤソーイングに より分割する。このような方法には、半導体装置を高い寸法精度で製造しうると い利点がある。 又、本発明は、半導体基板を有する半導体本体を具える半導体装置であって、 半導体基板は不活性化されたメサ構造体を有し、このメサ構造体には、当該メサ 構造体の上側面上の接続電極と半導体基板上の接続電極とを具える半導体素子が 設けられている当該半導体装置に関するものである。 本発明によれば、メサ構造体上の接続電極が、半導体本体を表面実装装置とし て用いるのに適するように絶縁材料により囲まれた導電性接点体を具えているよ うにする。接点体の上側面はメサ構造体上の接続電極に対する接続点として作用 する。 このような半導体装置は接続電極間の比較的高い電圧に耐えうる。更に、この ような半導体装置は不活性化したメサ構造体と絶縁した接点体とにより良好に不 活性化される為、接点体を有する半導体本体を、最終的にエンベロープ内に装着 することなくSMDとして用いうる。半導体本体は、接点体の寸法を適切に定め ることにより現存のSMDに対するある標準の寸法で容易に製造しうる。 接点体は、メサ構造体の上側面と接点体の上側面との間の距離が1mmよりも長 くなるように設けるのが好ましい。このような半導体装置は接続電極間で300 Vよりも高い電圧に耐える。 以下、本発明を図面を参照して実施例につき詳細に説明する。図中、 図1は、不活性化したメサ構造体中に半導体素子が設けられた半導体材料のウ ェファを示す断面図であり、 図2は、不活性化したメサ構造体中に半導体素子が設けられた半導体材料のウ ェファを示す平面図であり、 図3〜6は、本発明の第1実施例による半導体装置の製造の種々の工程を示す 断面図であり、 図7〜10は、本発明の第2実施例による半導体装置の製造の種々の工程を示 す断面図である。 図面は線図的なものであり、実際のものに正比例して描いていない。各図間で 対応する部分には一般に同じ符号を付してある。 図1〜6は半導体装置を製造する方法の第1実施例における製造工程を示して おり、本例では、不活性化されたメサ構造体2中で半導体材料のウェファ12, 16の上側面に半導体素子が設けられ、メサ構造体2上に且つウェファ12,1 6の下側面5上に電極を設けことによりこれら半導体素子に接続電極が設けられ 、その後ウェファ12,16を個々の半導体本体10に分割して、各半導体本体 がメサ構造体2を有するようにする。図1及び2は、不活性化されたメサ構造体 2が、溝又は凹所8により囲まれた上側面又は台地面7を有するということを示 している。溝又は凹所8には不活性化層9が設けられている。図1及び2は、メ サ構造体2中で半導体材料のウェファ12にダイオードをいかに設けるかを、ド イン連邦共和国特許第2930460号明細書に開示された方法と類似の方法で 示している。この場合、pn接合11はウェファ12の主表面に対し平行に設け られている。この目的のために、シリコンより成るn型ウェファ12にはn+型 層13とp+型層14とが設けられている。従って、pn接合11は層14とシ リコンウェファ12との間に形成される。このウェファ12の隣接部分は厚さが 10μmのアルミニウム層15によりp++型のシリコン支持ウェファ16に連結 され、処理に耐えるようになっている。次に、ウェファ12の上側面側から、支 持ウェファ16に到達する溝8が設けられる。溝8の壁部にはガラス層9が設け られる。次に、メサ構造体2の上側面7及びウェファ12,16の下側面5上に Ti−Ni−Agより成る標準の接点層3及び4をそれぞれ設ける。Ti−Ni −Ag層3は標準のリソグラフ技術により上側面でパターン化され、接続電極3 がメサ構造体2の台地面7上にのみ存在するようになっている。 図3は、メサ構造体2の上側面7上に導電性接点体3′を設けることによりメ サ構造体2上に電極を設ける本発明による方法を示す。本例の接点体3′は円柱 状の銅ピンを有し、これら銅ピンの各々はこの円柱の長手方向に対し直角な表面 を以ってTi−Ni−Ag層上にはんだ付されている。接点体3′はメサ構造体 の上側面7と接点体3′の上側面7′との間の距離が1mmよりも長くなるように 設けるのが好ましい。換言すれば、本例では、1mmよりも長い接点体3′を設け る。接点ピン3′は、接点体をTi−Ni−Ag層3にはんだ付する際にグラフ ァイトジグにより設けて固定する。ピンをジグによって設けることは自動化に極 めて良好に役立つ。図4及び5は、接点体3′間の空間17中に絶縁材料18を いかに導入するかを示している。本例では、接点体3′を有するウェファ12, 16を型成形空所内に入れ、接点体3′の上側面7′とウェファ12,16の下 側面5とをこの型成形空所の壁部に対接させ、その後型成形空所に樹脂18を充 填することにより絶縁材料18を設ける。接点体3′の上側面7′には樹脂18 が設けられない。その理由は、これらの上側面は型成形空所の壁部に対接してい た為である。従って、このような方法により樹脂18を簡単に高精度で設けるこ とができる。樹脂18としては標準のエポキシ材料を用いる。このような材料は 電子素子を包囲する材料として知られている。この方法は特に多量生産に極めて 適している。このような技術は半導体素子を包囲する標準の技術として用いられ ている為、この技術は容易に行ないうる。図4は、絶縁材料の充填中接点体3′ を適所に固定する補助手段20を型成形空所が有しているということを示してい る。この補助手段20は本例では型成形空所の壁部上に設けられた突起である。 この場合、接点体3′を有するウェファ12,16は型成形中ウェファ12のゆ がみや接点体3′の変形が防止されるように固定される。絶縁材料18を設けた 後、接点体3′の上側面7′上及び絶縁材料の上側面上に導電層25を設け、接 点体の良好な接触作用を容易に達成しうるようにする(図5参照)。導電層25 は例えばAg,Ni−Ag,Ti−Ni−Ag又はPb−Snより成る標準のは んだ層を有する。 図4は、接点体3′間で絶縁材料18に溝22が設けられるように型成形空所 にいかに突起21をも設けるかを示している(図5をも参照)。次に、ウェファ 12,16及び絶縁材料18をワイヤソーイングにより分割する。絶縁材料18 中の溝22はワイヤソーに対する案内溝として作用する。このような方法には、 半導体装置10を寸法的に高い精度で製造しうるという利点がある。 図6は、ウェファ12,16を分割した後に接点体3′の周りすべてに絶縁層 18がいかに設けられているかを示している。ウェファを分割して得られたこれ らの半導体本体は表面実装型(SMD)の半導体装置として容易に用いられる。 各接点体3′の上側面7′は絶縁されておらず、接続電極として作用し、例えば 半導体装置をプリント回路板上に装着する場合にこのプリント回路板上の導体に この電極を接続しうるようにする。本例では、300μmの厚さとした支持ウェ ファ16及び半導体ウェファ12を用いる。接点ピンの長さは1.4mmとする。 この場合、半導体装置の寸法は2×1.25×1.25mmである。これらの寸法 はいわゆる0805SMDエンベロープに対し規定された寸法である。接点体3 ′の寸法を調整することにより他の標準寸法を容易に得ることができる。 本例の方法により形成した半導体装置は接続電極7′,4間に500Vよりも 高い比較的高い電圧を印加した際に満足に機能する。 図7〜10は本発明による他の方法を示す。本例でも、半導体装置の最初の構 造は前述した実施例につき説明した図1及び2に示す構造に類似しており、不活 性化したメサ構造体2中で半導体材料のウェファ12,16の上側面に半導体素 子を設ける。本発明方法のこの第2の実施例では、変形可能な絶縁材料18′、 本例ではそれ自体既知の硬化性エポキシ樹脂を接点体3′間の空所17に設ける ことにより絶縁材料18を得る(図7参照)。図8は更に、接点体3′とで凹所 26を形成するアルミナの絶縁ジグ18″をいかに設けるかを示している。接点 体3′は凹所26に入っている。図8及び9は、ジグ18″を設けている際に変 26中にいかに圧入されるかを示している。次に、変形可能な絶縁材料18′, 用するエポキシ樹脂に依存する。このような実施例では、接点体3′の上側面7 を、設ける材料18′の量とジグ18″の形状とによって調整しうる為である。 接点体の上側面7′とジグ18″の上側面とには導電層25(図9参照)を設 け、半導体装置との良好な電気接触を可能にする。この導電層は標準のTi−N i−Ag接点層を有する。 図8は、ジグ18″の絶縁材料が接点体3′間でいかに溝22を有するかを示 している。次に、ウェファ12,16及びジグ18″をワイヤソーイングにより 分割する。ジグ中の溝22はワイヤソーに対する案内溝として作用する。このよ うな方法には、寸法的な精度の高い半導体装置10を製造しうるという利点があ る。 図6〜10は半導体装置10を本発明方法によりいかに製造するかを示してお り、この半導体装置(半導体本体)は不活性化されたメサ構造体2を有する半導 体ウェファ12,16を有し、このメサ構造体には半導体素子が設けられ、この 半導体素子はメサ構造体2上の接続電極7′と半導体ウェファ12,16の下側 面上の電極4とを有する。 本発明によれば、メサ構造体2上の接続電極7′が、絶縁材料18,18′, 面実装用の半導体装置10として用いるのが適している。接点体3′の上側面7 ′ はメサ構造体2上の接続電極に対する接続点として作用する。 このような半導体装置は接続電極間に印加する比較的高い電圧に耐える。更に 、半導体装置10は、不活性化されたメサ構造体2及び絶縁された接点体3′に より良好に不活性化されている為、接点体3′を有する半導体本体は最終的にエ ンベロープ中に装着する必要のないSMDとして用いることができる。半導体装 置10は、接点体3′の寸法を適切に定めることにより現存のSMDのようにあ る標準の寸法で容易に製造しうる。 接点体3′は、メサ構造体2の上側面7と接点体3′の上側面7′との間の距 離が1mmよりも長くなるように設けるのが好ましい。このような半導体装置10 は接続電極7′,4間に印加される300Vよりも高い電圧に耐える。 本発明は上述した実施例に限定されず、当業者にとって本発明の範囲内で種々 の変形が可能である。半導体ウェファはシリコン以外の材料、例えばゲルマニウ ム又はGaAsから形成することができる。支持ウェファ16を用いるのは例示 であって、例えば半導体材料のウェファ12が充分な厚さを有していれば、この ような支持ウェファ16は本発明にとって本質を成すものではない。支持ウェフ ァ16は充分導電性のある金属から造ることもでき、接点体3′を固着するのに 又導電層25に対してTi−Ni−Ag又ははんだ以外の材料を用いることがで きる。メサ構造体2内には、例えばトランジスタや抵抗を形成するために数個の pn接合又は受動素子を存在させることができる。この場合、メサ構造体の上側 面には接続電極の個数に応じて数個の接点体を設けることができる。前述した例 では絶縁材料として合成樹脂を用いたが、ある他の絶縁材料、例えばセラミック 材料か又はガラスか又は酸化性材料を用いることもできる。ウェファや絶縁材料 で囲まれた接点体を分割するのは前述した例ではワイヤソーイングによって行な っているが、割ったり、研摩したり、エッチングしたりする他の技術によりこれ らを分割することもできる。接点体は電気回路を導通させる作用をする。しかし 、接点体は必ず金属的に導電性とする必要があること勿論である。ある条件の下 では、例えば半導体装置を流れる電流を制限するために接点体3′がある抵抗値 を有するようにすることが望ましい場合がある。前述した例では円柱状の銅接点 体を用いたが、本発明はこのような材料及び形状から成る接点体に限定されるも のではなく、他の導電性金属或いは導電性のセラミック材料又は合成樹脂のよう な他の導電性材料を以って接点体を構成しうる。接点体の形状は臨界的なもので はなく、傾斜を付した接点体をも用いることができる。前述した例では接点体3 ′の上側面7′に導電層25を設けたが、接点体自体が充分に導電性である場合 には導電層25は必ずしも必要でない。

Claims (1)

  1. 【特許請求の範囲】 1.不活性化されたメサ構造体内で半導体材料のウェファの上側面に半導体素子 を設け、これら半導体素子にはメサ構造体の上側面及びウェファの下側面上で接 続電極を設け、その後ウェファを個々の半導体本体に分割し、これら個々の半導 体本体がメサ構造体を有し、このメサ構造体が、半導体本体の下側面に接続され た第1接続電極とメサ構造体の上側面に接続された第2接続電極とを有するよう にする半導体装置の製造方法において、 メサ構造体の上側面上に導電性の接点体を設けることによりメサ構造体上に 前記第2接続電極を設け、接点体の上側面が絶縁材料により被覆されないように 前記接点体間の空所に絶縁材料を設け、その後接点体及び絶縁材料を有するウェ ファを、不活性化されたメサ構造体と絶縁材料で囲まれた接点体とを有しこれら 接点体の上側面が第2接続電極として作用するようにした個々の半導体本体に分 割し、前記接点体の寸法はこれら半導体本体が表面実装に適するような寸法とす ることを特徴とする半導体装置の製造方法。 2.請求の範囲1に記載の半導体装置の製造方法において、メサ構造体の上側面 と接点体の上側面との間の距離が1mmよりも長くなるように前記接点体を設ける ことを特徴とする半導体装置の製造方法。 3.請求の範囲1又は2に記載の半導体装置の製造方法において、接点体を有す るウェファを型成形空所内に配置し、接点体の上側面及びウェファの下側面を型 成形空所の壁部に対接させ、その後にこの型成形空所を樹脂で充填することによ り、絶縁材料を設けることを特徴とする半導体装置の製造方法。 4.請求の範囲3に記載の半導体装置の製造方法において、前記型形成空所に補 助手段を設け、この補助手段により樹脂の充填中接点体を適所に固定するように することを特徴とする半導体装置の製造方法。 5.請求の範囲1に記載の半導体装置の製造方法において、メサ構造体間の空間 中に変形可能な絶縁材料を導入し、接点体とで凹所を形成する絶縁ジグをメサ構 造体間の空所内に設けて接点体がこれら凹所内に入り込んでいるようにし、これ により前記変形可能な絶縁材料の一部を接点体とジグとの間の前記凹所内 に圧入させ、その後前記変形可能な絶縁材料を硬化させることにより、前記接点 体間の空所に絶縁材料を設ける前記の処置を行ない、ウェファ及び絶縁材料を個 々の半導体本体に分割することを特徴とする半導体装置の製造方法。 6.請求の範囲1に記載の半導体装置の製造方法において、前記絶縁材料には前 記接点体間で溝を設け、これら溝をワイヤソーに対する案内溝として用いて前記 ウェファ及び絶縁材料をワイヤソーイングにより分割することを特徴とする半導 体装置の製造方法。 7.半導体基板を有する半導体本体を具える半導体装置であって、半導体基板は 不活性化されたメサ構造体を有し、このメサ構造体には、当該メサ構造体の上側 面上の接続電極と半導体基板上の接続電極とを具える半導体素子が設けられてい る当該半導体装置において、メサ構造体上の接続電極が、半導体本体を表面実装 装置として用いるのに適するように絶縁材料により囲まれた導電性接点体を具え ていることを特徴とする半導体装置。 8.請求の範囲7に記載の半導体装置において、メサ構造体の上側面と接点体の 上側面との間の距離が1mmよりも長くなるにように前記接点体が設けられている ことを特徴とする半導体装置。
JP9521884A 1995-12-14 1996-11-27 比較的高い電圧に適した表面実装用半導体装置及びその製造方法 Expired - Fee Related JP2988589B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
ED95203488.2 1995-12-14
NL95203488.2 1995-12-14
EP95203488 1995-12-14
PCT/IB1996/001311 WO1997022145A1 (en) 1995-12-14 1996-11-27 Method of manufacturing a semiconductor device for surface mounting suitable for comparatively high voltages, and such a semiconductor device

Publications (2)

Publication Number Publication Date
JPH10507039A true JPH10507039A (ja) 1998-07-07
JP2988589B2 JP2988589B2 (ja) 1999-12-13

Family

ID=8220952

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9521884A Expired - Fee Related JP2988589B2 (ja) 1995-12-14 1996-11-27 比較的高い電圧に適した表面実装用半導体装置及びその製造方法

Country Status (6)

Country Link
US (1) US5930653A (ja)
EP (1) EP0809861B1 (ja)
JP (1) JP2988589B2 (ja)
KR (1) KR100453019B1 (ja)
DE (1) DE69634816T2 (ja)
WO (1) WO1997022145A1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6746889B1 (en) * 2001-03-27 2004-06-08 Emcore Corporation Optoelectronic device with improved light extraction
US7046914B2 (en) 2001-05-01 2006-05-16 Koninklijke Philips Electronics N.V. Automatic content analysis and representation of multimedia presentations
US8294172B2 (en) 2002-04-09 2012-10-23 Lg Electronics Inc. Method of fabricating vertical devices using a metal support film
US6841802B2 (en) 2002-06-26 2005-01-11 Oriol, Inc. Thin film light emitting diode
EP2453474A1 (en) * 2010-11-10 2012-05-16 Nxp B.V. Semiconductor device packaging method and semiconductor device package
CN104810409A (zh) * 2014-01-26 2015-07-29 国家电网公司 一种碳化硅二极管及其制造方法
CN107517044B (zh) * 2017-08-10 2024-04-09 四川明德亨电子科技有限公司 一种整板smd石英晶体谐振器基板结构及其加工方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2525390A1 (de) * 1975-06-06 1976-12-16 Siemens Ag Steuerbares halbleiterbauelement
DE2656015A1 (de) * 1976-12-10 1978-06-15 Bbc Brown Boveri & Cie Verfahren zum herstellen von halbleiterbauelementen
DE2930460C2 (de) * 1979-07-27 1986-07-17 Telefunken electronic GmbH, 7100 Heilbronn Verfahren zum Herstellen hochspannungsfester Mesadioden
GB8330391D0 (en) * 1983-11-15 1983-12-21 Gen Electric Co Plc Electrical interface arrangement
DE4133820A1 (de) * 1991-10-12 1993-04-15 Bosch Gmbh Robert Verfahren zur herstellung von halbleiterelementen
KR940016630A (ko) * 1992-12-23 1994-07-23 프레데릭 얀 스미트 반도체 장치 및 제조방법
KR940016546A (ko) * 1992-12-23 1994-07-23 프레데릭 얀 스미트 반도체 장치 및 제조방법
EP0603971A3 (en) * 1992-12-23 1995-06-28 Koninkl Philips Electronics Nv Semiconductor device with passivated sides and method for manufacturing it.

Also Published As

Publication number Publication date
KR19980702308A (ko) 1998-07-15
US5930653A (en) 1999-07-27
WO1997022145A1 (en) 1997-06-19
JP2988589B2 (ja) 1999-12-13
KR100453019B1 (ko) 2004-12-30
EP0809861A1 (en) 1997-12-03
DE69634816T2 (de) 2006-05-11
DE69634816D1 (de) 2005-07-14
EP0809861B1 (en) 2005-06-08

Similar Documents

Publication Publication Date Title
CN109935574B (zh) 半导体模块和用于生产半导体模块的方法
JP4785139B2 (ja) 回路装置およびその製造方法
US6002173A (en) Semiconductor device package with metal-polymer joint of controlled roughness
JP3846699B2 (ja) 半導体パワーモジュールおよびその製造方法
US20030003630A1 (en) Hybrid integrated circuit device
JPH09219421A (ja) 半導体電子部品の製造方法およびウエハ
US9466542B2 (en) Semiconductor device
US3577633A (en) Method of making a semiconductor device
KR100613793B1 (ko) 회로 장치 및 그 제조 방법
KR100380701B1 (ko) 표면장착용반도체장치제조방법및표면장착용반도체장치
JP2004071961A (ja) 複合モジュール及びその製造方法
EP0650193A2 (en) Semiconductor device and method for manufacturing the same
JP2988589B2 (ja) 比較的高い電圧に適した表面実装用半導体装置及びその製造方法
CN111900134A (zh) 功率半导体模块装置及其制造方法
JPH03108744A (ja) 樹脂封止型半導体装置
JPH11191561A (ja) 半導体装置の製造方法
US6281579B1 (en) Insert-molded leadframe to optimize interface between powertrain and driver board
JP2004228286A (ja) 電力用半導体装置
JPH06151657A (ja) 半導体装置及びその製造方法
JP2003218278A (ja) ウェーハレベル・チップスケール・パッケージの製造方法
CN106876350B (zh) 功率模块及其制造方法
CN116981918A (zh) 隔离式温度传感器器件封装件
CN111900135A (zh) 功率半导体模块装置
JP3234614B2 (ja) 半導体装置及びその製造方法
US20220336429A1 (en) Semiconductor device and method for manufacturing semiconductor device

Legal Events

Date Code Title Description
S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071008

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081008

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091008

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091008

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101008

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees