CN108987352B - 具有连接在载体层级处的部件的封装 - Google Patents

具有连接在载体层级处的部件的封装 Download PDF

Info

Publication number
CN108987352B
CN108987352B CN201810538202.XA CN201810538202A CN108987352B CN 108987352 B CN108987352 B CN 108987352B CN 201810538202 A CN201810538202 A CN 201810538202A CN 108987352 B CN108987352 B CN 108987352B
Authority
CN
China
Prior art keywords
carrier
component
package
connection structure
major surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810538202.XA
Other languages
English (en)
Other versions
CN108987352A (zh
Inventor
K·埃利安
M·申德勒
V·施特鲁茨
H·托伊斯
M·韦伯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN108987352A publication Critical patent/CN108987352A/zh
Application granted granted Critical
Publication of CN108987352B publication Critical patent/CN108987352B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49589—Capacitor integral with or on the leadframe
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49558—Insulating layers on lead frames, e.g. bridging members
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

公开了一种封装(100)，其包括具有容纳通孔(104)的载体(102)、至少部分布置于容纳通孔(104)内的部件(106)、以及连接载体(102)与部件(106)的连接结构(108)。

Description

具有连接在载体层级处的部件的封装
技术领域
本发明涉及封装以及制造封装的方法。
背景技术
用于电子芯片的常规半导体器件(例如模制结构)已经演进到了封装不再显著妨碍电子芯片的性能的水平。此外，在晶片级上处理电子芯片是用于高效率生产电子芯片的已知工序。在封装制造期间包封电子芯片可以保护电子芯片抵抗环境影响。
然而，仍然有潜在空间改善紧凑性并简化将部件组装在载体上时的处理。
发明内容
可能需要制造具有小厚度的封装的可靠方法。
根据示例性实施例，提供了一种封装，其包括具有容纳通孔的载体、至少部分布置于容纳通孔内的部件以及连接载体与部件的连接结构。
根据另一示例性实施例，提供了一种封装，其包括载体、至少部分位于载体层级上的部件、连接载体与部件的连接结构、以及包封载体的至少一部分和部件的包封物。
根据又一示例性实施例，提供了一种制造封装的方法，其包括：提供具有容纳通孔的载体，将部件至少部分布置在容纳通孔内，以及形成连接载体与部件的连接结构。
根据又一示例性实施例，提供了一种制造封装的方法，其中该方法包括：将部件安装在载体上，以使得部件至少部分位于载体层级上，通过连接结构连接载体与部件，以及包封载体的至少部分和部件。
根据示例性实施例，提供了一种封装，其中部件安装在载体上，以使得部件的至少一部分位于载体层级、在载体的容纳通孔内。通过将部件至少部分安装在容纳通孔内而不是完全安装在载体上方并且因此也安装在容纳通孔上方，可以显著减小所获得的封装的垂直尺寸。由此，可以制造一种紧凑封装，其中部件被非常可靠地机械连接到载体。描述性地讲，在部件至少部分安装在容纳通孔内并且因此在载体层级处而非安装在载体层级上方时，用于向部件施加力以使所安装的部件从载体脱离的杠杆臂可以显著更小。而且，将部件安装在容纳通孔内的安装架构允许封装在垂直方向上有更对称的布置，这也有助于改善封装的机械稳定性并且因此改善封装的可靠性。
具体而言，在将经由连接结构连接的载体中的部件与同样安装在同一载体上的电子芯片组合时，可以确保整个封装，尤其是在包封工序之后，变得过厚，以致(例如，磁性传感器)芯片变得距封装的表面过远。由此，去除封装的部件部分的垂直厚度还对减小封装的(尤其是磁性传感器)芯片区域的高度具有高度有利的影响。
其它示例性实施例的说明
在下文中，将解释封装和方法的其它示例性实施例。
在本申请的上下文中，术语“容纳凹槽”可以特别表示在载体中界定并充当可以容纳或接收部件或其部分的体积的槽、盲孔、横向压痕或甚至通孔(即，容纳通孔)。这样的容纳通孔可以位于载体层级处。
在本申请的上下文中，术语“部件”可以特别表示可以连接到载体以为封装提供其电子功能的任何电子构件。具体而言，部件可以是无源部件，例如电容器、欧姆电阻、电感等。然而在其它应用中，部件也可能是有源电子部件，例如电子芯片，特别是半导体芯片。
在实施例中，连接结构是导电的。因此，连接结构可以不仅提供部件和载体之间的机械连接，而且同时可以形成载体和部件之间的电连接。在后面提及的实施例中，载体和部件都可以是至少部分导电的。例如，可能的是连接结构包括将载体的第一部分与部件的第一端子电连接的第一部分，并且包括将载体的第二部分与部件的第二端子连接的独立的第二部分。在这样的实施例中，可以获得具有可靠机械连接的高度对称配置，以及两个不同的导电连接的同时形成。
在实施例中，连接结构包括由胶、焊料、接合线、接合带、夹子、粘合膜和其它部件(尤其是表面安装器件部件，更具体而言，欧姆电阻器或陶瓷电容器)组成的组中的一种。在连接结构被配置为胶时，胶优选是导电的。例如，这样的导电胶可以通过提供粘合功能的胶粘成分(其可以是电绝缘的，例如基于环氧树脂)来形成，并且可以包括导电颗粒(例如，银颗粒)以用于提供导电性，所述导电胶不仅可以用于机械连接而且可以用于电连接部件与载体。然而，也可能整个胶都由导电材料制成。使用胶作为连接结构已被证明是适当的，因为向放置在容纳通孔中的部件提供小滴的胶可能足以建立通过基于胶的连接结构形成的连接，因为胶将会由于毛细作用力而流入容纳通孔中并将在载体和部件之间建立对称连接。然而，还可以优选由焊料材料实现连接结构。在这样的实施例中，向容纳通孔中的部件和载体之间的界面施加特定量的焊料材料(例如，焊膏)并且启动回流工序可能就足够了。后者可以通过优选在真空氛围中施加热量来完成。由于毛细作用力的原因，经历回流工序的焊料将随后流入容纳通孔并将在载体和部件之间形成紧密连接。在被实现为接合线或接合带时，连接结构可以实现纯粹的电连接功能。然后可以由胶和/或包封物实现机械连接功能。充当载体和部件(例如，电子芯片)之间的连接结构的其它部件(例如，表面安装器件，其可以被实现为例如电阻器或电容器)可以允许制造具有复杂电子功能的紧凑封装。
在实施例中，连接结构被部分或完全布置于容纳通孔内。在另一实施例中，连接结构被部分或完全布置于容纳通孔的外部。所提及的实施例的组合是可能的。
在实施例中，载体为引线框架。例如，这样的引线框架可以是图案化的平面金属板，其中引线框架的通孔或孔隙部分可以形成容纳通孔。提供这样的平面且完全导电的载体使制造的封装在垂直方向上保持非常紧凑。例如，这样的引线框架可以由铜制成。
在另一个实施例中，载体为印刷电路板(PCB)。这样的PCB可以具有其中可以容纳部件的容纳通孔。PCB的铜迹线可以完成电连接，并且PCB的FR4材料(即，具有加强玻璃布的树脂)可以提供部件的机械连接。
可以用于其它实施例的替代载体可以是任何内插器，如基板、陶瓷基板、层状基板或IMS(绝缘金属基板)等。
在实施例中，封装包括包封部件的包封物、连接结构、以及载体的部分。提供这样的包封物机械地保护了部件和连接结构免受来自环境的机械冲击，并且还提供电绝缘。在部件安装于载体层级处并因此在容纳通孔内时，即使在被包封物包封之后，封装也垂直方向上保持紧凑。
可以在封装上任选地提供的除部件之外的电子芯片也可以由诸如模制化合物的包封物包封。在一个对应实施例中，可以使用一个常见的连续模制结构或包封物来包封部件和电子芯片两者。在另一个实施例中，可以形成两个独立的模制结构用于电子芯片和部件。然而在任一种替代方式中，可能使整个封装在垂直方向上紧凑，这样允许使电子芯片接近封装的表面。在电子芯片被实现为磁性传感器芯片(例如，磁性霍尔传感器芯片)时，电子芯片的传感器有源区域和封装的表面之间的距离对涉及磁性灵敏度的封装而言非常重要。因此，得益于将部件定位在载体层级而不是将其安装于载体层级上方的高度紧凑的设计允许使得磁性传感器封装高度灵敏。
在实施例中，包封物包括由模制化合物(例如，包覆模制化合物或圆顶封装体)和层压板组成的组中的至少一种。在优选的实施例中，包封物为模制化合物。对于通过模制进行的包封而言，可以使用塑料材料或陶瓷材料。包封物可以包括环氧树脂材料。例如，用于改善导热性的填料颗粒(例如，SiO2、Al2O3、Si3N4、BN、AlN、金刚石等)可以嵌入包封物的基于环氧树脂的基质中。
在实施例中，封装包括安装于载体上的电子芯片。例如，所提及的电子芯片可以例如通过焊料连接或通过导电胶被表面安装于载体上。电子芯片可以与部件电气协作。例如，电子芯片(或部件)和传感器芯片(尤其是上述磁性传感器芯片)作为部件与陶瓷电容器协作。在这样的实施例中，可以由电容器部件对磁性传感器芯片所产生的磁性传感器信号进行平滑化。然而，对于电子芯片和协作部件而言，其它实施例也是可能的。
在实施例中，部件和电子芯片横向间隔开地安装在载体的不同段处。在这样的实施例中，电子芯片和部件被并排安装在载体的不同表面部分中。对安装于载体层级上的部件的降低的高度要求还转换成封装的芯片部分的高度紧凑配置，尤其是在部件部分和芯片部分都由一个相同的包封物包封时。然后可以将电子芯片放置得明显更接近封装的外表面，对于传感器芯片的改善的灵敏度、操作期间产生的来自芯片的热量的改善的移除等而言，这可能是有利的。
在另一实施例中，部件和电子芯片至少安装在载体的交叠段。在这样的实施例中，尤其可能在载体的表面部分上安装电子芯片，其完全涵盖或包住载体的在其内可以安装部件的表面部分。由于部件未安装于载体上，而是安装于载体中，所以可能的是电子芯片至少部分安装在其中安装部件的同一表面部分中。这进一步减小了封装的体积，因为它提高了横向的紧凑度。可以显著减小载体的尺寸。此外，可以通过采取这样的措施来显著减少用于包封部件和电子芯片所需的包封物材料的量。
在实施例中，电子芯片为传感器芯片，尤其是磁性传感器芯片。在这样的实施例中，传感器芯片可以感测出感测信号并可以产生对应的电信号。后者可以由部件接收，例如，可以由电容器型部件来平滑化。在磁性传感器芯片的所提及的示例中，磁性传感器芯片例如可以是霍尔传感器型，其能够检测封装环境中的磁场。例如，这样的磁性传感器芯片可以实施在汽车应用中，例如，用于感测引擎的曲轴或凸轮轴。尤其对于这样的汽车应用而言，要求封装有极高的准确性，以使得封装尺寸的显著减小对这样的应用而言是尤其有利。
在实施例中，部件的第一部分突出到载体的第一主表面之外，并且部件的另一第二部分突出到载体的相对的第二主表面之外。通过采取该措施，可以将封装的厚度减小至少载体的厚度，因为在该实施例中，部件突出到(尤其是平面或平板形的)载体的两个相对主表面之外。于是，第一部分突出到载体的第一主表面之外，第二部分突出到载体的相对的第二主表面之外，并且部件的中间的第三部分完全放置在容纳通孔内。
在实施例中，部件的第一部分和第二部分被布置为相对于载体的延伸平面镜像对称。通过其中第一部分的厚度等于第二部分的厚度的这种对称配置，可以获得机械上特别稳定且高度紧凑的封装。两个部分相对于作为镜像轴或镜像平面的载体(板)的对称配置转换成封装内的低机械张力，并且因此转换成可靠的操作。
在实施例中，连接结构的第一部分突出到载体的第一主表面之外，并且连接结构的另一第二部分突出到载体的相对的第二主表面之外。于是，连接结构可以包括在载体的两个相对主表面上的两个倒角。这进一步促进了封装的高度对称性，并在载体和部件之间产生非常可靠的连接。有利地，得益于自对准过程，可以制造连接结构的两个倒角的对称布置，因为诸如毛细作用力的效应可以促进连接结构的这种对称配置的形成。
在实施例中，连接结构的第一部分和第二部分被布置为相对于载体的延伸平面镜像对称。在载体(板)的两个相对主表面上的连接结构的两个部分被配置为对称时，可以获得部件和载体之间的特别稳定且牢固的连接。
在实施例中，连接结构包括两个独立的连接体，所述两个独立的连接体在截面图中都大体上为C形。两个连接体中的每个可以将载体的相应部分与部件的相应端子耦合。两个独立连接体的C形确保相应的C形连接体啮合载体的相当大的边缘部分，并且由此向部件提供大的连接表面。
在实施例中，部件为表面安装器件(SMD)部件。通过将部件实现为SMD部件，可以通过不将这样的表面安装器件安装在表面上，而是将其部分或全部安装在载体内部，由示例性实施例来反转对表面安装器件的表面安装的范式。这产生了机械稳定且紧凑的配置。
然而，部件也可以是电子芯片。于是，半导体芯片也可以安装在载体层级，并且因此在载体的容纳体积中或与载体并排。换言之，部件也可以位于载体旁边。
在实施例中，部件浮置地(即，不完全被载体固定)位于封装内。它尤其可以浮置地位于包封物内，并且可以位于远离载体处并且机械稳定。
在实施例中，部件的下主表面既不接触载体，也不接触连接结构。在这样的实施例中，部件的上主表面和/或一个或多个侧边缘可以用于建立与载体的电连接。
在实施例中，部件位于载体的垂直层级。例如，部件的垂直重心可以(尤其是基本上或精确地)对应于载体的垂直重心。
在实施例中，部件的前端侧和后端侧中的至少一个不接触载体。在实施例中，载体包括经由连接结构(例如，接合线)电连接部件的电连接段(例如，载体的与部件的侧部分协作的载体叉指)，并且包括经由至少一个粘合点支撑部件的机械支撑段(例如，载体的框架部分的边缘部分中的与部件的边缘部分协作的对准缺口)，以用于固定部件的位置。于是，通过载体电连接和机械连接部件的任务也可以在空间或结构上独立并被指派到不同的载体部分。图18中示出了这样的实施例。
在实施例中，封装包括用于在载体处机械固定部件的机械固定结构(例如，部件的一个主表面处的一个或多个胶点)，并且包括载体和部件之间的界面处包围或包封连接结构的保护包围结构(例如，部件的另一主表面处的一个或多个圆顶封装段)。图19中示出了这样的实施例。
在实施例中，连接结构被配置为另一电子部件，该另一电子部件具有电接触该部件的第一端子并且具有电接触载体的第二端子。在这样的实施例中，SMD部件可以相对于载体桥接部件，以由此获得具有高度电气功能的高度紧凑封装。图20中示出了这样的实施例。
在实施例中，连接结构被配置成电气和机械地连接部件与载体。在这样的实施例中，可以在单个连接结构中组合电气和机械地连接载体与部件的功能，以获得小型号封装。图21中示出了这样的实施例。
在实施例中，载体包括界定其中容纳部件的容纳通孔的电绝缘支撑板(例如包括具有加强颗粒的树脂)，并且包括导电迹线(例如，铜结构)，所述导电迹线位于支撑板上并经由连接结构与部件电连接。支撑板可以形成印刷电路板的电介质部分，而迹线可以形成印刷电路板的金属部分。图22中示出了这样的实施例。
在实施例中，载体(部分或整体)和/或连接结构(部分或整体)是通过加法制造、尤其是通过三维印刷来形成的。例如，可以提供粉末材料(例如，金属粉末)，可以通过诸如激光处理的热处理对该粉末材料进行局部和选择性固化或硬化。通过采取该措施，可以通过3D印刷形成任何三维载体结构和/或连接结构。载体结构和连接结构也可以通过加法制造、尤其是三维印刷来整体形成。
在实施例中，方法包括：将部件放置到容纳通孔中，以使得一个部分突出到载体的一个主表面之外，并且另一个部分突出到载体的另一主表面之外；在载体与所述部分之一上的部件之间分配连接结构的材料；以及触发所分配的材料的回流，以使得材料部分地回流到所述部分中的另一个上。于是，可以利用简单的回流焊接工序形成封装。
在实施例中，方法包括提供具有腔体的支撑结构，以及在形成连接结构之前在所述腔体中布置部件，并在所述腔体的外部布置载体。可以通过提供可以沿其放置多个部件的腔体线来完成该封装的这种制造。这之后可以是在批处理中形成焊料连接或胶连接。结果，以高处理量进行高效率制造变得可能。
在实施例中，方法还包括使用上述封装作为封装中的系统的组成或部分来制造系统级封装。对应地，该封装可以被配置为系统级封装(SiP)或其部分。这样的系统级封装可以使用上述类型的封装，其在载体上具有包封的部件，以用于形成具有额外电子功能的更大系统。这样的系统级封装因此可以被封装于更大的封装外壳或装中。系统级封装从而可以由被包在单个模块或封装中的多个集成电路构成。SiP可以执行多种电子功能，并且可以例如用于移动电话等内部。包含集成电路的管芯可以垂直堆叠在载体上并且可以被内部电连接。示例性SiP可以包含与无源部件组合的若干芯片(例如专用处理器、存储器等)，无源部件例如是可以全部安装于同一载体上的一个或多个电阻器和/或电容器。
在实施例中，封装被配置为由引线框架连接的电源模块、晶体管外形(TO)电子部件、四方扁平无引线封装(QFN)电子部件、小外形(SO)电子部件、小外形晶体管(SOT)电子部件和薄小外形封装(TSOP)电子部件组成的组中的一个。因此，根据示例性实施例的封装完全与标准封装概念兼容(尤其与标准TO封装概念完全兼容)，并且从外部看起来像常规电子部件，这对用户而言是高度方便的。在实施例中，封装被配置为电源模块，例如，模制电源模块。例如，电子部件的示例性实施例可以是智能电源模块(IPM)。
在优选的实施例中，部件或电子芯片被配置为控制器芯片、处理器芯片、存储器芯片、传感器芯片或微机电系统(MEMS)。在替代实施例中，电子芯片还可能被配置为功率半导体芯片。于是，电子芯片(例如，半导体芯片)可以用于例如汽车领域中的电源应用，并且例如可以具有至少一个集成绝缘栅双极晶体管(IGBT)和/或另一种类型的至少一个晶体管(例如MOSFET、JFET等)和/或至少一个集成二极管。这样的集成电路元件可以例如采用硅技术或基于宽带隙半导体(例如碳化硅、氮化锗或硅上氮化锗)制成。半导体功率芯片可以包括一个或多个场效应晶体管、二极管、逆变器电路、半桥、全桥、驱动器、逻辑电路、其它器件等。
作为形成电子芯片的基础的衬底或晶片，可以使用半导体衬底，优选为硅衬底。替代地，可以提供氧化硅或另一种绝缘体衬底。还可能实施锗衬底或III-V半导体材料。例如，可以采用GaN或SiC技术实施示例性实施例。根据示例性实施例的半导体器件可以被配置为微机电系统(MEMS)、传感器等。
此外，示例性实施例可以利用标准半导体处理技术，例如适当的蚀刻技术(包括各向同性和各向异性蚀刻技术，尤其是等离子体蚀刻、干法蚀刻、湿法蚀刻)、图案化技术(可以包含光刻掩模)、沉积技术(例如，化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)、溅射等)。
结合附图根据以下描述和所附权利要求，本发明的上述和其它目的、特征和优点将变得显而易见，在附图中，由类似的附图标记表示类似的部分或要素。
附图说明
附图被包括以用于提供对示例性实施例的进一步理解并构成说明书的一部分，附图示出了示例性实施例。
在附图中：
图1示出了根据示例性实施例的封装的截面图。
图2示出了根据另一示例性实施例的封装的截面图。
图3示出了根据另一示例性实施例的封装的预制件的三维视图。
图4示出了图3的预制件的水平视图。
图5示出了常规封装的截面图。
图6示出了根据示例性实施例的封装的截面图。
图7到图11示出了根据示例性实施例的在执行制造封装的方法期间获得的中间结构的截面图。
图12示出了根据示例性实施例制造的封装的阵列。
图13示出了根据示例性实施例的封装的平面图。
图14示出了根据另一示例性实施例的封装的平面图。
图15示出了根据示例性实施例的封装的截面图。
图16示出了根据另一示例性实施例的封装的平面图。
图17示出了根据图16的封装的截面图。
图18到图22示出了根据其它示例性实施例的封装的平面图。
图23到图28示出了根据示例性实施例的在执行制造封装的方法期间获得的中间结构的截面图。
图29到图31示出了根据另一示例性实施例的在执行制造封装的方法期间获得的中间结构的截面图。
具体实施方式
附图中的例示为示意性的。
在以更多的细节进一步描述其它示例性实施例之前，将汇总本发明人的一些基本考虑，基于此发展了示例性实施例。
根据本发明的第一方面的示例性实施例，可以在载体层级处嵌入SMD(表面安装器件)部件，以用于形成模制封装(尤其参见图1到图15)。
具体而言，提供了与小封装尺寸和低封装成本结合的鲁棒的SMD焊接工艺，以实现如SiP封装、或者尤其是磁体传感器的集成电路封装。后者可以在同一个模制外壳中包括电子芯片(例如，硅管芯)，并且还包括部件(例如，SMD部件)。对应的SMD接合架构可以涉及连接工艺，其可以被实现为焊接或导电胶工艺。更具体而言，对应的封装可以通过在载体(尤其是引线框架)层级内实施C轮廓SMD部件附接工艺来形成对应封装。有利的是，这样的架构产生了具有小高度的高度紧凑封装。这继而具有减小的空气隙以及改善的封装性能的结果，尤其是在被实现为磁体传感器封装时。
具体而言，由于载体(尤其是引线框架)和部件(尤其是SMD部分)之间长的焊料线或胶线，可以在载体和部件之间实现机械上高度鲁棒的互连。此外，这样的制造方法允许提供两个连接结构(尤其是焊料)倒角(在载体上方和下方)，以用于显著提高封装的机械稳定性。作为额外的机械优点，所述方法使得可能通过制造封装堆叠体而获得高对称性，在封装堆叠体中，部件与载体处于相同高度层级。这针对在组装过程或模制封装期间施加的弯折、拉动或其它机械应力提高了稳定性。可以防止分层问题，以便符合汽车或其它传感器应用的严格要求。
由于使用SMD部件而减小的封装高度可能被降低到载体层级中，甚至低于载体层级。例如，可以从封装高度去除载体厚度和连接结构厚度(尤其是胶/焊料接合线厚度)。例如，对于在磁体感测中应用以获得减小的空气隙(即，ASIC芯片中的传感器到要感测的磁性元件之间的读取距离减小)而言这可能是高度有利的。这又促进了传感器性能的显著提高。而且可以减小水平平面中的封装大小，因为载体上的较小的焊料焊盘或胶焊盘可能是足够的。尤其对于焊接工艺而言，可能不再需要阻焊剂，因为毛细效应可以吸收焊料，以用于获得载体和SMD部件之间的围绕SMD部件的连接结构的C轮廓，以填充其间的间隙并在载体上方和下方形成通往SMD部件的两个倒角。
此外，通过制造工艺的特征(例如在引线框架开口内的芯片后侧上的部件附接)，可以减小制造封装的制造工作量。在实施例中，通过所述的制造架构，用于陶瓷电容器部件的独立外壳变得可有可无。
此外，可以改善由于所描述的SMD附接工艺造成的封装的可靠性行为。具体而言，部件的端子之间的增大的空隙减小了不希望的迁移效应的风险(描述性地讲，空隙可以与部件端子距离相同，并且不会被部件下方的通往载体的任何胶倒角减小，这是常规制造工艺的问题)。除此之外，可以抑制任何分层的趋势，并且可以获得增大的SMD剪切值。
制造封装的方法的一个示例性实施例可以涉及以下工序：
1.提供载体，例如引线框架。
2.将SMD部件以负偏移放置到载体位置中(即，载体层级高度内部)。这可以通过载体底板或支撑结构中的(例如400μm深的)腔体线来完成。
3.连接结构(例如，焊料或胶)分配到部件的端子。
4.固化连接结构(例如，通过焊料回流或胶固化工艺)。
5.包封(例如，对封装的包覆模制或层压，在该封装中也可能已经安装了集成电路)。
制造封装的方法的另一个示例性实施例可以涉及以下工序：
1.提供载体，例如引线框架。
2.附接电子芯片或管芯(例如，通过胶分配、管芯拾取和放置以及引线接合)。
3.倒转载体，以使得电子芯片面向下。
4.将SMD部件放置并附接在载体的容纳通孔或开口中的电子芯片后侧上。
5.施加材料以形成连接结构(例如，导电胶或焊料)。
6.固化连接结构(例如，通过焊料回流或胶固化工艺)。
7.包封(例如，对封装的包覆模制或层压)以完成封装(SiP模块)。
在实施例中，提供了一种封装架构，其用于将多芯片封装和SMD堆叠体制造到载体层级内部的芯片上，以实现微型化的封装大小。例如，可以通过将SMD部件和堆叠的载体堆叠在电子芯片(例如，硅管芯)上来制造封装，而无需执行引线接合。这样允许制造在垂直于堆叠方向的平面中具有显著减小的封装尺寸的封装。
在实施例中，可以执行管芯到载体的回流焊接，以用于制造无引线封装(如果需要，利用倒装芯片工艺)。这可以与将SMD部分安装到集成电路外壳上一起完成。任选地，对应的工艺流程可以涉及堆叠体焊接(例如，可以在电子芯片顶部焊接SMD部件和载体，电子芯片例如可以被放置在真空板上)。
利用根据示例性实施例的制造方法，例如可以提供具有高感测准确度的紧凑磁性传感器封装。利用这样的架构，可以获得高封装鲁棒性(具体而言，可以显著增大焊料倒角的面积和体积，这可以使得能够在卷带式生产线中组装传感器与焊接的陶瓷电容器)。此外，可以在小封装外形(例如，用于封装高度减小)的情况下获得提高的产品性能。除此之外，可以以减小的成本制造更紧凑的封装(具体而言，用于诸如陶瓷电容器部件的部件的SMD外壳可以是可有可无的，并且可以实现更小的模块或封装尺寸)。
在实施例中，提供了一种SMD嵌入架构，其实施了SMD部件到集成电路(IC)封装、SiP封装或层压封装中的C轮廓焊接，其中部件被定位于载体(尤其是引线框架)层级内(而不是在引线框架焊盘顶部)。这样的概念可以允许通过消除或减小的分层趋势、减小的封装高度以及减小的封装成本以及因此显著减小的系统成本来实现鲁棒的封装。
有利地，模拟已经表明，如果常规焊料着陆焊盘被替换为焊接到引线框架的C轮廓，并且与SMD部件的两个倒角在引线框架开口中被整平，则机械稳定性显著提高。这可以显著减小在引线框架弯折和应力测试期间的机械应力。
至于可处理性，载体层级中的部件焊接是简单明了的工艺。完成了机械测试，表明可以将SMD部件放置到引线框架层级中(例如，使用引线框架中的槽)。结果证明，可以移动该位置中的被引线框架围绕的SMD部件而不出现问题。
具体而言，这样的封装或组装架构在磁性传感器封装方面高度有利，并且允许通过将陶瓷电容器(或其它SMD部件)包括在ASIC外壳中而消除陶瓷电容器的独立外壳。
此外，可以获得更小的封装外形。对于所提到的磁性传感器封装的示例而言，通过达到高性能层级(与用于串联的电阻器和电容的任选的封装部分组合)，这样的磁性传感器可以被组装进传感器系统中的小(例如，直径不大于8mm)组装孔中。高度有利的是，可以显著减小封装尺寸，并可以以小工作量制造系统。
根据本发明的第二方面的示例性实施例，提供了一种不将电子芯片安装在载体上的集成电路(IC)封装(具体参见图16到图28)。
具体而言，在该上下文中可能实现包含半导体和其它部件的薄封装。具体而言，可以调整磁性传感器，以便减小甚至最小化磁性传感器单元(即，芯片表面)和封装表面之间的距离。这样可能带来传感器性能的提高，因为传感器和外部磁体之间的空气隙可以被减小。
还可以利用所提及的架构提供在管芯后侧上没有载体(尤其是引线框架)和管芯附接胶的封装。例如，可能的是电子芯片或管芯浮置在封装中(例如，模制化合物中)，其中如下所述，可以通过各种措施来固定位置。
示例性实施例允许消除芯片的前侧和/或后侧上的胶和载体(例如，引线框架)层，从而可以获得非常薄的模制封装，并且因此获得提高的IC性能。
具体而言，示例性实施例允许获得以下优点中的一个或多个：
-在封装被实现为磁性传感器封装时，传感器到要感测的元件的距离因封装高度减小而更近
-对电子芯片的应力减小(由于可以调节包封物(例如，模制化合物)的热膨胀系数，以比载体(例如引线框架)和胶之间的热膨胀系数更好地匹配电子芯片)
-涡电流减小甚至消除(例如，对磁体传感器应用有利)
还是在可靠性方面，示例性实施例可以提供显著的改进：
-可以高效率地防止电子芯片、胶和载体之间的分层
-可以抑制或消除系杆以获得减小的发生封装断裂或从封装的边缘开始分层的风险
-可以获得具有减小的封装应力的对称封装堆叠体
封装中的没有胶和引线框架管芯焊盘的电子芯片附接可以使各种新的封装概念成为可能，参见本文给出的示例。可以利用可用的后端组装设备(例如管芯接合机、引线接合机等)实现这些概念。结果，对于其它封装类型而言，不需要特殊或昂贵的设备。结果，可以提供能够以低工作量制造的机械上高度鲁棒的封装。有利的是，抑制了从电子芯片到胶以及从胶到载体的分层(因为可以去除电子芯片下方的胶和载体)。
此外，载体和电子芯片可以位于相同的高度水平，这可以提高在发生弯折或来自组装过程或封装的其它机械应力时的稳定性，因为封装获得了更弹性的行为。
可以通过示例性实施例获得提高的封装性能，因为可以抑制或消除涡电流，并可以减小读取距离(例如，在希望高准确度时，磁性传感器需要从传感器ASIC芯片到要感测的磁性元件的距离近)。
可以减小在垂直于高度方向的平面中的封装高度和封装大小，因为对管芯焊盘(其在电子芯片周围可以具有例如大约200μm的厚度用于胶空隙)的需求变得可有可无。管芯焊盘厚度可以为小管芯大小封装提供主要的封装大小贡献。
此外，由于载体设计简化(具体而言，每个引线框架的更高样本大小可以变为可能，因为不再需要管芯焊盘和系杆)，可以减少制造工作量。
在一个、两个或三个空间方向上可获得的较小封装大小可以转换成批处理(例如，包覆模制)可制造的更大数量的封装。可以利用大的工艺窗口(例如，可以将通往载体的管芯附接设计为具有±100μm)支持一些工艺。
除此之外，可以获得高度可靠性，因为可以去除管芯下方的载体管芯焊盘和胶。结果，可以安全地防止分层。可以制造具有高对称度的封装堆叠体，这额外地抑制了任何分层的趋势。
在实施例中，可以提供在电子芯片下方没有管芯附接胶并且没有载体的集成电路封装。这样可以实现制造具有小封装高度的鲁棒封装，并且以小工作量制造封装和系统。
在实施例中，可以将电子芯片大致定位在与载体相同的高度水平。优选地，可以不发生通往电子芯片的后侧和/或前侧的直接载体连接。
将在下文描述一些有利实施例和特征：
-使用胶、焊料或三维金属印刷固定电子芯片
-使用SMD部件作为连接结构固定电子芯片
稍后提及的封装的实施例可以使用以下组装流程来在传感器封装中实施：
-提供支撑结构(例如粘性箔、具有真空孔的载体板、具有粘性层的玻璃板等)
-向支撑结构上放置载体(例如，引线框架)(通过夹具和/或通过胶、粘性箔、真空使载体与对准引脚对准)
-拾取电子芯片并将电子芯片放置到所提及的支撑结构上，在载体的叉指旁边
-从电子芯片向导电叉指进行引线接合
-例如通过利用胶固化分配到电子芯片与载体的边缘的胶，来固定电子芯片的位置
–包封(例如，包覆模制)
-单一化和测试
下文更详细描述的其它过程示例基于通过在电子芯片和/或载体的前侧和/或后侧上使用胶将电子芯片的位置固定到载体叉指：
-在一个实施例中，可以将电子芯片和载体放置到胶材料中，接着固化胶材料，进行引线接合，以及圆顶封装工艺，以进一步增大从电子芯片到载体的机械稳定性并保护接合线。然后，可以执行包封(例如，包覆模制)
-在另一个实施例中，可以使用粘合箔固定电子芯片和载体的位置，包括包封(例如模制)工艺
-在又一个实施例中，使用分立的(例如SMD)部件或夹子例如通过胶或焊接工艺将电子芯片固定到载体位置
-在又一实施例中，可以分配导电胶以在包封(例如，包覆模制)期间将电子芯片固定到载体位置，并且可以在同一过程内形成从电子芯片到载体的电气接合。
图1示出了根据示例性实施例的封装100的截面图。
封装100包括导电引线框架型板形载体102，这里，其由例如铜构成并具有容纳通孔104。这里实现为SMD(表面安装器件)的部件106被安装成部分在载体层级上方，部分在载体层级下方，并且部分在载体层级上并在容纳通孔104内。部件106可以是陶瓷电容器。导电连接结构108(在图示的实施例中为导电胶或焊料)将载体102与部件106电连接，有助于机械支撑载体102，并被部分布置于容纳通孔104内。此外，包封物110(这里被实现为模制化合物)包封部件106、连接结构108、以及载体102的部分。
更具体而言，部件106的第一部分122突出到载体102的第一主表面124之外，并且部件106的另一第二部分126突出到载体102的相对第二主表面128之外。部件106的第一部分122和第二部分126优选相对于载体102的延伸平面130镜像对称布置。连接结构108的第一部分132突出到载体102的第一主表面124之外，并且连接结构108的另一第二部分134突出到载体102的相对第二主表面128之外。连接结构108的第一部分132和第二部分134优选相对于载体102的延伸平面130镜像对称布置。
此外，连接结构108包括两个独立的连接体140、142，均由对应的第一部分132的一半和第二部分134的一半构成。图1的配置相对于载体102的中央对称轴或延伸平面130对称，并且还相对于延伸通过部件106的重心的垂直对称轴对称。由于这种高对称度，内部机械负载非常小，并且封装100对于机械冲击和热循环非常鲁棒。
图2示出了根据另一示例性实施例的封装100的截面图。图2的侧视图示出，形成连接结构108的焊料或胶包住或啮合部件106的端子180、182。如图2所示，两个独立的连接体140、142都大体上为C形。C轮廓由为制造根据图1或图2的封装100而执行的过程产生，并在引线框架层层级内牢固嵌入部件106。
图3示出了根据另一示例性实施例的封装100的预制件的三维视图。
图4示出了图3的预制件的水平视图。从图3和图4可以看出，通过经容纳通孔104引导部件106，可以获得封装100的高度的显著减小。在用于例如磁性传感器系统时，可以实现空气隙减小以及尤其是磁性传感器的最优性能。
图5示出了常规封装200的截面图以进行对比。模制于包封物212中的部件202通过连接结构206表面安装在载体204上方。在载体204的另一表面部分上，通过焊接来安装电子芯片208。由于载体204的厚度对封装200的高度有贡献，所以获得了封装200的高体积和重量。此外，模制于包封物212中的传感器芯片208遭受封装200的表面和芯片208的传感器有源区域之间的大距离的影响，因此封装200具有相对较低的灵敏度。
图6示出了根据示例性实施例的封装100的截面图。
除了图1到图4的实施例之外，图6的实施例还包括电子芯片112，其在这里是能够感测其环境中的磁性体的存在的磁性传感器芯片。部件106和电子芯片112横向间隔开地安装在载体102的不同段114、116处。部件106安装于载体102的容纳通孔104中，从而围绕载体层级，而电子芯片112安装在载体102上。根据图6，部件106和电子芯片112都被公共包封物110封装。
与图5相比，根据图6所示示例性实施例的封装100具有紧凑得多的设计，因为部件106安装在载体层级。换言之，封装200的最大高度为D，而封装100的最大高度为d<D。由此，根据图6显著减小了封装高度，从而可以构造更紧凑的封装100和更灵敏的磁性系统。根据图6，用于模制电子芯片112和模制部件106的两个独立模制工序是可有可无的。根据图6的公共封装工序进一步简化了封装100的制造。
图6的载体102可以具有大约200μm的厚度d。电子芯片112例如可以具有150μm和300μm之间的范围内的厚度，例如220μm。部件106的厚度可以在500μm和800μm之间的范围内。
图7到图11示出了根据示例性实施例的在执行制造封装100的方法期间获得的中间结构的截面图。
参考图7，板形引线框架型载体102被提供有容纳通孔104。部件106被部分布置于容纳通孔104内并在支撑结构150(例如粘性带)上与载体102的下主表面附接。换言之，部件106被放入容纳通孔104中，以使得一个部分146向上突出到载体102的一个主表面124之外，并且另一个部分144向下突出到载体102的另一主表面128之外，并被附接到支撑结构150。图7因而示出了放在载体102的容纳通孔104内并在支撑结构150上的部件106的前视图。
从图8的侧视图可以看出，支撑结构150装备有腔体152，其中插入部件106。载体102保持在腔体152外部。图8示出了对应于图7的侧视图，并且还示出，部件106被放在腔体152中，腔体152的腔体线可以垂直于图8的纸平面延伸。
参考图9，在载体102和部分146上的部件106之间分配稍晚形成连接结构108的焊接材料148(或者替代地为胶)。随后，执行回流工艺，在回流期间焊接材料148熔化并在毛细作用和重力的影响下向下流动。
参考图10，部分在容纳通孔104内并且可能在容纳通孔104外部完成连接结构108的形成，从而电连接载体102与部件106。于是，可以触发所分配的焊接材料148的回流，以使得焊接材料148部分流向其它部分144。图10再次示出了图8的侧视图中的封装100的预制件。
参考图11，示出了对应的前视图(对比图7)。同时已经去除了暂时性支撑结构150。从图11可以看出，可以通过所描述的工序形成连接结构108的双C形状。
图12示出了批量工序中根据示例性实施例制造的封装100的阵列。图12因而示出，如图6中所示的封装100可以在批处理中被高效率地制造。相应的腔体线178(参见根据图12的水平延伸的两条平行线)同时容纳部件106的多个部分。载体102的框架部分179在单一化(未示出)之前将封装100的所有预制件保持在一起。图12还示出了作为引线框架型载体102下方的支撑结构150的底板，载体102具有(例如400μm深的)腔体线178。
图13示出了根据示例性实施例的封装100的平面图。在该实施例中，电子芯片112和部件106被安装于载体102的同一区域中。首先，可以例如通过焊接将电子芯片112安装在载体102上。随后，可以将获得的结构转动180°或翻转。然后，部件106可以被放在载体102的容纳通孔104中，并且可以通过胶或焊接被电气和机械连接在这里。图13示出了通过接合线196连接到电子芯片112的额外电子芯片112’。
图14示出了根据另一示例性实施例的封装100的平面图，图15示出了截面图，其中电子芯片112和部件106再次被安装在载体102的同一区域中。根据图14和图15，部件106和电子芯片112因而被安装在载体102的交叠段118、120处。再次，可以首先在载体102上焊接电子芯片102，接着在容纳通孔104中放置部件106。之后，可以执行部件106在载体层级的胶或焊接连接，由此形成连接结构108。连接结构108可以被实现为非常鲁棒的材料，从而在电子芯片112、载体102和SMD部件106之间形成机械和电气上可靠的连接。
图16示出了根据另一示例性实施例的封装100的平面图。图17示出了根据图16的封装100的截面图。
在该实施例中，部件106可以是电子芯片而非SMD电容器。
根据图16和图17的实施例，连接结构108被完全布置于容纳通孔104的外部。部件106横向位于载体102旁边。此外，部件106完全位于载体层级处，即，在向上方向和向下方向上都不突出到载体102之外。换言之，根据图16和图17，部件106位于载体102的垂直层级处。根据图16和图17，连接结构108被实现为接合线，其电连接部件106的上主表面与载体102的上主表面。然而，部件106的下主表面既不接触载体102，也不接触连接结构108。除此之外，部件106浮置地位于模制型包封物110内并与载体102分开。因此，引线框架型载体102仅位于形成部件106的电子芯片旁边，并且既不直接连接到载体102的后侧，也不连接到载体102的前侧。
可以进一步细化根据图16和图17的封装100的概念：图18到图22示出了根据其它示例性实施例的封装100的平面图，其依赖于图16和图17的基本封装概念。
在图18的实施例中，载体102包括经由连接结构108电连接部件106的电连接段162，并且包括经由粘合点160支撑部件106的机械支撑段164，以用于固定部件106的位置。同样，部件106是具有作为连接结构108的接合线的集成电路，浮置在包封物110中的载体102旁边。
引线框架型载体102提供了对准缺口166，对准缺口166形成机械支撑段164的部分并从其框架状部分向内延伸。对准缺口166与粘合点160协作来帮助将芯片型部件106固定在封装100内的位置。包覆模制将最终完成封装100。如果需要，形成电连接段162的引线框架叉指可以被放在一个、一些或所有四个封装侧上。图18的示例示出了将三引脚PSSO-3-9封装应用于具有增强性能的磁体传感器应用。后一优点是由于ASIC封装外壳厚度显著减小，例如这可以从1mm缩减到0.8mm。
参考图19，示出了封装100，其包括用于将部件106机械固定在载体102处的机械固定结构168，并且包括在载体102和部件106之间的界面处包围连接结构108的保护包围结构170。机械固定结构168在此被实现为IC型部件106的底侧和载体102的引线框架叉指处的相应胶点。机械固定结构168将部件106固定到载体102的用于界定用于形成连接结构108的引线接合的位置。可以形成包封物110的部分的保护包围结构170在此被实现为此处很微小的连接结构108的圆顶封装体包封并在引线接合之后被施加。部件106又浮置地位于包覆模制化合物内的引线框架型载体102旁边，参见包封物110。
描述性地讲，引线框架型载体102在图19中还支撑部件106，其位置通过机械固定结构168的胶材料的支撑来固定。后者被定位在载体102和部件106下方。在引线接合之后，形成保护包围结构170的圆顶封装体被施加在载体102和部件106之上，即其顶侧上。
作为图19架构的替代，可以施加粘合箔(例如，在基于环氧树脂的层上，未固化)以进行引线框架和管芯附接，即，作为机械固定结构168的另一实施例。随后，可以执行引线接合工艺和包覆模制工艺，以将粘合箔包括到封装100中。
作为图19的架构的另一种替代，可以替代包覆模制，而执行全覆盖环氧树脂丝网印刷工艺(例如，带有环氧树脂固化的基于环氧树脂的工艺，或硅凝胶)，从而以低工作量生成模制封装100。
参考图20，连接结构108被配置为另一(这里为无源)电子部件108’(例如，提供电容器功能或欧姆电阻器功能)，电子部件108’具有电接触部件106的第一端子180，并具有电接触载体102的第二端子182(对比图2)。换言之，例如被实现为分立或SMD部分的(多个)另一无源电子部件108’通过焊接工艺支持根据图20的管芯位置固定并桥接载体102的焊盘到电子部件106(在此再次被实现为电子芯片或管芯)上的焊料焊盘之间的间隙。这再次可以由可能由焊料或胶材料制成的机械固定结构168完成。
参考图21，连接结构108被配置成利用单个公共集成结构来电气和机械连接部件106与载体102。在图21的实施例中，连接结构108具有基本椭圆形形状，并且为一方面的芯片型部件106和另一方面的载体102的导电叉指之间的电气和机械连接提供导电材料。于是，图19的接合线在图21中被导电材料(例如可以被分配)替代，以用于提供机械和电气连接。
参考图22，载体102包括印刷电路板(PCB)而不是引线框架。PCB型载体102包括界定其中容纳部件106的容纳通孔104的电绝缘支撑板172(例如由FR4材料制成)，并且包括导电迹线174(例如，铜结构)，所述导电迹线174位于支撑板172上并经由连接结构108与部件106电连接。根据图22，载体102因此具有形成容纳通孔104的内部孔，其中插入了芯片型部件106。如图21那样，在图22中连接结构108也被配置成利用单个公共集成结构电气和机械连接部件106与载体102。更具体而言，图22的连接结构108为导电材料，以用于提供从部件106的硅凸起焊盘到PCB金属线的电连接(对比附图标记174)。于是，根据图22，通过将管芯放入PCB内的腔体中而使管芯嵌入PCB中。然后，例如，通过从管芯凸起焊盘到芯片边缘之上的PCB金属层的导电胶印刷，来形成电连接。随后，可以提供下一PCB环氧树脂层以将PCB与嵌入的芯片密封。
图23到图28示出了根据另一示例性实施例的在执行制造封装100的方法期间获得的中间结构的截面图。在该实施例中，通过加法制造，更具体而言通过三维印刷，来形成引线框架型载体102。换言之，根据图23到图28，通过三维印刷来连接管芯型部件106。这可以例如通过直接金属激光烧结来完成。于是，在该实施例中，使用IC凸块在管芯型部件106上或旁边印刷引线框架型载体102，以用于使用接合线作为连接结构108来实现电连接。于是，根据图23到图28使用三维金属印刷技术来形成载体102。
参考图23，部件106(在此被再次实现为具有端子180、182的电子芯片)通过拾取和放置操作被布置于支撑结构150(例如，真空板、粘性带或具有胶点的玻璃载体)上。
参考图24，添加可3D印刷的金属粉末190以覆盖部件106和支撑结构150。于是，支撑结构150与安装的部件106进入三维方法印刷设备中。
参考图25，通过执行3D激光印刷工序(对比激光束192)来发起引线框架型载体102的形成。在该工序期间，金属粉末190的颗粒被熔化并接下来被重新固化，以在熔化区域中(在图示的实施例中，在部件106之间，以将部件106嵌入载体层级)选择性形成载体102的固体部分。可以重复该工序以通过3D印刷形成多个层，例如直到获得载体102的目标厚度(例如，200μm)。
尽管图中未示出，但还可以在端子180、182的层级上开始3D方法印刷工序，以将第一3D印刷层连接到利用附图标记180、182表示的芯片焊盘或凸块。
通过3D印刷过程，可以形成接线或包括引线框架(例如，引线框架叉指，或无引线)的重新分布层。
参考图26，可以在完成载体102的形成之后去除多余或剩余的金属粉末190。可以通过引线接合将端子180、182与载体102连接，以由此形成连接结构108。替代地，还可以也通过3D印刷形成连接结构108。
参考图27，可以通过包封物110(例如，通过对封装100进行包覆模制)来包封根据图26获得的结构。为此目的，可以提起具有连接的芯片的印刷引线框架，以继续进行生产线后端(BEOL)工艺。可以通过引线框架冲压完成个体封装100的单一化。之后，可以对封装100进行测试等。
参考图28，可以修剪、弯折或形成延伸到包封物110之外的3D印刷载体102的部分。
有利的是，载体102的3D印刷金属引线框架叉指能够基于最终电镀表面处理被焊接或熔接。这可以通过芯片顶侧的钝化或玻璃层和大约40μm的凸块来促成，以使3D印刷温度远离敏感芯片区域。这还可以通过在凸块上印刷凸块并在芯片之上距芯片有源区域更高距离处开始引线框架重新分布层来实现。
图29到图31示出了根据又一示例性实施例的在执行制造封装100的方法期间获得的中间结构的截面图。同样在该实施例中，通过加法制造、更具体而言通过三维印刷，来形成引线框架型载体102。
然而，与上文参考图23到图28所述的实施例相比，图29到图31的实施例使得形成引线接合可有可无。与此相比，根据图29到图31，整个连接结构108也是通过三维印刷形成的。
在该实施例中，可以如上文参考图23到图25所述的那样执行制造过程的第一部分。
从图25中所示的结构开始，然后可以如图29中所示的继续制造过程。在该上下文中，不仅载体102的处于部件层级的部分(界定容纳通孔104)由三维印刷形成，而且连接结构108的处于部件层级上方的部分(在功能上对应于图26到图28中的接合线)也由三维印刷形成。在已经排他性地通过三维印刷形成整个连接结构108以及载体102之后，可以去除剩余的金属粉末190。
从图30可以看出，然后可以通过包覆模制包封所获得的结构，由此形成包封物110。
从图31可以看出，然后可以通过弯折载体102的延伸到包封物110之外的部分来进一步处理所获得的结构。
描述性地讲，图29到图31的实施例使得能够通过三维印刷的金属重新分布层将部件106(例如，电子芯片)直接连接到引线框架型载体102。这样可以允许完全避免引线接合。
应当指出，术语“包括”不排除其它要素或特征，并且“一”不排除多个。而且，结合不同实施例描述的要素可以被组合。还应该注意，附图标记不应被理解为限制权利要求的范围。此外，本申请的范围并非旨在限于说明书中描述的过程、机器、制造、以及组合物、装置、方法和步骤的特定实施例。因此，所附权利要求旨在在其范围内包括这样的过程、机器、制造、组合物、装置、方法或步骤。

Claims (19)

1.一种封装，包括：
具有容纳通孔的载体；
布置于所述容纳通孔内的部件，其中，所述部件的第一部分突出到所述载体的第一主表面之外，并且所述部件的第二部分突出到所述载体的相对的第二主表面之外；以及
连接所述载体与所述部件的连接结构，其中，所述连接结构接触所述载体的所述第一主表面和所述相对的第二主表面，并且其中，所述连接结构接触所述部件的侧边缘。
2.根据权利要求1所述的封装，其中，所述连接结构至少部分布置于所述容纳通孔内，其中，所述连接结构是导电的。
3.根据权利要求1所述的封装，其中，所述连接结构包括由胶、焊料、接合线、接合带、夹子、粘合膜和其它部件组成的组中的一种。
4.根据权利要求3所述的封装，其中，所述其它部件是表面安装器件部件，所述表面安装器件部件包括欧姆电阻器或陶瓷电容器。
5.根据权利要求1所述的封装，包括安装在所述载体上的电子芯片。
6.根据权利要求5所述的封装，其中，所述部件和所述电子芯片在所述载体的不同段间隔开。
7.根据权利要求1所述的封装，其中，所述连接结构的第一部分突出到所述载体的第一主表面之外，并且所述连接结构的另一第二部分突出到所述载体的相对的第二主表面之外。
8.根据权利要求1所述的封装，其中，所述连接结构包括两个独立的连接体，所述两个独立的连接体都是大体上C形的。
9.根据权利要求1所述的封装，其中，所述部件是由表面安装器件部件和电子芯片组成的组中的一种，所述表面安装器件部件包括陶瓷电容器。
10.一种封装，包括：
载体；
横向地位于所述载体旁边并且至少部分地处于载体层级上的部件；
连接所述载体与所述部件的连接结构；
机械固定结构，其在所述部件的上主表面或下主表面与所述载体之间横向延伸，以用于将所述部件机械固定在所述载体处；
保护包围结构，其在所述载体与所述部件之间的界面处包围所述连接结构；以及
包封物，其包封所述保护包围结构以及所述载体和所述部件的至少部分。
11.根据权利要求10所述的封装，其中，所述封装还包括安装在所述载体上的电子芯片。
12.根据权利要求10所述的封装，其中，所述载体包括经由所述连接结构电连接所述部件的电连接段，并且包括经由至少一个粘合点支撑所述部件的机械支撑段，所述机械支撑段用于固定所述部件的位置。
13.根据权利要求10所述的封装，其中，所述连接结构被配置为另一电子部件，所述另一电子部件具有电接触所述部件的第一端子并且具有电接触所述载体的第二端子。
14.根据权利要求10所述的封装，其中，所述连接结构被配置用于电和机械连接所述部件与所述载体。
15.根据权利要求10所述的封装，其中，所述载体包括限定了其中容纳所述部件的容纳凹陷的电绝缘支撑板，并且包括处于所述支撑板上并且经由所述连接结构与所述部件电连接的导电迹线。
16.根据权利要求10所述的封装，其中，所述部件浮置地位于所述封装内，位于包封物内，并且与所述载体分开。
17.一种制造封装的方法，包括：
提供具有容纳通孔的载体；
将部件布置在所述容纳通孔内，以使得一个部分突出到所述载体的第一主表面之外并且另一部分突出到所述载体的相对的第二主表面之外；
形成连接所述载体与所述部件的连接结构，其中，所述连接结构接触所述载体的所述第一主表面和所述相对的第二主表面，并且其中，所述连接结构接触所述部件的侧边缘。
18.根据权利要求17所述的方法，其中，所述方法包括：
在所述部分中的一个上将所述连接结构的材料分配在所述载体与所述部件之间；以及
触发所分配的材料的回流，以使得所述材料部分地流向所述部分中的另一个。
19.根据权利要求17所述的方法，其中，所述方法包括提供具有腔体的支撑结构，并且在形成所述连接结构之前将所述部件布置在所述腔体中并将所述载体布置在所述腔体外部。
CN201810538202.XA 2017-05-30 2018-05-30 具有连接在载体层级处的部件的封装 Active CN108987352B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102017111824.1 2017-05-30
DE102017111824.1A DE102017111824A1 (de) 2017-05-30 2017-05-30 Package mit einer Komponente, die auf der Träger-Ebene verbunden ist

Publications (2)

Publication Number Publication Date
CN108987352A CN108987352A (zh) 2018-12-11
CN108987352B true CN108987352B (zh) 2023-10-20

Family

ID=64278896

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810538202.XA Active CN108987352B (zh) 2017-05-30 2018-05-30 具有连接在载体层级处的部件的封装

Country Status (3)

Country Link
US (1) US10515879B2 (zh)
CN (1) CN108987352B (zh)
DE (1) DE102017111824A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102337659B1 (ko) * 2018-02-21 2021-12-09 삼성전자주식회사 금형 검사 장치 및 금형 검사 방법

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010018945A (ko) * 1999-08-24 2001-03-15 마이클 디. 오브라이언 반도체패키지
JP2002319558A (ja) * 2001-04-20 2002-10-31 Hitachi Ltd 半導体装置の製造方法
JP2006032775A (ja) * 2004-07-20 2006-02-02 Denso Corp 電子装置
CN101165866A (zh) * 2006-10-20 2008-04-23 美国博通公司 一种集成电路封装体及其制造方法
CN101467058A (zh) * 2006-07-14 2009-06-24 阿莱戈微系统公司 为用于集成电路的部件实现无源附着的方法和设备
WO2010086055A1 (de) * 2009-01-28 2010-08-05 Robert Bosch Gmbh Stromgeführter hall-sensor
CN102332445A (zh) * 2010-06-29 2012-01-25 安森美半导体贸易公司 半导体装置及其制造方法
WO2017066896A1 (zh) * 2015-10-23 2017-04-27 璩泽明 芯片正背面之间的电性连接结构及其制造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6303872B1 (en) * 1997-06-25 2001-10-16 Visteon Global Tech. Anti-tombstoning solder joints
TW525274B (en) * 2001-03-05 2003-03-21 Samsung Electronics Co Ltd Ultra thin semiconductor package having different thickness of die pad and leads, and method for manufacturing the same
JP4052111B2 (ja) * 2002-06-07 2008-02-27 ソニー株式会社 無線情報記憶媒体
US7005325B2 (en) * 2004-02-05 2006-02-28 St Assembly Test Services Ltd. Semiconductor package with passive device integration
US20090097222A1 (en) * 2004-06-25 2009-04-16 Wilfried Babutzka Electrical Subassembly Comprising a Protective Sheathing
JP4324081B2 (ja) * 2004-11-22 2009-09-02 パナソニック株式会社 光学デバイス
DE102006018765A1 (de) * 2006-04-20 2007-10-25 Infineon Technologies Ag Leistungshalbleiterbauelement, Leistungshalbleiterbauteil sowie Verfahren zu deren Herstellung
DE102008063863A1 (de) * 2008-12-19 2010-07-01 Martin Schneider Elektronisches Bauteil mit aufgenommenem elektronischen Bauelement
US8023279B2 (en) * 2009-03-12 2011-09-20 Fairchild Semiconductor Corporation FLMP buck converter with a molded capacitor and a method of the same
DE102010029368A1 (de) * 2010-05-27 2011-12-01 Osram Opto Semiconductors Gmbh Elektronische Anordnung und Verfahren zum Herstellen einer elektronischen Anordnung
DE102011079050A1 (de) * 2011-07-13 2013-01-17 Robert Bosch Gmbh Verfahren zum Bestücken einer Leiterplatte
KR101862496B1 (ko) * 2014-03-12 2018-05-29 인텔 코포레이션 패키지 몸체 내에 배치된 수동 마이크로 전자 디바이스를 갖는 마이크로 전자 패키지, 그 제조 방법 및 그를 포함하는 컴퓨팅 디바이스
TWI778938B (zh) * 2015-03-16 2022-10-01 美商艾馬克科技公司 半導體裝置和製造其之方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010018945A (ko) * 1999-08-24 2001-03-15 마이클 디. 오브라이언 반도체패키지
JP2002319558A (ja) * 2001-04-20 2002-10-31 Hitachi Ltd 半導体装置の製造方法
JP2006032775A (ja) * 2004-07-20 2006-02-02 Denso Corp 電子装置
CN101467058A (zh) * 2006-07-14 2009-06-24 阿莱戈微系统公司 为用于集成电路的部件实现无源附着的方法和设备
CN101165866A (zh) * 2006-10-20 2008-04-23 美国博通公司 一种集成电路封装体及其制造方法
WO2010086055A1 (de) * 2009-01-28 2010-08-05 Robert Bosch Gmbh Stromgeführter hall-sensor
CN102332445A (zh) * 2010-06-29 2012-01-25 安森美半导体贸易公司 半导体装置及其制造方法
WO2017066896A1 (zh) * 2015-10-23 2017-04-27 璩泽明 芯片正背面之间的电性连接结构及其制造方法

Also Published As

Publication number Publication date
CN108987352A (zh) 2018-12-11
DE102017111824A1 (de) 2018-12-06
US10515879B2 (en) 2019-12-24
US20180350727A1 (en) 2018-12-06

Similar Documents

Publication Publication Date Title
US9147637B2 (en) Module including a discrete device mounted on a DCB substrate
US8836101B2 (en) Multi-chip semiconductor packages and assembly thereof
US8227908B2 (en) Electronic device having contact elements with a specified cross section and manufacturing thereof
US20100164078A1 (en) Package assembly for semiconductor devices
US8129225B2 (en) Method of manufacturing an integrated circuit module
KR101519062B1 (ko) 반도체 소자 패키지
US8994161B2 (en) Semiconductor device package and methods for producing same
US20120061819A1 (en) Semiconductor Module and Method for Production Thereof
US20100193922A1 (en) Semiconductor chip package
US10777491B2 (en) Package comprising carrier with chip and component mounted via opening
CN111244041A (zh) 包括两种不同导电材料的芯片接触元件的封装
CN108695286B (zh) 具有经由间隔颗粒与载体连接的构件的封装体
CN114823597A (zh) 半导体器件封装和制造半导体器件封装的方法
CN114664776A (zh) 高散热性封装电子器件及其制造工艺
JP2003243565A (ja) パッケージ化半導体装置およびその製作方法
CN108987352B (zh) 具有连接在载体层级处的部件的封装
US20090236705A1 (en) Apparatus and method for series connection of two die or chips in single electronics package
US9117807B2 (en) Integrated passives package, semiconductor module and method of manufacturing
US11264356B2 (en) Batch manufacture of packages by sheet separated into carriers after mounting of electronic components
US8120169B2 (en) Thermally enhanced molded leadless package
CN116097400A (zh) 具有堆叠无源部件的多层半导体封装件
CN108735614B (zh) 半导体装置及半导体装置的制造方法
CN106971981B (zh) 半导体封装、半导体装置及制造半导体封装的方法
US11862582B2 (en) Package with elevated lead and structure extending vertically from encapsulant bottom
US20240105544A1 (en) Package with electrically insulating and thermally conductive layer on top of electronic component

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant