JPH1050062A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH1050062A JPH1050062A JP8200659A JP20065996A JPH1050062A JP H1050062 A JPH1050062 A JP H1050062A JP 8200659 A JP8200659 A JP 8200659A JP 20065996 A JP20065996 A JP 20065996A JP H1050062 A JPH1050062 A JP H1050062A
- Authority
- JP
- Japan
- Prior art keywords
- level
- circuit
- semiconductor integrated
- signal
- chip select
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1731—Optimisation thereof
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】半導体集積回路のチップセレクト回路におい
て、回路規模の縮小化と信頼性の向上を計る。 【解決手段】入力信号ＩＮを受け反転信号を出力するイ
ンバータ１と、２端子間がそれぞれオン／オフ設定され
各一端が共通に節点Ａに接続され各他端が入力信号Ｉ
Ｎ，その反転信号，接地電位の各信号を個別に入力する
第１，第２，第３のスイッチＳ１，Ｓ２，Ｓ３と、節点
Ａの信号を増幅し出力信号ＯＵＴを出力するインバータ
２，３と、を備えている。また、これら第１，第２，第
３のスイッチＳ１，Ｓ２，Ｓ３は、例えばヒューズ素子
などで構成され、プログラミング設定により、これらス
イッチＳ１，Ｓ２，Ｓ３の何れか１つの２端子間のみ
が、オン状態に設定されている。
て、回路規模の縮小化と信頼性の向上を計る。 【解決手段】入力信号ＩＮを受け反転信号を出力するイ
ンバータ１と、２端子間がそれぞれオン／オフ設定され
各一端が共通に節点Ａに接続され各他端が入力信号Ｉ
Ｎ，その反転信号，接地電位の各信号を個別に入力する
第１，第２，第３のスイッチＳ１，Ｓ２，Ｓ３と、節点
Ａの信号を増幅し出力信号ＯＵＴを出力するインバータ
２，３と、を備えている。また、これら第１，第２，第
３のスイッチＳ１，Ｓ２，Ｓ３は、例えばヒューズ素子
などで構成され、プログラミング設定により、これらス
イッチＳ１，Ｓ２，Ｓ３の何れか１つの２端子間のみ
が、オン状態に設定されている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に入力されるイネーブル信号により機能が活性化
され動作する半導体集積回路に関する。
し、特に入力されるイネーブル信号により機能が活性化
され動作する半導体集積回路に関する。
【０００２】
【従来の技術】従来、この種の半導体集積回路は、イネ
ーブル信号またはチップセレクト信号の入力によりその
機能が活性化され動作する半導体チップに広く用いられ
ている。例えば、半導体記憶装置に代表されるように、
システム構成上大きな記憶空間が必要な場合、多数の半
導体集積回路を用いることとなる。このとき、全ての集
積回路がアクティブ状態であれば、システム自体の消費
電力が増す。これに対し、必要なときに必要な集積回路
のみが動作することにより、消費電力が低減される。そ
のため、チップセレクト回路などを設け、任意に設定し
たアクティブレベルが入力端子に印加された場合のみ動
作する半導体集積回路は、多数存在する。
ーブル信号またはチップセレクト信号の入力によりその
機能が活性化され動作する半導体チップに広く用いられ
ている。例えば、半導体記憶装置に代表されるように、
システム構成上大きな記憶空間が必要な場合、多数の半
導体集積回路を用いることとなる。このとき、全ての集
積回路がアクティブ状態であれば、システム自体の消費
電力が増す。これに対し、必要なときに必要な集積回路
のみが動作することにより、消費電力が低減される。そ
のため、チップセレクト回路などを設け、任意に設定し
たアクティブレベルが入力端子に印加された場合のみ動
作する半導体集積回路は、多数存在する。
【０００３】通常、このアクティブレベルは、Ｌ，Ｈ，
Don't Careの３状態を設定可能としている。
Don't Careの３状態を設定可能としている。
【０００４】アクティブレベルＬは、半導体集積回路の
チップセレクト回路の入力端子にＬレベルを印加した場
合のみ、半導体集積回路をアクティブ状態とすることが
できる。また、アクティブレベルＨは、半導体集積回路
のチップセレクト回路の入力端子にＨレベルを印加した
場合のみ、半導体集積回路をアクティブ状態とすること
ができる。アクティブレベルDon't Careは、半導体集積
回路のチップセレクト回路に印加される電位によらず、
常に半導体集積回路をアクティブ状態とすることができ
る。
チップセレクト回路の入力端子にＬレベルを印加した場
合のみ、半導体集積回路をアクティブ状態とすることが
できる。また、アクティブレベルＨは、半導体集積回路
のチップセレクト回路の入力端子にＨレベルを印加した
場合のみ、半導体集積回路をアクティブ状態とすること
ができる。アクティブレベルDon't Careは、半導体集積
回路のチップセレクト回路に印加される電位によらず、
常に半導体集積回路をアクティブ状態とすることができ
る。
【０００５】半導体集積回路のチップセレクト回路は、
顧客の要求により、このような３状態の１つをプログラ
ム可能としている。この種の代表的なチップセレクト回
路として、例えば、ＵＳＰ４６１２４５９やＵＳＰ５１
７９５４０などに記載されている回路がある。図４は、
このＵＳＰ４６１２４５９に記載されたチップセレクト
回路を示す回路図およびその動作モード一覧を示す説明
図である。
顧客の要求により、このような３状態の１つをプログラ
ム可能としている。この種の代表的なチップセレクト回
路として、例えば、ＵＳＰ４６１２４５９やＵＳＰ５１
７９５４０などに記載されている回路がある。図４は、
このＵＳＰ４６１２４５９に記載されたチップセレクト
回路を示す回路図およびその動作モード一覧を示す説明
図である。
【０００６】図４（Ａ）を参照すると、このチップセレ
クト回路は、第１，第２のスイッチ手段として用いられ
るＮチャネル型ＭＯＳトランジスタ（以下Ｎ型トランジ
スタと称する）Ｎ６，Ｎ７からなる第１のプログラム回
路６と、第１のプログラム回路の出力Ａおよび入力信号
ＩＮを入力するＮＯＲ回路４と、第３，第４のスイッチ
手段として用いられるＮ型トランジスタＮ８，Ｎ９から
なる第２のプログラム回路７と、第２のプログラム回路
７の出力ＢおよびＮＯＲ回路４の出力Ｃを入力し出力信
号ＯＵＴを出力するＥＯＲ回路５と、から構成されてい
る。
クト回路は、第１，第２のスイッチ手段として用いられ
るＮチャネル型ＭＯＳトランジスタ（以下Ｎ型トランジ
スタと称する）Ｎ６，Ｎ７からなる第１のプログラム回
路６と、第１のプログラム回路の出力Ａおよび入力信号
ＩＮを入力するＮＯＲ回路４と、第３，第４のスイッチ
手段として用いられるＮ型トランジスタＮ８，Ｎ９から
なる第２のプログラム回路７と、第２のプログラム回路
７の出力ＢおよびＮＯＲ回路４の出力Ｃを入力し出力信
号ＯＵＴを出力するＥＯＲ回路５と、から構成されてい
る。
【０００７】いま、アクティブレベルのプログラム方法
として、マスクＲＯＭなどで一般的なイオン注入方式を
用いたものとする。第１のプログラム回路６と第２のプ
ログラム回路７で用いられるＮ型トランジスタＮ６，Ｎ
７，Ｎ８，Ｎ９は、イオン注入以前はエンハンスメント
型トランジスタであり、リンなど５価の元素のイオン注
入により、デプレッション型トランジスタとすることが
できる。
として、マスクＲＯＭなどで一般的なイオン注入方式を
用いたものとする。第１のプログラム回路６と第２のプ
ログラム回路７で用いられるＮ型トランジスタＮ６，Ｎ
７，Ｎ８，Ｎ９は、イオン注入以前はエンハンスメント
型トランジスタであり、リンなど５価の元素のイオン注
入により、デプレッション型トランジスタとすることが
できる。
【０００８】第１のプログラム回路６は、入力信号ＩＮ
を有効にするか否かを決定することができる。仮に、Ｎ
型トランジスタＮ６をイオン注入によりデプレッション
型トランジスタとすると、節点ＡのレベルはＨレベルと
なり、ＮＯＲ回路４の出力Ｃは入力信号ＩＮの状態によ
らずＬレベル固定となる。一方、Ｎ型トランジスタＮ７
をデプレッション型トランジスタとした場合、節点Ａの
レベルはＬレベルとなり、入力信号ＩＮがＬレベルまた
はＨレベルである場合、ＮＯＲ回路４の出力Ｃはそれぞ
れＨレベルまたはＬレベルとなり、入力信号ＩＮにより
次段以降の回路の動作を決定することができる。
を有効にするか否かを決定することができる。仮に、Ｎ
型トランジスタＮ６をイオン注入によりデプレッション
型トランジスタとすると、節点ＡのレベルはＨレベルと
なり、ＮＯＲ回路４の出力Ｃは入力信号ＩＮの状態によ
らずＬレベル固定となる。一方、Ｎ型トランジスタＮ７
をデプレッション型トランジスタとした場合、節点Ａの
レベルはＬレベルとなり、入力信号ＩＮがＬレベルまた
はＨレベルである場合、ＮＯＲ回路４の出力Ｃはそれぞ
れＨレベルまたはＬレベルとなり、入力信号ＩＮにより
次段以降の回路の動作を決定することができる。
【０００９】第２のプログラム回路７は、内部回路のア
クティブレベルを決定する回路である。いま、Ｎ型トラ
ンジスタＮ８をデプレッション型トランジスタとする
と、節点ＢのレベルはＨレベルとなり、節点Ｃのレベル
がＬまたはＨである場合、出力ＯＵＴはそれぞれＨレベ
ルまたはＬレベルとなる。また、Ｎ型トランジスタＮ９
をデプレッション型トランジスタとした場合、節点Ｂの
レベルはＬレベルとなり、節点ＣのレベルがＬレベルま
たはＨレベルである場合、出力ＯＵＴはそれぞれＬレベ
ルまたはＨレベルとなる。内部回路のアクティブレベル
は、ＨレベルまたはＬレベルの何れにも、自由に設定さ
れる。
クティブレベルを決定する回路である。いま、Ｎ型トラ
ンジスタＮ８をデプレッション型トランジスタとする
と、節点ＢのレベルはＨレベルとなり、節点Ｃのレベル
がＬまたはＨである場合、出力ＯＵＴはそれぞれＨレベ
ルまたはＬレベルとなる。また、Ｎ型トランジスタＮ９
をデプレッション型トランジスタとした場合、節点Ｂの
レベルはＬレベルとなり、節点ＣのレベルがＬレベルま
たはＨレベルである場合、出力ＯＵＴはそれぞれＬレベ
ルまたはＨレベルとなる。内部回路のアクティブレベル
は、ＨレベルまたはＬレベルの何れにも、自由に設定さ
れる。
【００１０】次に、図４（Ｂ）の動作モード一覧を参照
しながら、従来の半導体集積回路におけるチップセレク
ト回路の動作を簡単に説明する。ここでは、チップセレ
クト回路の出力ＯＵＴがＬレベルになったときに、内部
回路がアクティブとなるとする。
しながら、従来の半導体集積回路におけるチップセレク
ト回路の動作を簡単に説明する。ここでは、チップセレ
クト回路の出力ＯＵＴがＬレベルになったときに、内部
回路がアクティブとなるとする。
【００１１】チップセレクト回路の入力信号ＩＮのアク
ティブレベルをＬレベルとする場合、第１，第２のプロ
グラム回路６，７のＮ型トランジスタＮ７，Ｎ８をデプ
レッション型トランジスタとし、節点Ａ，Ｂのレベルは
それぞれＬレベル，Ｈレベルとなる。入力信号ＩＮがＬ
レベルである場合、ＮＯＲ回路４の出力ＣはＨレベルと
なり、ＥＯＲ回路５の出力ＯＵＴはＬレベルとなり、内
部回路はアクティブとなる。一方、入力信号ＩＮがＨレ
ベルである場合、節点ＣのレベルはＬレベルとなり、Ｅ
ＯＲ回路５の出力ＯＵＴはＨレベルとなり、内部回路は
ノンアクティブとなる。
ティブレベルをＬレベルとする場合、第１，第２のプロ
グラム回路６，７のＮ型トランジスタＮ７，Ｎ８をデプ
レッション型トランジスタとし、節点Ａ，Ｂのレベルは
それぞれＬレベル，Ｈレベルとなる。入力信号ＩＮがＬ
レベルである場合、ＮＯＲ回路４の出力ＣはＨレベルと
なり、ＥＯＲ回路５の出力ＯＵＴはＬレベルとなり、内
部回路はアクティブとなる。一方、入力信号ＩＮがＨレ
ベルである場合、節点ＣのレベルはＬレベルとなり、Ｅ
ＯＲ回路５の出力ＯＵＴはＨレベルとなり、内部回路は
ノンアクティブとなる。
【００１２】次に、チップセレクト回路の入力信号ＩＮ
のアクティブレベルをＨレベルとする場合、第１，第２
のプログラム回路６，７のＮ型トランジスタＮ７，Ｎ９
をデプレッション型トランジスタとし、節点Ａ，Ｂのレ
ベルは共にＬレベルとなる。入力信号ＩＮがＬレベルの
場合、ＮＯＲ回路４の出力ＣはＨレベルとなり、ＥＯＲ
回路５の出力ＯＵＴはＨレベルとなり、内部回路はノン
アクティブとなる。一方、入力信号ＩＮがＨレベルであ
る場合、節点ＣのレベルはＬレベルとなり、ＥＯＲ回路
５の出力ＯＵＴはＬレベルとなり、内部回路はアクティ
ブとなる。
のアクティブレベルをＨレベルとする場合、第１，第２
のプログラム回路６，７のＮ型トランジスタＮ７，Ｎ９
をデプレッション型トランジスタとし、節点Ａ，Ｂのレ
ベルは共にＬレベルとなる。入力信号ＩＮがＬレベルの
場合、ＮＯＲ回路４の出力ＣはＨレベルとなり、ＥＯＲ
回路５の出力ＯＵＴはＨレベルとなり、内部回路はノン
アクティブとなる。一方、入力信号ＩＮがＨレベルであ
る場合、節点ＣのレベルはＬレベルとなり、ＥＯＲ回路
５の出力ＯＵＴはＬレベルとなり、内部回路はアクティ
ブとなる。
【００１３】次に、チップセレクト回路の入力信号ＩＮ
のアクティブレベルをDon't Careとする場合、第１，第
２のプログラム回路６，７のＮ型トランジスタＮ６，Ｎ
９をデプレッション型トランジスタとし、節点Ａ，Ｂの
レベルはそれぞれＨレベル，Ｌレベルとなり、ＮＯＲ回
路４の出力Ｃは入力信号ＩＮによらず常にＬレベルとな
り、ＥＯＲ回路５の出力ＯＵＴは常にＬレベルとなり、
内部回路は常にアクティブとなる。
のアクティブレベルをDon't Careとする場合、第１，第
２のプログラム回路６，７のＮ型トランジスタＮ６，Ｎ
９をデプレッション型トランジスタとし、節点Ａ，Ｂの
レベルはそれぞれＨレベル，Ｌレベルとなり、ＮＯＲ回
路４の出力Ｃは入力信号ＩＮによらず常にＬレベルとな
り、ＥＯＲ回路５の出力ＯＵＴは常にＬレベルとなり、
内部回路は常にアクティブとなる。
【００１４】このように、第１のプログラム回路６の出
力および入力信号ＩＮの論理和をとり、さらに、第２の
プログラム回路７の出力との排他的論理和をとることに
より、チップセレクト回路の入力信号ＩＮのアクティブ
レベルを任意にプログラムすることができる。
力および入力信号ＩＮの論理和をとり、さらに、第２の
プログラム回路７の出力との排他的論理和をとることに
より、チップセレクト回路の入力信号ＩＮのアクティブ
レベルを任意にプログラムすることができる。
【００１５】
【発明が解決しようとする課題】上述したように、従来
の半導体集積回路におけるチップセレクト回路は、その
論理構成上、ＮＯＲ回路およびＥＯＲ回路と２つのプロ
グラム回路とから構成されるため、総トランジスタ数は
最低１４トランジスタで構成する必要がある。が、半導
体集積回路においては、高集積化，小型化を計る必要が
常にあり、そのため、個々の回路規模すなわちトランジ
スタ数を減らすことが、常に必要である。
の半導体集積回路におけるチップセレクト回路は、その
論理構成上、ＮＯＲ回路およびＥＯＲ回路と２つのプロ
グラム回路とから構成されるため、総トランジスタ数は
最低１４トランジスタで構成する必要がある。が、半導
体集積回路においては、高集積化，小型化を計る必要が
常にあり、そのため、個々の回路規模すなわちトランジ
スタ数を減らすことが、常に必要である。
【００１６】また、プログラム回路におけるトランジス
タとして電源電位につながるＮ型トランジスタＮ６，Ｎ
８を用いているが、Ｎ型トランジスタはＰチャネル型Ｍ
ＯＳトランジスタ（以下Ｐ型トランジスタと称する）よ
り一般的に耐圧が低く、静電破壊などにより、このプロ
グラムトランジスタ部が破壊されることがある。そのた
め、プログラム回路におけるＮ型トランジスタＮ６，Ｎ
８と電源電位との間にＰ型トランジスタを配置する方法
がとられる場合がある。
タとして電源電位につながるＮ型トランジスタＮ６，Ｎ
８を用いているが、Ｎ型トランジスタはＰチャネル型Ｍ
ＯＳトランジスタ（以下Ｐ型トランジスタと称する）よ
り一般的に耐圧が低く、静電破壊などにより、このプロ
グラムトランジスタ部が破壊されることがある。そのた
め、プログラム回路におけるＮ型トランジスタＮ６，Ｎ
８と電源電位との間にＰ型トランジスタを配置する方法
がとられる場合がある。
【００１７】本発明の目的は、上記の問題点を鑑み、チ
ップセレクト回路のトランジスタ数を減らし、かつ、静
電破壊耐圧を高くし信頼性を向上することにある。
ップセレクト回路のトランジスタ数を減らし、かつ、静
電破壊耐圧を高くし信頼性を向上することにある。
【００１８】
【課題を解決するための手段】そのため、本発明は、半
導体チップに入力されるイネーブル信号，その反転信
号，定電位の何れか１つをプログラミング設定により選
択出力するチップセレクト回路を有し、その出力信号に
より他機能が活性化され動作する半導体集積回路におい
て、前記チップセレクト回路が、２端子間がそれぞれオ
ン／オフ設定され各一端が共通接続され前記出力信号に
対応した信号を出力し各他端が前記イネーブル信号，そ
の反転信号，定電位に対応する各信号を個別に入力する
第１，第２，第３のスイッチ手段を備えている。
導体チップに入力されるイネーブル信号，その反転信
号，定電位の何れか１つをプログラミング設定により選
択出力するチップセレクト回路を有し、その出力信号に
より他機能が活性化され動作する半導体集積回路におい
て、前記チップセレクト回路が、２端子間がそれぞれオ
ン／オフ設定され各一端が共通接続され前記出力信号に
対応した信号を出力し各他端が前記イネーブル信号，そ
の反転信号，定電位に対応する各信号を個別に入力する
第１，第２，第３のスイッチ手段を備えている。
【００１９】また、前記各スイッチ手段が、各ゲート電
極をソースまたはドレイン電極にそれぞれ接続し互いに
逆方向に直列接続された第１，第２のトランジスタを備
えている。
極をソースまたはドレイン電極にそれぞれ接続し互いに
逆方向に直列接続された第１，第２のトランジスタを備
えている。
【００２０】または、前記第１，第２のスイッチ手段
が、各ゲート電極をソースまたはドレイン電極にそれぞ
れ接続し互いに逆方向に直列接続された第１，第２のト
ランジスタを備え、前記第３のスイッチ手段が、ゲート
電極をソースまたはドレイン電極に接続するＮ型または
Ｐ型トランジスタからなっている。
が、各ゲート電極をソースまたはドレイン電極にそれぞ
れ接続し互いに逆方向に直列接続された第１，第２のト
ランジスタを備え、前記第３のスイッチ手段が、ゲート
電極をソースまたはドレイン電極に接続するＮ型または
Ｐ型トランジスタからなっている。
【００２１】さらに、前記各スイッチ手段が、半導体チ
ップ製造工程において形成される常時オンのデプレッシ
ョン型トランジシタを備えるか否かによりプログラミン
グ設定されている。
ップ製造工程において形成される常時オンのデプレッシ
ョン型トランジシタを備えるか否かによりプログラミン
グ設定されている。
【００２２】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は、本発明の半導体記憶装置の実施
形態１におけるチップセレクト回路を示す回路図および
説明図である。
して説明する。図１は、本発明の半導体記憶装置の実施
形態１におけるチップセレクト回路を示す回路図および
説明図である。
【００２３】図１（Ａ）を参照すると、本実施形態の半
導体記憶装置におけるチップセレクト回路は、入力信号
ＩＮを受け反転信号を出力するインバータ１と、２端子
間がそれぞれオン／オフ設定され各一端が共通に節点Ａ
に接続され各他端が入力信号ＩＮ，その反転信号，接地
電位の各信号を個別に入力する第１，第２，第３のスイ
ッチＳ１，Ｓ２，Ｓ３と、節点Ａの信号を増幅し出力信
号ＯＵＴを出力するインバータ２，３と、を備えてい
る。また、これら第１，第２，第３のスイッチＳ１，Ｓ
２，Ｓ３は、例えばヒューズ素子などで構成され、プロ
グラミング設定により、これらスイッチＳ１，Ｓ２，Ｓ
３の何れか１つの２端子間のみが、オン状態に設定され
ている。
導体記憶装置におけるチップセレクト回路は、入力信号
ＩＮを受け反転信号を出力するインバータ１と、２端子
間がそれぞれオン／オフ設定され各一端が共通に節点Ａ
に接続され各他端が入力信号ＩＮ，その反転信号，接地
電位の各信号を個別に入力する第１，第２，第３のスイ
ッチＳ１，Ｓ２，Ｓ３と、節点Ａの信号を増幅し出力信
号ＯＵＴを出力するインバータ２，３と、を備えてい
る。また、これら第１，第２，第３のスイッチＳ１，Ｓ
２，Ｓ３は、例えばヒューズ素子などで構成され、プロ
グラミング設定により、これらスイッチＳ１，Ｓ２，Ｓ
３の何れか１つの２端子間のみが、オン状態に設定され
ている。
【００２４】次に、このチップセレクト回路の動作につ
いて、図面を参照しながら説明する。図１（Ｂ）は、本
実施形態の半導体集積回路におけるチップセレクト回路
の動作モード一覧を示す説明図である。ここでは、チッ
プセレクト回路の出力ＯＵＴがＬレベルになったとき
に、内部回路がアクティブとなるとする。
いて、図面を参照しながら説明する。図１（Ｂ）は、本
実施形態の半導体集積回路におけるチップセレクト回路
の動作モード一覧を示す説明図である。ここでは、チッ
プセレクト回路の出力ＯＵＴがＬレベルになったとき
に、内部回路がアクティブとなるとする。
【００２５】スイッチＳ１を導通状態としスイッチＳ
２，Ｓ３を非導通状態とするプログラミング設定の場
合、入力信号ＩＮにＬレベルが印加されると、スイッチ
Ｓ１を通し節点ＡのレベルはＬレベルとなる。節点Ａに
伝達された信号はインバータ２，３を通し出力ＯＵＴは
Ｌレベルとなり、内部回路をアクティブ状態とすること
ができる。また、入力信号ＩＮにＨレベルが印加される
と出力ＯＵＴはＨレベルとなり、内部回路をノンアクテ
ィブ状態とすることができる。このように、チップセレ
クト回路の入力信号ＩＮのアクティブレベルをＬレベル
にプログラムすることができる。
２，Ｓ３を非導通状態とするプログラミング設定の場
合、入力信号ＩＮにＬレベルが印加されると、スイッチ
Ｓ１を通し節点ＡのレベルはＬレベルとなる。節点Ａに
伝達された信号はインバータ２，３を通し出力ＯＵＴは
Ｌレベルとなり、内部回路をアクティブ状態とすること
ができる。また、入力信号ＩＮにＨレベルが印加される
と出力ＯＵＴはＨレベルとなり、内部回路をノンアクテ
ィブ状態とすることができる。このように、チップセレ
クト回路の入力信号ＩＮのアクティブレベルをＬレベル
にプログラムすることができる。
【００２６】次に、スイッチＳ２を導通状態としスイッ
チＳ１，Ｓ３を非導通状態とするプログラミング設定の
場合、入力信号ＩＮにＬレベルが印加されると、インバ
ータ１を通して節点ＡのレベルはＨレベルとなる。節点
Ａに伝達された信号はインバータ２，３を通し出力ＯＵ
ＴはＨレベルとなり、内部回路はノンアクティブ状態と
なる。また、入力信号ＩＮにＨレベルが印加されると、
節点ＡのレベルはＬレベルとなり、出力ＯＵＴはＬレベ
ルとなり、内部回路をアクティブ状態とすることができ
る。このように、チップセレクト回路の入力信号ＩＮの
アクティブレベルをＨレベルにプログラムすることがで
きる。
チＳ１，Ｓ３を非導通状態とするプログラミング設定の
場合、入力信号ＩＮにＬレベルが印加されると、インバ
ータ１を通して節点ＡのレベルはＨレベルとなる。節点
Ａに伝達された信号はインバータ２，３を通し出力ＯＵ
ＴはＨレベルとなり、内部回路はノンアクティブ状態と
なる。また、入力信号ＩＮにＨレベルが印加されると、
節点ＡのレベルはＬレベルとなり、出力ＯＵＴはＬレベ
ルとなり、内部回路をアクティブ状態とすることができ
る。このように、チップセレクト回路の入力信号ＩＮの
アクティブレベルをＨレベルにプログラムすることがで
きる。
【００２７】次に、スイッチＳ３を導通状態としスイッ
チＳ１，Ｓ２を非導通状態とするプログラミング設定の
場合、入力信号ＩＮにＬもしくはＨレベルが印加されて
もスイッチＳ１，Ｓ２は導通してないため、節点Ａのレ
ベルは常に接地電位をなる。すなわち、出力ＯＵＴは常
にＬレベルを出力しており、内部回路は常にアクティブ
状態となっている。このように、チップセレクト回路の
入力信号ＩＮのアクティブレベルをDon't Careにプログ
ラムすることができる。
チＳ１，Ｓ２を非導通状態とするプログラミング設定の
場合、入力信号ＩＮにＬもしくはＨレベルが印加されて
もスイッチＳ１，Ｓ２は導通してないため、節点Ａのレ
ベルは常に接地電位をなる。すなわち、出力ＯＵＴは常
にＬレベルを出力しており、内部回路は常にアクティブ
状態となっている。このように、チップセレクト回路の
入力信号ＩＮのアクティブレベルをDon't Careにプログ
ラムすることができる。
【００２８】このように、本実施形態の半導体集積回路
におけるチップセレクト回路は、３個のスイッチを用い
ることにより、３種類の入力信号アクティブレベルＬ，
Ｈ，Don't Careをプログラムできるようになる。
におけるチップセレクト回路は、３個のスイッチを用い
ることにより、３種類の入力信号アクティブレベルＬ，
Ｈ，Don't Careをプログラムできるようになる。
【００２９】上記説明では、出力ＯＵＴのレベルがＬレ
ベルのとき内部回路がアクティブとなるとしたが、出力
ＯＵＴがＨレベルであるとき内部回路がアクティブとな
る場合、インバータ３の削除により実現できることは明
白である。
ベルのとき内部回路がアクティブとなるとしたが、出力
ＯＵＴがＨレベルであるとき内部回路がアクティブとな
る場合、インバータ３の削除により実現できることは明
白である。
【００３０】また、スイッチＳ３を接地との間でのスイ
ッチ手段として用いているが、出力ＯＵＴと内部回路の
アクティブ状態の論理により、電源電位もしくは他の信
号配線と接続できることは明白である。
ッチ手段として用いているが、出力ＯＵＴと内部回路の
アクティブ状態の論理により、電源電位もしくは他の信
号配線と接続できることは明白である。
【００３１】図２は、本発明の半導体記憶装置の実施形
態２におけるチップセレクト回路を示す回路図および説
明図である。
態２におけるチップセレクト回路を示す回路図および説
明図である。
【００３２】図２（Ａ）を参照すると、本実施形態の半
導体記憶装置におけるチップセレクト回路は、図１
（Ａ）の実施形態１のチップセレクト回路の第１，第
２，第３のスイッチＳ１，Ｓ２，Ｓ３をそれぞれ他の第
１，第２，第３のスイッチ手段とするものである。これ
ら第１，第２，第３のスイッチ手段は、２端子間がそれ
ぞれオン／オフ設定され各一端が共通に節点Ａに接続さ
れ各他端が入力信号ＩＮ，その反転信号，接地電位の各
信号を個別に入力する。また、これら第１，第２，第３
のスイッチ手段の何れか１つの２端子間のみが、プログ
ラミング設定により、オン状態に設定されている。その
他の回路構成は、図１（Ａ）の実施形態１のチップセレ
クト回路と同様であり、重複説明を省略する。
導体記憶装置におけるチップセレクト回路は、図１
（Ａ）の実施形態１のチップセレクト回路の第１，第
２，第３のスイッチＳ１，Ｓ２，Ｓ３をそれぞれ他の第
１，第２，第３のスイッチ手段とするものである。これ
ら第１，第２，第３のスイッチ手段は、２端子間がそれ
ぞれオン／オフ設定され各一端が共通に節点Ａに接続さ
れ各他端が入力信号ＩＮ，その反転信号，接地電位の各
信号を個別に入力する。また、これら第１，第２，第３
のスイッチ手段の何れか１つの２端子間のみが、プログ
ラミング設定により、オン状態に設定されている。その
他の回路構成は、図１（Ａ）の実施形態１のチップセレ
クト回路と同様であり、重複説明を省略する。
【００３３】第１のスイッチ手段は、各ゲート電極をソ
ースまたはドレイン電極にそれぞれ接続し互いに逆方向
に直列接続された２つのＮ型トランジスタＮ１，Ｎ２か
らなり、接続点を節点Ｂとする。また、第２のスイッチ
手段は、Ｎ型トランジスタＮ１，Ｎ２と同様に接続され
た２つのＮ型トランジスタＮ３，Ｎ４からなり、接続点
を節点Ｄとする。さらに、第３のスイッチ手段は、ゲー
ト電極をソースまたはドレイン電極に接続し接地電位を
入力している。
ースまたはドレイン電極にそれぞれ接続し互いに逆方向
に直列接続された２つのＮ型トランジスタＮ１，Ｎ２か
らなり、接続点を節点Ｂとする。また、第２のスイッチ
手段は、Ｎ型トランジスタＮ１，Ｎ２と同様に接続され
た２つのＮ型トランジスタＮ３，Ｎ４からなり、接続点
を節点Ｄとする。さらに、第３のスイッチ手段は、ゲー
ト電極をソースまたはドレイン電極に接続し接地電位を
入力している。
【００３４】次に、このチップセレクト回路の動作につ
いて、図面を参照しながら説明する。図２（Ｂ）は、本
実施形態の半導体集積回路におけるチップセレクト回路
の動作モード一覧を示す説明図である。ここでは、チッ
プセレクト回路の出力ＯＵＴがＬレベルになったとき
に、内部回路がアクティブとなるとする。
いて、図面を参照しながら説明する。図２（Ｂ）は、本
実施形態の半導体集積回路におけるチップセレクト回路
の動作モード一覧を示す説明図である。ここでは、チッ
プセレクト回路の出力ＯＵＴがＬレベルになったとき
に、内部回路がアクティブとなるとする。
【００３５】このチップセレクト回路のスイッチ手段の
各Ｎ型トランジスタＮ１〜Ｎ５は、集積回路製造工程で
あるイオン注入工程において、選択的にイオン注入され
デプレッション型トランジスタとされ、ゲート電圧によ
らず、常にオン状態となる。この手法は、マスクＲＯＭ
などを含む半導体集積回路のコード工程として一般的に
用いられており、プログラムが任意に可能である。
各Ｎ型トランジスタＮ１〜Ｎ５は、集積回路製造工程で
あるイオン注入工程において、選択的にイオン注入され
デプレッション型トランジスタとされ、ゲート電圧によ
らず、常にオン状態となる。この手法は、マスクＲＯＭ
などを含む半導体集積回路のコード工程として一般的に
用いられており、プログラムが任意に可能である。
【００３６】次に、イオン注入されない２つのＮ型トラ
ンジスタＮ１，Ｎ２もしくはＮ３，Ｎ４とから構成され
る第１，第２のスイッチ手段のオフ動作について、Ｎ型
トランジスタＮ３，Ｎ４を例に説明する。
ンジスタＮ１，Ｎ２もしくはＮ３，Ｎ４とから構成され
る第１，第２のスイッチ手段のオフ動作について、Ｎ型
トランジスタＮ３，Ｎ４を例に説明する。
【００３７】たとえば、節点Ｃ，Ａの電位がＨレベル，
Ｌレベルであるとき、Ｎ型トランジスタＮ３は、ドレイ
ン電位が節点ＣのＨレベルであるため、ゲートおよびソ
ース電極を共通接続する節点Ｄの電位がＨレベルおよび
スレッショールド電圧の加算値以上であるとき必ずオン
状態となる。しかし、節点Ｄは、どこからも電位供給が
ないため、Ｈレベルおよびスレッショールド電圧の加算
値以下の電位となり、Ｎ型トランジスタＮ３はオフ状態
となる。一方、Ｎ型トランジスタＮ４は、ドレイン電位
が節点ＡのＬレベルであるため、ゲートおよびソース電
極を共通接続する節点Ｄの電位がＬレベルおよびスレッ
ショールド電圧の加算値以上であるとき必ずオン状態と
なる。しかし、節点Ｄは、どこからも電位供給がないた
め、Ｌレベルおよびスレッショールド電圧の加算値以下
の電位となり、Ｎ型トランジスタＮ４はオフ状態とな
る。このため、Ｎ型トランジスタＮ３は、常に、オフ状
態となる。反対に、節点Ｃ，Ａの電位がＬレベル，Ｈレ
ベルであるときは、Ｎ型トランジスタＮ４が、常に、オ
フ状態となる。また、節点Ｄの電位が仮にＬレベルの場
合は、Ｎ型トランジスタＮ３，Ｎ４が、共に、オフ状態
となる。このため、節点Ｃと節点Ａは、完全に遮断され
たオフ状態となる。
Ｌレベルであるとき、Ｎ型トランジスタＮ３は、ドレイ
ン電位が節点ＣのＨレベルであるため、ゲートおよびソ
ース電極を共通接続する節点Ｄの電位がＨレベルおよび
スレッショールド電圧の加算値以上であるとき必ずオン
状態となる。しかし、節点Ｄは、どこからも電位供給が
ないため、Ｈレベルおよびスレッショールド電圧の加算
値以下の電位となり、Ｎ型トランジスタＮ３はオフ状態
となる。一方、Ｎ型トランジスタＮ４は、ドレイン電位
が節点ＡのＬレベルであるため、ゲートおよびソース電
極を共通接続する節点Ｄの電位がＬレベルおよびスレッ
ショールド電圧の加算値以上であるとき必ずオン状態と
なる。しかし、節点Ｄは、どこからも電位供給がないた
め、Ｌレベルおよびスレッショールド電圧の加算値以下
の電位となり、Ｎ型トランジスタＮ４はオフ状態とな
る。このため、Ｎ型トランジスタＮ３は、常に、オフ状
態となる。反対に、節点Ｃ，Ａの電位がＬレベル，Ｈレ
ベルであるときは、Ｎ型トランジスタＮ４が、常に、オ
フ状態となる。また、節点Ｄの電位が仮にＬレベルの場
合は、Ｎ型トランジスタＮ３，Ｎ４が、共に、オフ状態
となる。このため、節点Ｃと節点Ａは、完全に遮断され
たオフ状態となる。
【００３８】このように、各ゲート電極をソースまたは
ドレイン電極にそれぞれ接続し互いに逆方向に直列接続
された２つのエンハンスメント型トランジスタからなる
スイッチ手段により、信号間の逆流・リークを防ぐこと
ができる。
ドレイン電極にそれぞれ接続し互いに逆方向に直列接続
された２つのエンハンスメント型トランジスタからなる
スイッチ手段により、信号間の逆流・リークを防ぐこと
ができる。
【００３９】仮に、第１のスイッチ手段のみを導通状態
とするプログラミング設定の場合、Ｎ型トランジスタＮ
１，Ｎ２とを選択的にデプレッション型トランジスタと
し、他のＮ型トランジスタＮ３，Ｎ４，Ｎ５は、イオン
注入せず、エンハンスメント型トランジスタとなる。こ
れにより、ゲートおよびソース電位を共通に接地電位と
するＮ型トランジスタＮ５からなるスイッチ手段とＮ型
トランジスタＮ３，Ｎ４からなるスイッチ手段とが常に
オフ状態となり、Ｎ型トランジスタＮ１，Ｎ２からなる
スイッチ手段がゲート電圧によらず節点Ｂを介してオン
状態となる。
とするプログラミング設定の場合、Ｎ型トランジスタＮ
１，Ｎ２とを選択的にデプレッション型トランジスタと
し、他のＮ型トランジスタＮ３，Ｎ４，Ｎ５は、イオン
注入せず、エンハンスメント型トランジスタとなる。こ
れにより、ゲートおよびソース電位を共通に接地電位と
するＮ型トランジスタＮ５からなるスイッチ手段とＮ型
トランジスタＮ３，Ｎ４からなるスイッチ手段とが常に
オフ状態となり、Ｎ型トランジスタＮ１，Ｎ２からなる
スイッチ手段がゲート電圧によらず節点Ｂを介してオン
状態となる。
【００４０】チップセレクト回路の入力信号ＩＮにＬレ
ベルが印加されたとき、節点Ｃには、入力信号ＩＮの反
転信号であるＨレベルが出力される。が、Ｎ型トランジ
スタＮ１，Ｎ２からなるスイッチ手段のみがオン状態で
あるので、入力信号ＩＮはＮ型トランジスタＮ１，節点
Ｂ，Ｎ型トランジスタＮ２を介して節点Ａに伝達され
る。節点Ａの電位は、入力信号ＩＮと同様のＬレベルが
印加され、出力信号ＯＵＴがＬレベルとなり、内部回路
がアクティブとなる。また、入力信号ＩＮにＨレベルが
印加されたとき、前述の動作と同様にして、Ｎ型トラン
ジスタＮ１，節点Ｂ，Ｎ型トランジスタＮ２を介して節
点Ａに伝達され、出力信号ＯＵＴがＨレベルとなり、内
部回路がインアクティブとなる。。すなわち、チップセ
レクト回路の入力信号ＩＮのアクティブレベルがＬアク
ティブとなる。
ベルが印加されたとき、節点Ｃには、入力信号ＩＮの反
転信号であるＨレベルが出力される。が、Ｎ型トランジ
スタＮ１，Ｎ２からなるスイッチ手段のみがオン状態で
あるので、入力信号ＩＮはＮ型トランジスタＮ１，節点
Ｂ，Ｎ型トランジスタＮ２を介して節点Ａに伝達され
る。節点Ａの電位は、入力信号ＩＮと同様のＬレベルが
印加され、出力信号ＯＵＴがＬレベルとなり、内部回路
がアクティブとなる。また、入力信号ＩＮにＨレベルが
印加されたとき、前述の動作と同様にして、Ｎ型トラン
ジスタＮ１，節点Ｂ，Ｎ型トランジスタＮ２を介して節
点Ａに伝達され、出力信号ＯＵＴがＨレベルとなり、内
部回路がインアクティブとなる。。すなわち、チップセ
レクト回路の入力信号ＩＮのアクティブレベルがＬアク
ティブとなる。
【００４１】次に、第２のスイッチ手段のみを導通状態
とするプログラミング設定の場合、Ｎ型トランジスタＮ
３，Ｎ４とを選択的にデプレッション型トランジスタと
し、他のＮ型トランジスタＮ１，Ｎ２，Ｎ５は、イオン
注入せず、エンハンスメント型トランジスタとなる。こ
れにより、ゲートおよびソース電位を共通に接地電位と
するＮ型トランジスタＮ５からなるスイッチ手段とＮ型
トランジスタＮ１，Ｎ２からなるスイッチ手段とが常に
オフ状態となり、Ｎ型トランジスタＮ３，Ｎ４からなる
スイッチ手段がゲート電圧によらず節点Ｄを介してオン
状態となる。チップセレクト回路の入力信号ＩＮにＬレ
ベルが印加されたとき、節点Ｃには、入力信号ＩＮの反
転信号であるＨレベルが出力される。Ｎ型トランジスタ
Ｎ３，Ｎ４からなるスイッチ手段のみがオン状態である
ので、節点Ｃの電位がＮ型トランジスタＮ３，節点Ｄ，
Ｎ２を介して節点Ａに伝達される。節点Ａの電位は、入
力信号ＩＮと逆のＨレベルになり、出力信号ＯＵＴがＨ
レベルとなり、内部回路がインアクティブとなる。ま
た、入力信号ＩＮにＨレベルが印加されたとき、節点
Ｃ，Ａの電位はＬレベルとなり、出力ＯＵＴがＬレベル
となり、内部回路がアクティブとなる。すなわち、チッ
プセレクト回路の入力信号ＩＮのアクティブレベルがＨ
アクティブとなる。
とするプログラミング設定の場合、Ｎ型トランジスタＮ
３，Ｎ４とを選択的にデプレッション型トランジスタと
し、他のＮ型トランジスタＮ１，Ｎ２，Ｎ５は、イオン
注入せず、エンハンスメント型トランジスタとなる。こ
れにより、ゲートおよびソース電位を共通に接地電位と
するＮ型トランジスタＮ５からなるスイッチ手段とＮ型
トランジスタＮ１，Ｎ２からなるスイッチ手段とが常に
オフ状態となり、Ｎ型トランジスタＮ３，Ｎ４からなる
スイッチ手段がゲート電圧によらず節点Ｄを介してオン
状態となる。チップセレクト回路の入力信号ＩＮにＬレ
ベルが印加されたとき、節点Ｃには、入力信号ＩＮの反
転信号であるＨレベルが出力される。Ｎ型トランジスタ
Ｎ３，Ｎ４からなるスイッチ手段のみがオン状態である
ので、節点Ｃの電位がＮ型トランジスタＮ３，節点Ｄ，
Ｎ２を介して節点Ａに伝達される。節点Ａの電位は、入
力信号ＩＮと逆のＨレベルになり、出力信号ＯＵＴがＨ
レベルとなり、内部回路がインアクティブとなる。ま
た、入力信号ＩＮにＨレベルが印加されたとき、節点
Ｃ，Ａの電位はＬレベルとなり、出力ＯＵＴがＬレベル
となり、内部回路がアクティブとなる。すなわち、チッ
プセレクト回路の入力信号ＩＮのアクティブレベルがＨ
アクティブとなる。
【００４２】次に、第３のスイッチ手段のみを導通状態
とするプログラミング設定の場合、Ｎ型トランジスタＮ
５のみを選択的にデプレッション型トランジスタとし、
他のＮ型トランジスタＮ１〜Ｎ４は、イオン注入せず、
エンハンスメント型トランジスタとなる。これにより、
Ｎ型トランジスタＮ１〜Ｎ４からなるスイッチ手段が常
にオフ状態となり、Ｎ型トランジスタＮ５がゲート電圧
によらずオン状態となる。このため、節点Ａの電位はＮ
型トランジスタＮ５を通してＬレベルに固定され、出力
信号ＯＵＴは入力信号ＩＮによらず常にＬレベルに固定
された状態となり、内部回路がアクティブとなる。すな
わち、チップセレクト回路の入力信号ＩＮのアクティブ
レベルがDon't Careアクティブとなる。
とするプログラミング設定の場合、Ｎ型トランジスタＮ
５のみを選択的にデプレッション型トランジスタとし、
他のＮ型トランジスタＮ１〜Ｎ４は、イオン注入せず、
エンハンスメント型トランジスタとなる。これにより、
Ｎ型トランジスタＮ１〜Ｎ４からなるスイッチ手段が常
にオフ状態となり、Ｎ型トランジスタＮ５がゲート電圧
によらずオン状態となる。このため、節点Ａの電位はＮ
型トランジスタＮ５を通してＬレベルに固定され、出力
信号ＯＵＴは入力信号ＩＮによらず常にＬレベルに固定
された状態となり、内部回路がアクティブとなる。すな
わち、チップセレクト回路の入力信号ＩＮのアクティブ
レベルがDon't Careアクティブとなる。
【００４３】本実施形態の半導体集積回路におけるチッ
プセレクト回路は、従来の半導体集積回路におけるチッ
プセレクト回路がＮＯＲ回路およびＥＯＲ回路と２つの
プログラム回路とから構成され総トランジスタ数が最低
１４トランジスタとなるのに対し、最小の１４トランジ
スタで構成される。
プセレクト回路は、従来の半導体集積回路におけるチッ
プセレクト回路がＮＯＲ回路およびＥＯＲ回路と２つの
プログラム回路とから構成され総トランジスタ数が最低
１４トランジスタとなるのに対し、最小の１４トランジ
スタで構成される。
【００４４】なお、図２の実施形態２の半導体集積回路
におけるチップセレクト回路のスイッチ手段は、Ｎ型ト
ランジスタとして構成した場合であるが、Ｐ型トランジ
スタを使用しても問題はない。たとえば、図３は、本発
明の半導体集積回路の実施形態３におけるチップセレク
ト回路を示す回路図である。図３を参照すると、このチ
ップセレクト回路のスイッチ手段は、ゲート電極をおの
おののソース電極と接続したＰ型トランジスタＰ１〜Ｐ
５からなる。動作については、実施形態２と同様である
ため、説明は割愛する。
におけるチップセレクト回路のスイッチ手段は、Ｎ型ト
ランジスタとして構成した場合であるが、Ｐ型トランジ
スタを使用しても問題はない。たとえば、図３は、本発
明の半導体集積回路の実施形態３におけるチップセレク
ト回路を示す回路図である。図３を参照すると、このチ
ップセレクト回路のスイッチ手段は、ゲート電極をおの
おののソース電極と接続したＰ型トランジスタＰ１〜Ｐ
５からなる。動作については、実施形態２と同様である
ため、説明は割愛する。
【００４５】また、これらのスイッチ手段は、配線工程
などにより形成しても良いし、実施形態１と同じく、ヒ
ューズ素子などで断線させることにより、実現しても良
い。
などにより形成しても良いし、実施形態１と同じく、ヒ
ューズ素子などで断線させることにより、実現しても良
い。
【００４６】
【発明の効果】以上説明したように、本発明による半導
体集積回路におけるチップセレクト回路は、各一端が共
通接続され各他端が入力信号，その反転信号，接地電位
の各信号を個別に入力する３つのスイッチ手段をプログ
ラム設定することにより、最小トランジスタ数で構成す
ることができ、回路規模が縮小する。
体集積回路におけるチップセレクト回路は、各一端が共
通接続され各他端が入力信号，その反転信号，接地電位
の各信号を個別に入力する３つのスイッチ手段をプログ
ラム設定することにより、最小トランジスタ数で構成す
ることができ、回路規模が縮小する。
【００４７】また、直接電源電位に接続するＮ型トラン
ジスタが無いため、静電破壊耐圧が高くなり、信頼性が
向上するなどの効果がある。
ジスタが無いため、静電破壊耐圧が高くなり、信頼性が
向上するなどの効果がある。
【図１】本発明の半導体集積回路の実施形態１における
チップセレクト回路を示す回路図および説明図である。
チップセレクト回路を示す回路図および説明図である。
【図２】本発明の半導体集積回路の実施形態２における
チップセレクト回路を示す回路図および説明図である。
チップセレクト回路を示す回路図および説明図である。
【図３】本発明の半導体集積回路の実施形態３における
チップセレクト回路を示す回路図および説明図である。
チップセレクト回路を示す回路図および説明図である。
【図４】従来の半導体集積回路におけるチップセレクト
回路例を示す回路図および説明図である。
回路例を示す回路図および説明図である。
１〜３ インバータ ４ ＮＯＲ回路 ５ ＥＯＲ回路 ６〜７ プログラム回路 ＩＮ 入力信号 Ｎ１〜Ｎ９ Ｎチャネル型ＭＯＳトランジスタ ＯＵＴ 出力信号 Ｐ１〜Ｐ５ Ｐチャネル型ＭＯＳトランジスタ Ｓ１〜Ｓ３ スイッチ
Claims (4)
- 【請求項１】 半導体チップに入力されるイネーブル信
号，その反転信号，定電位の何れか１つをプログラミン
グ設定により選択出力するチップセレクト回路を有し、
その出力信号により他機能が活性化され動作する半導体
集積回路において、前記チップセレクト回路が、２端子
間がそれぞれオン／オフ設定され各一端が共通接続され
前記出力信号に対応した信号を出力し各他端が前記イネ
ーブル信号，その反転信号，定電位に対応する各信号を
個別に入力する第１，第２，第３のスイッチ手段を備え
ることを特徴とする半導体集積回路。 - 【請求項２】 前記各スイッチ手段が、各ゲート電極を
ソースまたはドレイン電極にそれぞれ接続し互いに逆方
向に直列接続された第１，第２のトランジスタを備え
る、請求項１記載の半導体集積回路。 - 【請求項３】 前記第１，第２のスイッチ手段が、各ゲ
ート電極をソースまたはドレイン電極にそれぞれ接続し
互いに逆方向に直列接続された第１，第２のトランジス
タを備え、前記第３のスイッチ手段が、ゲート電極をソ
ースまたはドレイン電極に接続するＮ型またはＰ型トラ
ンジスタからなる、請求項１記載の半導体集積回路。 - 【請求項４】 前記各スイッチ手段が、半導体チップ製
造工程において形成される常時オンのデプレッション型
トランジシタを備えるか否かによりプログラミング設定
される、請求項１，２または３記載の半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8200659A JP2880958B2 (ja) | 1996-07-30 | 1996-07-30 | 半導体集積回路 |
| US08/903,159 US5929653A (en) | 1996-07-30 | 1997-07-30 | Semiconductor integrated circuit having programmable enabling circuit |
| TW086110857A TW340972B (en) | 1996-07-30 | 1997-07-30 | Semiconductor integrated circuit having programmable enabling circuit |
| KR1019970036197A KR100256131B1 (ko) | 1996-07-30 | 1997-07-30 | 프로그램가능한 인에이블 회로를 갖는 반도체 집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8200659A JP2880958B2 (ja) | 1996-07-30 | 1996-07-30 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1050062A true JPH1050062A (ja) | 1998-02-20 |
| JP2880958B2 JP2880958B2 (ja) | 1999-04-12 |
Family
ID=16428093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8200659A Expired - Fee Related JP2880958B2 (ja) | 1996-07-30 | 1996-07-30 | 半導体集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5929653A (ja) |
| JP (1) | JP2880958B2 (ja) |
| KR (1) | KR100256131B1 (ja) |
| TW (1) | TW340972B (ja) |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS588588B2 (ja) * | 1975-05-28 | 1983-02-16 | 株式会社日立製作所 | 半導体集積回路 |
| US4292548A (en) * | 1979-07-27 | 1981-09-29 | Instituto Venezolano De Investigaciones Cientificas (Ivic) | Dynamically programmable logic circuits |
| JPS5766589A (en) * | 1980-10-14 | 1982-04-22 | Fujitsu Ltd | Semiconductor storage element |
| US4612459A (en) * | 1984-05-31 | 1986-09-16 | Rca Corporation | Programmable buffer selectively settable to operate in different modes |
| US5179540A (en) * | 1985-11-08 | 1993-01-12 | Harris Corporation | Programmable chip enable logic function |
| US4931946A (en) * | 1988-03-10 | 1990-06-05 | Cirrus Logic, Inc. | Programmable tiles |
| JPH02109419A (ja) * | 1988-10-19 | 1990-04-23 | Toshiba Corp | Ｒｏｍを内蔵した集積回路 |
| JPH077225A (ja) * | 1993-06-17 | 1995-01-10 | Matsushita Electric Ind Co Ltd | 反射鏡 |
| US5502401A (en) * | 1995-04-26 | 1996-03-26 | Texas Instruments Incorporated | Controllable width or gate |
| KR0145221B1 (ko) * | 1995-05-25 | 1998-08-17 | 김광호 | 반도체 메모리 소자의 스위치 회로 |
| US5598114A (en) * | 1995-09-27 | 1997-01-28 | Intel Corporation | High speed reduced area multiplexer |
| US5856746A (en) * | 1996-06-17 | 1999-01-05 | Sun Microsystems, Inc. | Logic speed-up by selecting true/false combinations with the slowest logic signal |
-
1996
- 1996-07-30 JP JP8200659A patent/JP2880958B2/ja not_active Expired - Fee Related
-
1997
- 1997-07-30 TW TW086110857A patent/TW340972B/zh not_active IP Right Cessation
- 1997-07-30 KR KR1019970036197A patent/KR100256131B1/ko not_active IP Right Cessation
- 1997-07-30 US US08/903,159 patent/US5929653A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2880958B2 (ja) | 1999-04-12 |
| KR100256131B1 (ko) | 2000-05-15 |
| KR980011512A (ko) | 1998-04-30 |
| TW340972B (en) | 1998-09-21 |
| US5929653A (en) | 1999-07-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3118071B2 (ja) | レベル変換回路 | |
| US6710625B2 (en) | Semiconductor integrated circuit having a gate array structure | |
| KR20000057070A (ko) | 아날로그 스위치용 백 게이트 전압제어기를 가지는 반도체장치 | |
| WO1996008038A1 (en) | Fault-protected overvoltage switch with expanded signal range | |
| EP0346898B1 (en) | Power supply switching circuit | |
| KR970060217A (ko) | 출력회로, 누설전류를 감소시키기 위한 회로, 트랜지스터를 선택적으로 스위치하기 위한 방법 및 반도체메모리 | |
| US6242971B1 (en) | Monolithically integrated selector for electrically programmable memory cell devices | |
| KR970001839B1 (ko) | 집적회로 | |
| JP2880958B2 (ja) | 半導体集積回路 | |
| KR100223506B1 (ko) | 반도체 메모리 디바이스용 논리 회로 | |
| KR19990014678A (ko) | 출력회로 | |
| US5309043A (en) | Compound logic circuit having NAND and NOR gate outputs and two transistors connected within both gate circuits | |
| US4996446A (en) | Semiconductor device having a reverse bias voltage generator | |
| US6525591B2 (en) | Circuit for selectively enabling one among a plurality of circuit alternatives of an integrated circuit | |
| EP0821484B1 (en) | High voltage tolerance output stage | |
| JP3067805B2 (ja) | 半導体チップ上でより高い電圧をスイッチングするための回路装置の作動方法 | |
| JP3675987B2 (ja) | 半導体装置の製造方法 | |
| JP2780255B2 (ja) | デコーダ回路 | |
| KR100335452B1 (ko) | 프로그래머블버퍼회로및이를구비한마스크롬장치 | |
| KR100272481B1 (ko) | 감소된트랜지스터수로이루어진프로그램가능한버퍼회로 | |
| JP2549686B2 (ja) | 半導体集積回路装置 | |
| JP2569684B2 (ja) | パワーオンリセット回路 | |
| US6380795B1 (en) | Semiconductor integrated circuit | |
| US7205795B2 (en) | Semiconductor device having universal logic cell | |
| US6943584B2 (en) | Programmable semiconductor device including universal logic modules coping with as many user inverters |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990105 |
|
| LAPS | Cancellation because of no payment of annual fees |