JPH104049A - アライメントマークの形成方法及びアライメント方法及び半導体装置の製造方法 - Google Patents
アライメントマークの形成方法及びアライメント方法及び半導体装置の製造方法Info
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- JPH104049A JPH104049A JP8154679A JP15467996A JPH104049A JP H104049 A JPH104049 A JP H104049A JP 8154679 A JP8154679 A JP 8154679A JP 15467996 A JP15467996 A JP 15467996A JP H104049 A JPH104049 A JP H104049A
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- semiconductor device
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- forming
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【課題】半導体装置製造の特にリソグラフィ工程におけ
る下地とのアライメント技術に関し、下層パターンに上
層パターンをアライメントする際、下層パターンのアラ
イメントマークが検出できないことを解決する。 【解決手段】半導体装置に複数の高精度アライメント用
のマークを配置し、状況に応じて少なくとも２組以上の
前記高精度アライメント用のマークを検出する。半導体
装置１１３の周辺に６種類のアライメントマークがスク
ライブ上に形成されている。Ｘ方向のファインアライメ
ント用のマークが１０１、１０２、１０３、１０４、１
０５、１０６がそれぞれ形成されている。またＹ方向の
ファインアライメントマーク１０７、１０８、１０９、
１１０、１１１、１１２がそれぞれ形成されている。こ
うして半導体装置上のアライメントマークの内、最低Ｘ
方向、Ｙ方向、１つずつ以上検出できればアライメント
可能となる。
る下地とのアライメント技術に関し、下層パターンに上
層パターンをアライメントする際、下層パターンのアラ
イメントマークが検出できないことを解決する。 【解決手段】半導体装置に複数の高精度アライメント用
のマークを配置し、状況に応じて少なくとも２組以上の
前記高精度アライメント用のマークを検出する。半導体
装置１１３の周辺に６種類のアライメントマークがスク
ライブ上に形成されている。Ｘ方向のファインアライメ
ント用のマークが１０１、１０２、１０３、１０４、１
０５、１０６がそれぞれ形成されている。またＹ方向の
ファインアライメントマーク１０７、１０８、１０９、
１１０、１１１、１１２がそれぞれ形成されている。こ
うして半導体装置上のアライメントマークの内、最低Ｘ
方向、Ｙ方向、１つずつ以上検出できればアライメント
可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にリソグラフィ工程における下地とのア
ライメント技術に関する。
方法に関し、特にリソグラフィ工程における下地とのア
ライメント技術に関する。
【０００２】
【従来の技術】半導体装置の微細化は、年々進んでお
り、それに伴い、下層パターンと上層パターンのアライ
メント精度も高精度化が要求されている。一般に要求さ
れるアライメント精度は、最小寸法の４分の１から５分
の１と言われている。図４に従来技術のアライメントマ
ークが形成されている半導体装置の略図を示したが、こ
こで、半導体装置４５の周辺にスクライブが形成されて
おり、前記スクライブ上にアライメントマークが形成さ
れている。一般的なアライメント手法は、おおまかな位
置合わせのためのＹーθ用のアライメントマーク４２と
Ｘ方向用のアライメントマーク４４により、±１〜２μ
ｍ程度の大雑把なアライメント（以下グローバルアライ
メントとする。）を行う。前記グローバルアライメント
は、半導体基板毎に１回行うのが一般的である。その
後、前記アライメントデータを元に高精度なアライメン
トを行うためのＸ方向のファインアライメント用マーク
４１とＹ方向のファインアライメント用マーク４３によ
り高精度なアライメント（以下ファインアライメントと
する。）を実施する。半導体基板上の全ての半導体装置
のアライメントに関しては、前述のファインアライメン
トを各半導体装置毎全てについて行う方法や、図３に示
したように半導体基板上のいくつかの半導体装置をサン
プリングして、他の半導体装置に関しては、前記サンプ
リングデータを基に統計処理によりアライメントする方
法など様々である。また、グローバルアライメント、フ
ァインアライメントともに、そのマークの検出方法であ
るが、例えば、He-Neレーザーを光源とするレーザー光
の回折を利用したものや可視光を光源とするCCDによる
画像処理によるものなどが挙げられる。これらの方法に
より、ファインアライメントを実施すると、±０．１０
〜０．２０μｍ程度の高精度なアライメントが実現され
ている。
り、それに伴い、下層パターンと上層パターンのアライ
メント精度も高精度化が要求されている。一般に要求さ
れるアライメント精度は、最小寸法の４分の１から５分
の１と言われている。図４に従来技術のアライメントマ
ークが形成されている半導体装置の略図を示したが、こ
こで、半導体装置４５の周辺にスクライブが形成されて
おり、前記スクライブ上にアライメントマークが形成さ
れている。一般的なアライメント手法は、おおまかな位
置合わせのためのＹーθ用のアライメントマーク４２と
Ｘ方向用のアライメントマーク４４により、±１〜２μ
ｍ程度の大雑把なアライメント（以下グローバルアライ
メントとする。）を行う。前記グローバルアライメント
は、半導体基板毎に１回行うのが一般的である。その
後、前記アライメントデータを元に高精度なアライメン
トを行うためのＸ方向のファインアライメント用マーク
４１とＹ方向のファインアライメント用マーク４３によ
り高精度なアライメント（以下ファインアライメントと
する。）を実施する。半導体基板上の全ての半導体装置
のアライメントに関しては、前述のファインアライメン
トを各半導体装置毎全てについて行う方法や、図３に示
したように半導体基板上のいくつかの半導体装置をサン
プリングして、他の半導体装置に関しては、前記サンプ
リングデータを基に統計処理によりアライメントする方
法など様々である。また、グローバルアライメント、フ
ァインアライメントともに、そのマークの検出方法であ
るが、例えば、He-Neレーザーを光源とするレーザー光
の回折を利用したものや可視光を光源とするCCDによる
画像処理によるものなどが挙げられる。これらの方法に
より、ファインアライメントを実施すると、±０．１０
〜０．２０μｍ程度の高精度なアライメントが実現され
ている。
【０００３】
【発明が解決しようとする課題】しかし、従来技術には
以下のような問題点があった。
以下のような問題点があった。
【０００４】図５において、Ｙーθ用のアライメントマ
ーク５２とＸ方向用のアライメントマーク５４を前述の
ようにグローバルアライメントを実施し、その後、ファ
インアライメントを実施するが、前記ファインアライメ
ント時にＸ方向のファインアライメント用のマーク５１
は良好に形成されているため検出が可能であるが、図５
の例において、Ｙ方向のアライメント用のマーク５３
は、何らかの理由により検出ができないほどマークに不
具合がありマークを検出することができなくなってい
る。不具合の原因として考えられるのは、半導体基板に
不用意についた傷や異物、或いは、膜形成時の不具合、
洗浄時のシミやリソグラフィ工程におけるマスクの欠陥
など多くの要因が考えられる。一般に上層パターンを合
わせようとする下層パターンには１組ずつのグローバル
アライメント用のパターンとファインアライメント用の
パターンのみ形成されている。そのため、ファインアラ
イメント用のマークに不具合があるとアライメントその
ものができなくなり、エラーとなり作業が中断してしま
う。また、その後の対策として、他の下層パターンのマ
ークを代用することも可能であるが、その場合、合わせ
ようとする下層パターンに対してのアライメント精度が
著しく低下する問題点があった。
ーク５２とＸ方向用のアライメントマーク５４を前述の
ようにグローバルアライメントを実施し、その後、ファ
インアライメントを実施するが、前記ファインアライメ
ント時にＸ方向のファインアライメント用のマーク５１
は良好に形成されているため検出が可能であるが、図５
の例において、Ｙ方向のアライメント用のマーク５３
は、何らかの理由により検出ができないほどマークに不
具合がありマークを検出することができなくなってい
る。不具合の原因として考えられるのは、半導体基板に
不用意についた傷や異物、或いは、膜形成時の不具合、
洗浄時のシミやリソグラフィ工程におけるマスクの欠陥
など多くの要因が考えられる。一般に上層パターンを合
わせようとする下層パターンには１組ずつのグローバル
アライメント用のパターンとファインアライメント用の
パターンのみ形成されている。そのため、ファインアラ
イメント用のマークに不具合があるとアライメントその
ものができなくなり、エラーとなり作業が中断してしま
う。また、その後の対策として、他の下層パターンのマ
ークを代用することも可能であるが、その場合、合わせ
ようとする下層パターンに対してのアライメント精度が
著しく低下する問題点があった。
【０００５】
（１）半導体装置製造において、下層パターン上に上層
パターンを形成するためのマスキングパターンを形成す
る工程において、半導体基板上に形成された半導体装置
に位置合わせを行うべき下層パターンの半導体基板上で
の位置を特定するためのアライメントマークを水平方
向、垂直方向、それぞれの形状もしくは構造が異なる少
なくとも２組以上のマークを形成することを特徴とす
る。
パターンを形成するためのマスキングパターンを形成す
る工程において、半導体基板上に形成された半導体装置
に位置合わせを行うべき下層パターンの半導体基板上で
の位置を特定するためのアライメントマークを水平方
向、垂直方向、それぞれの形状もしくは構造が異なる少
なくとも２組以上のマークを形成することを特徴とす
る。
【０００６】（２）半導体装置製造において、下層パタ
ーン上に上層パターンを形成するためのマスキングパタ
ーンを形成する工程において、（１）記載のアライメン
トマークの少なくとも２組以上の位置を検出して、前記
下層パターンの半導体装置の位置を特定後し、上層パタ
ーンを重ねるための作業を行うことを特徴とする。
ーン上に上層パターンを形成するためのマスキングパタ
ーンを形成する工程において、（１）記載のアライメン
トマークの少なくとも２組以上の位置を検出して、前記
下層パターンの半導体装置の位置を特定後し、上層パタ
ーンを重ねるための作業を行うことを特徴とする。
【０００７】（３）半導体装置製造において、下層パタ
ーン上に上層パターンを形成するためのマスキングパタ
ーンを形成する工程において、（１）記載のアライメン
トマークの少なくとも２組以上の位置を検出し、前記ア
ライメントマークの少なくとも１組以上の位置の検出を
完了したところで、検出作業を終了し、前記下層パター
ンの位置を特定後、上層パターンを重ねるための作業を
行うことを特徴とする。
ーン上に上層パターンを形成するためのマスキングパタ
ーンを形成する工程において、（１）記載のアライメン
トマークの少なくとも２組以上の位置を検出し、前記ア
ライメントマークの少なくとも１組以上の位置の検出を
完了したところで、検出作業を終了し、前記下層パター
ンの位置を特定後、上層パターンを重ねるための作業を
行うことを特徴とする。
【０００８】（４）半導体装置製造において、下層パタ
ーン上に上層パターンを形成するためのマスキングパタ
ーンを形成する工程において、（１）記載のアライメン
トマークの少なくとも２組以上の位置を検出し、検出さ
れた全ての前記アライメントマークのデータを用いて、
前記下層パターンの位置を特定後、上層パターンを重ね
るための作業を行うことを特徴とする。
ーン上に上層パターンを形成するためのマスキングパタ
ーンを形成する工程において、（１）記載のアライメン
トマークの少なくとも２組以上の位置を検出し、検出さ
れた全ての前記アライメントマークのデータを用いて、
前記下層パターンの位置を特定後、上層パターンを重ね
るための作業を行うことを特徴とする。
【０００９】（５）半導体装置製造において、下層パタ
ーン上に上層パターンを形成するためのマスキングパタ
ーンを形成する工程において、（１）記載のアライメン
トマークの少なくとも２組以上の位置を検出し、検出さ
れた少なくとも１つ以上の水平方向及び垂直方向の前記
アライメントマークのデータを用いて、前記下層パター
ンの位置を特定後、上層パターンを重ねるための作業を
行うことを特徴とする。
ーン上に上層パターンを形成するためのマスキングパタ
ーンを形成する工程において、（１）記載のアライメン
トマークの少なくとも２組以上の位置を検出し、検出さ
れた少なくとも１つ以上の水平方向及び垂直方向の前記
アライメントマークのデータを用いて、前記下層パター
ンの位置を特定後、上層パターンを重ねるための作業を
行うことを特徴とする。
【００１０】（６）半導体装置製造において、下層パタ
ーン上に上層パターンを形成するためのマスキングパタ
ーンを形成する工程において、（１）記載のアライメン
トマークの少なくとも２組以上の位置を検出し、予め設
定しておいた前記アライメントマークの優先順位に従
い、前記検出データの重き付けをし、前記重き付けをも
とにデータの計算を実施し、前記下層パターンの位置を
特定した後、上層パターンを重ねるための作業を行うこ
とを特徴とする。
ーン上に上層パターンを形成するためのマスキングパタ
ーンを形成する工程において、（１）記載のアライメン
トマークの少なくとも２組以上の位置を検出し、予め設
定しておいた前記アライメントマークの優先順位に従
い、前記検出データの重き付けをし、前記重き付けをも
とにデータの計算を実施し、前記下層パターンの位置を
特定した後、上層パターンを重ねるための作業を行うこ
とを特徴とする。
【００１１】（７）半導体装置製造において、下層パタ
ーン上に上層パターンを形成するためのマスキングパタ
ーンを形成する工程において、（１）記載のアライメン
トマークの少なくとも２組以上の位置を検出した際、前
記アライメントマークが検出されない場合、作業を中断
することなく、次のアライメントマークの検出作業を実
施し、さらに検出されなかった前記アライメントマーク
のデータを他のアライメントマークのデータで代用し、
前記下層パターンの位置を特定した後、上層パターンを
重ねるための作業を行うことを特徴とする。
ーン上に上層パターンを形成するためのマスキングパタ
ーンを形成する工程において、（１）記載のアライメン
トマークの少なくとも２組以上の位置を検出した際、前
記アライメントマークが検出されない場合、作業を中断
することなく、次のアライメントマークの検出作業を実
施し、さらに検出されなかった前記アライメントマーク
のデータを他のアライメントマークのデータで代用し、
前記下層パターンの位置を特定した後、上層パターンを
重ねるための作業を行うことを特徴とする。
【００１２】（８）半導体装置製造において、（２）記
載のアライメント方法を少なくとも１工程以上用いるこ
とを特徴とする。
載のアライメント方法を少なくとも１工程以上用いるこ
とを特徴とする。
【００１３】（９）半導体装置製造において、（３）記
載のアライメント方法を少なくとも１工程以上用いるこ
とを特徴とする半導体装置の製造方法。
載のアライメント方法を少なくとも１工程以上用いるこ
とを特徴とする半導体装置の製造方法。
【００１４】（１０）半導体装置製造において、（４）
記載のアライメント方法を少なくとも１工程以上用いる
ことを特徴とする。
記載のアライメント方法を少なくとも１工程以上用いる
ことを特徴とする。
【００１５】（１１）半導体装置製造において、（５）
記載のアライメント方法を少なくとも１工程以上用いる
ことを特徴とする。
記載のアライメント方法を少なくとも１工程以上用いる
ことを特徴とする。
【００１６】（１２）半導体装置製造において、（６）
記載のアライメント方法を少なくとも１工程以上用いる
ことを特徴とする。
記載のアライメント方法を少なくとも１工程以上用いる
ことを特徴とする。
【００１７】（１３）半導体装置製造において、（７）
記載のアライメント方法を少なくとも１工程以上用いる
ことを特徴とする。
記載のアライメント方法を少なくとも１工程以上用いる
ことを特徴とする。
【００１８】
【発明の実施の形態】図１に本発明のアライメントマー
クの形成方法の一実施例を示した。図１は、半導体装置
製造のある特定の一層を模式的に示した図であるが、こ
の図において、半導体装置１１３の周辺に６種類のアラ
イメントマークがスクライブ上に形成されている。まず
第１のＸ方向のファインアライメント用のマーク１０１
として、４μｍの残しパターンの３本ラインが形成され
ている。次に第２のＸ方向のファインアライメント用の
マーク１０２として４μｍのぬきパターンの３本ライン
が形成されている。同様に第３のＸ方向のファインアラ
イメントマーク１０３（６μｍの残しパターンの２本ラ
イン）、第４のＸ方向のファインアライメントマーク１
０４（６μｍのぬきパターンの２本ライン）、第５のＸ
方向のファインアライメントマーク１０５（８μｍの残
しパターンの１本ライン）、第６のＸ方向のファインア
ライメントマーク１０６（８μｍのぬきパターンの１本
ライン）がそれぞれ形成されている。また、それらと全
く同様に第１のＹ方向のファインアライメントマーク１
０７（４μｍの残しパターンの３本ライン）、第２のＹ
方向のファインアライメントマーク１０８（４μｍの残
しパターンの３本ライン）、第３のＹ方向のファインア
ライメントマーク１０９（６μｍの残しパターンの２本
ライン）、第４のＹ方向のファインアライメントマーク
１１０（６μｍのぬきパターンの２本ライン）、第５の
Ｙ方向のファインアライメントマーク１１１（８μｍの
残しパターンの１本ライン）、第６のＹ方向のファイン
アライメントマーク１１２（８μｍのぬきパターンの１
本ライン）がそれぞれ形成されている。このことによ
り、例えば、Ｘ方向のファインアライメントマークもし
くは、Ｙ方向のファインアライメントマークが半導体基
板上の傷や異物等により、検出されない状態となって
も、同一層上にＸ方向、Ｙ方向の少なくとも１つずつで
も検出できる状態なら、高精度な下層パターンと上層パ
ターンのアライメントが可能となる。
クの形成方法の一実施例を示した。図１は、半導体装置
製造のある特定の一層を模式的に示した図であるが、こ
の図において、半導体装置１１３の周辺に６種類のアラ
イメントマークがスクライブ上に形成されている。まず
第１のＸ方向のファインアライメント用のマーク１０１
として、４μｍの残しパターンの３本ラインが形成され
ている。次に第２のＸ方向のファインアライメント用の
マーク１０２として４μｍのぬきパターンの３本ライン
が形成されている。同様に第３のＸ方向のファインアラ
イメントマーク１０３（６μｍの残しパターンの２本ラ
イン）、第４のＸ方向のファインアライメントマーク１
０４（６μｍのぬきパターンの２本ライン）、第５のＸ
方向のファインアライメントマーク１０５（８μｍの残
しパターンの１本ライン）、第６のＸ方向のファインア
ライメントマーク１０６（８μｍのぬきパターンの１本
ライン）がそれぞれ形成されている。また、それらと全
く同様に第１のＹ方向のファインアライメントマーク１
０７（４μｍの残しパターンの３本ライン）、第２のＹ
方向のファインアライメントマーク１０８（４μｍの残
しパターンの３本ライン）、第３のＹ方向のファインア
ライメントマーク１０９（６μｍの残しパターンの２本
ライン）、第４のＹ方向のファインアライメントマーク
１１０（６μｍのぬきパターンの２本ライン）、第５の
Ｙ方向のファインアライメントマーク１１１（８μｍの
残しパターンの１本ライン）、第６のＹ方向のファイン
アライメントマーク１１２（８μｍのぬきパターンの１
本ライン）がそれぞれ形成されている。このことによ
り、例えば、Ｘ方向のファインアライメントマークもし
くは、Ｙ方向のファインアライメントマークが半導体基
板上の傷や異物等により、検出されない状態となって
も、同一層上にＸ方向、Ｙ方向の少なくとも１つずつで
も検出できる状態なら、高精度な下層パターンと上層パ
ターンのアライメントが可能となる。
【００１９】次に前述したアライメントマークの形成方
法を用いて、アライメント方法の一実施例を示す。前述
した第１から第６までのアライメントマークの設計上の
座標を（Ｘ１、Ｙ１）から（Ｘ６、Ｙ６）とする。ま
た、前記第１から第６までのアライメントマークの検出
された座標を（Ｘ１’、Ｙ１’）から（Ｙ６’、Ｙ
６’）とする。本実施例では検出されたデータより、OF
FSETを算出する場合、Ｘｎ−Ｘｎ’及びＹｎ−Ｙｎ’で
計算される。（本実施例の場合、ｎ＝１から６）ここで
それぞれのOFFSET値より、前記半導体装置のOFFSET値を
Ｘoffset＝｛（Ｘ１−Ｘ１’）＋（Ｘ２−Ｘ２’）＋
（Ｘ３−Ｘ３’）＋（Ｘ４−Ｘ４’）＋（Ｘ５−Ｘ
５’）＋（Ｘ６−Ｘ６’）｝／６及びＹoffset＝｛（Ｙ
１−Ｙ１’）＋（Ｙ２−Ｙ２’）＋（Ｙ３−Ｙ３’）＋
（Ｙ４−Ｙ４’）＋（Ｙ５−Ｙ５’）＋（Ｙ６−Ｙ
６’）｝／６にて計算し、Ｘ方向、Ｙ方向それぞれのOF
FSETを計算する。前記Ｘoffset、Ｙoffsetを基に上層パ
ターンは、本来の設計値より、−Ｘoffset、−Ｙoffset
だけoffsetをのせて露光を実施する。本実施例では、of
fsetの計算例のみ記載したが、例えば図３のように半導
体基板上に半導体装置を多数形成していて、ステップ＆
リピート方式によって露光する際、前記半導体基板上の
前記半導体装置のうちのいくつかをサンプリングして統
計的に全半導体装置の位置を特定する方法では、offset
の他に直交度、スケーリング、回転等の数値計算も同様
にして行える。
法を用いて、アライメント方法の一実施例を示す。前述
した第１から第６までのアライメントマークの設計上の
座標を（Ｘ１、Ｙ１）から（Ｘ６、Ｙ６）とする。ま
た、前記第１から第６までのアライメントマークの検出
された座標を（Ｘ１’、Ｙ１’）から（Ｙ６’、Ｙ
６’）とする。本実施例では検出されたデータより、OF
FSETを算出する場合、Ｘｎ−Ｘｎ’及びＹｎ−Ｙｎ’で
計算される。（本実施例の場合、ｎ＝１から６）ここで
それぞれのOFFSET値より、前記半導体装置のOFFSET値を
Ｘoffset＝｛（Ｘ１−Ｘ１’）＋（Ｘ２−Ｘ２’）＋
（Ｘ３−Ｘ３’）＋（Ｘ４−Ｘ４’）＋（Ｘ５−Ｘ
５’）＋（Ｘ６−Ｘ６’）｝／６及びＹoffset＝｛（Ｙ
１−Ｙ１’）＋（Ｙ２−Ｙ２’）＋（Ｙ３−Ｙ３’）＋
（Ｙ４−Ｙ４’）＋（Ｙ５−Ｙ５’）＋（Ｙ６−Ｙ
６’）｝／６にて計算し、Ｘ方向、Ｙ方向それぞれのOF
FSETを計算する。前記Ｘoffset、Ｙoffsetを基に上層パ
ターンは、本来の設計値より、−Ｘoffset、−Ｙoffset
だけoffsetをのせて露光を実施する。本実施例では、of
fsetの計算例のみ記載したが、例えば図３のように半導
体基板上に半導体装置を多数形成していて、ステップ＆
リピート方式によって露光する際、前記半導体基板上の
前記半導体装置のうちのいくつかをサンプリングして統
計的に全半導体装置の位置を特定する方法では、offset
の他に直交度、スケーリング、回転等の数値計算も同様
にして行える。
【００２０】前述の実施例では、半導体装置上に形成さ
れている全てのパターンの全てのデータを用いて計算を
実施したが、簡略な方法として、検出された１部のデー
タのみを用いることも可能である。例えば、図１におい
て、第１から第６までのファインアライメントマークが
あるが、第１のファインアライメントマークの検出デー
タのみを利用することを前提としておき、仮に第１のフ
ァインアライメントマークが半導体基板上の傷や異物等
の不確定要因により検出されなかった場合、第２のファ
インアライメントマークを用いる。或いは、第２のファ
インアライメントマークも検出できなかった場合は、更
に次のマークのデータを用いていく方法などの方法も有
効である。また、その他にも任意の数個のデータを用い
る方法なども処理方法として有効である。
れている全てのパターンの全てのデータを用いて計算を
実施したが、簡略な方法として、検出された１部のデー
タのみを用いることも可能である。例えば、図１におい
て、第１から第６までのファインアライメントマークが
あるが、第１のファインアライメントマークの検出デー
タのみを利用することを前提としておき、仮に第１のフ
ァインアライメントマークが半導体基板上の傷や異物等
の不確定要因により検出されなかった場合、第２のファ
インアライメントマークを用いる。或いは、第２のファ
インアライメントマークも検出できなかった場合は、更
に次のマークのデータを用いていく方法などの方法も有
効である。また、その他にも任意の数個のデータを用い
る方法なども処理方法として有効である。
【００２１】また前述の実施例では、半導体装置上に形
成した全てのファインアライメントマークを検出した
が、少なくとも２組以上検出し、且つ、１組以上の検出
データを得る方法も有効である。例えば、図１におい
て、第１のＸ方向のファインアライメントマーク１０
１、第１のＹ方向のファインアライメントマーク１０７
を検出し、その後、第２のファインアライメントマーク
１０２、第２のＹ方向のファインアライメントマーク１
０８を検出し、ここで第２のファインアライメントマー
クの検出に成功したら、ここで検出作業を終了し、デー
タ算出後、露光作業に移る。仮に、第２のファインアラ
イメントマークのＸ方向１０２もしくはＹ方向１０８い
ずれかの検出ができない場合は、次の第３のファインア
ライメントマークの検出を行う。当然のことながら、検
出データは１組に限定するものではなく、設定により２
組以上でも有効であることはいうまでもない。
成した全てのファインアライメントマークを検出した
が、少なくとも２組以上検出し、且つ、１組以上の検出
データを得る方法も有効である。例えば、図１におい
て、第１のＸ方向のファインアライメントマーク１０
１、第１のＹ方向のファインアライメントマーク１０７
を検出し、その後、第２のファインアライメントマーク
１０２、第２のＹ方向のファインアライメントマーク１
０８を検出し、ここで第２のファインアライメントマー
クの検出に成功したら、ここで検出作業を終了し、デー
タ算出後、露光作業に移る。仮に、第２のファインアラ
イメントマークのＸ方向１０２もしくはＹ方向１０８い
ずれかの検出ができない場合は、次の第３のファインア
ライメントマークの検出を行う。当然のことながら、検
出データは１組に限定するものではなく、設定により２
組以上でも有効であることはいうまでもない。
【００２２】他の実施例の例として、図１において、第
１から第６までのファインアライメントマークの各々に
重き付けをする。本実施例では、ファインアライメント
の番号通り、第１には１番目の重きをおき、順に第６の
ファインアライメントマークには６番目の重きをおい
た。前述の実施例同様、前述の第１から第６までのアラ
イメントマークの設計上の座標を（Ｘ１、Ｙ１）から
（Ｘ６、Ｙ６）とする。また、前記第１から第６までの
アライメントマークの検出された座標を（Ｘ１’、Ｙ
１’）から（Ｙ６’、Ｙ６’）とする。本実施例では検
出されたデータより、OFFSETを算出する場合、Ｘｎ−Ｘ
ｎ’及びＹｎ−Ｙｎ’で計算されるのは前述の実施例と
同様である。（本実施例の場合、ｎ＝１から６）ここで
それぞれのOFFSET値より、前記半導体装置のOFFSET値を
Ｘoffset＝｛（Ｘ１−Ｘ１’）×６＋（Ｘ２−Ｘ２’）
×５＋（Ｘ３−Ｘ３’）×４＋（Ｘ４−Ｘ４’）×３＋
（Ｘ５−Ｘ５’）×２＋（Ｘ６−Ｘ６’）｝／（６＋５
＋４＋３＋２＋１）及びＹoffset＝｛（Ｙ１−Ｙ１’）
×６＋（Ｙ２−Ｙ２’）×５＋（Ｙ３−Ｙ３’）×４＋
（Ｙ４−Ｙ４’）×３＋（Ｙ５−Ｙ５’）×２＋（Ｙ６
−Ｙ６’）｝／（６＋５＋４＋３＋２＋１）にて計算
し、Ｘ方向、Ｙ方向それぞれのOFFSETを計算する。この
ように重きの高い方からoffsetデータを誇張するために
高い倍率を掛けデータを処理する。本実施例では、単純
に重きの順位付けを行ったが、実際には、例えば金属膜
工程でスケーリング等の影響を受けにくい方から重き付
けを行ったり、精度が高い検出が可能なものから重き付
けを行ったりすることにより、アライメント精度向上を
することが可能である。また、本実施例では単純な倍数
で重き付けを行ったが、他の手法による重き付けも同様
な効果がありことは言うまでもない。
１から第６までのファインアライメントマークの各々に
重き付けをする。本実施例では、ファインアライメント
の番号通り、第１には１番目の重きをおき、順に第６の
ファインアライメントマークには６番目の重きをおい
た。前述の実施例同様、前述の第１から第６までのアラ
イメントマークの設計上の座標を（Ｘ１、Ｙ１）から
（Ｘ６、Ｙ６）とする。また、前記第１から第６までの
アライメントマークの検出された座標を（Ｘ１’、Ｙ
１’）から（Ｙ６’、Ｙ６’）とする。本実施例では検
出されたデータより、OFFSETを算出する場合、Ｘｎ−Ｘ
ｎ’及びＹｎ−Ｙｎ’で計算されるのは前述の実施例と
同様である。（本実施例の場合、ｎ＝１から６）ここで
それぞれのOFFSET値より、前記半導体装置のOFFSET値を
Ｘoffset＝｛（Ｘ１−Ｘ１’）×６＋（Ｘ２−Ｘ２’）
×５＋（Ｘ３−Ｘ３’）×４＋（Ｘ４−Ｘ４’）×３＋
（Ｘ５−Ｘ５’）×２＋（Ｘ６−Ｘ６’）｝／（６＋５
＋４＋３＋２＋１）及びＹoffset＝｛（Ｙ１−Ｙ１’）
×６＋（Ｙ２−Ｙ２’）×５＋（Ｙ３−Ｙ３’）×４＋
（Ｙ４−Ｙ４’）×３＋（Ｙ５−Ｙ５’）×２＋（Ｙ６
−Ｙ６’）｝／（６＋５＋４＋３＋２＋１）にて計算
し、Ｘ方向、Ｙ方向それぞれのOFFSETを計算する。この
ように重きの高い方からoffsetデータを誇張するために
高い倍率を掛けデータを処理する。本実施例では、単純
に重きの順位付けを行ったが、実際には、例えば金属膜
工程でスケーリング等の影響を受けにくい方から重き付
けを行ったり、精度が高い検出が可能なものから重き付
けを行ったりすることにより、アライメント精度向上を
することが可能である。また、本実施例では単純な倍数
で重き付けを行ったが、他の手法による重き付けも同様
な効果がありことは言うまでもない。
【００２３】図２に本発明の一実施例を示した。図２に
おいて、半導体装置２７の周辺のスクライブ上にファイ
ンアライメント用のマークが形成されている。まず、第
１のＸ方向のファインアライメント用のマーク２１は、
半導体基板上の傷や異物の付着により検出が不可能な状
態である。しかし、同一層上に形成されている第２のＸ
方向のファインアライメント用のマーク２２と第３のＸ
方向のファインアライメント用のマーク２３は検出可能
な状態である。次にＹ方向用のファインアライメント用
のマークであるが、第１のＹ方向用のファインアライメ
ント用のマーク２４と第３のＹ方向用のファインアライ
メントマーク２６は、検出可能な状態であるが、第２の
Ｙ方向用のファインアライメントマーク２５は、検出不
可能な状態である。前記半導体装置のアライメントマー
クの検出を行う際、まず、第１のＸ方向のファインアラ
イメント用のマーク２１の検出を行うが、前記第１のＸ
方向のファインアライメント用のマーク２１は前述した
ように検出不可能な状態である。従来技術ならここでエ
ラーが発生し、検出動作が停止するが、本発明では検出
できない状態で、第１のＹ方向のファインアライメント
マーク２４の検出を行う。次に第２のＸ方向のファイン
アライメントマーク２２の検出を行い、更に第２のＹ方
向のファインアライメントマーク２５の検出を行うが、
ここでも前記第２のＹ方向のファインアライメントマー
ク２５は検出ができない状態であるが、作業を中断する
ことなく、第３のＸ方向のファインアライメントマーク
２３と第３のＹ方向のファインアライメントマーク２６
の検出を行う。そして、検出できなかった前記第１のＸ
方向のファインアライメントマーク２１と前記第２のＹ
方向のファインアライメントマーク２５のデータなしに
他のファインアライメントマークのデータを基に前記半
導体装置２７の位置を特定し、露光を行う。この様に本
発明では、アライメントマークの検出時に最低でもＸ方
向、Ｙ方向１つずつ検出できればエラーを発生すること
なく、半導体装置の位置を特定でき、露光が可能であ
る。
おいて、半導体装置２７の周辺のスクライブ上にファイ
ンアライメント用のマークが形成されている。まず、第
１のＸ方向のファインアライメント用のマーク２１は、
半導体基板上の傷や異物の付着により検出が不可能な状
態である。しかし、同一層上に形成されている第２のＸ
方向のファインアライメント用のマーク２２と第３のＸ
方向のファインアライメント用のマーク２３は検出可能
な状態である。次にＹ方向用のファインアライメント用
のマークであるが、第１のＹ方向用のファインアライメ
ント用のマーク２４と第３のＹ方向用のファインアライ
メントマーク２６は、検出可能な状態であるが、第２の
Ｙ方向用のファインアライメントマーク２５は、検出不
可能な状態である。前記半導体装置のアライメントマー
クの検出を行う際、まず、第１のＸ方向のファインアラ
イメント用のマーク２１の検出を行うが、前記第１のＸ
方向のファインアライメント用のマーク２１は前述した
ように検出不可能な状態である。従来技術ならここでエ
ラーが発生し、検出動作が停止するが、本発明では検出
できない状態で、第１のＹ方向のファインアライメント
マーク２４の検出を行う。次に第２のＸ方向のファイン
アライメントマーク２２の検出を行い、更に第２のＹ方
向のファインアライメントマーク２５の検出を行うが、
ここでも前記第２のＹ方向のファインアライメントマー
ク２５は検出ができない状態であるが、作業を中断する
ことなく、第３のＸ方向のファインアライメントマーク
２３と第３のＹ方向のファインアライメントマーク２６
の検出を行う。そして、検出できなかった前記第１のＸ
方向のファインアライメントマーク２１と前記第２のＹ
方向のファインアライメントマーク２５のデータなしに
他のファインアライメントマークのデータを基に前記半
導体装置２７の位置を特定し、露光を行う。この様に本
発明では、アライメントマークの検出時に最低でもＸ方
向、Ｙ方向１つずつ検出できればエラーを発生すること
なく、半導体装置の位置を特定でき、露光が可能であ
る。
【００２４】以上のようなアライメントマークの形成方
法、アライメント方法により、例えば、半導体基板上の
傷や異物によって所望のアライメントマークが検出でき
ない状態でも下層パターンと上層パターンの高精度なア
ライメントが可能であり、また、検出不可能な場合でも
アライメント作業を中断することなく露光ができるた
め、大幅なスループット向上にも寄与する。
法、アライメント方法により、例えば、半導体基板上の
傷や異物によって所望のアライメントマークが検出でき
ない状態でも下層パターンと上層パターンの高精度なア
ライメントが可能であり、また、検出不可能な場合でも
アライメント作業を中断することなく露光ができるた
め、大幅なスループット向上にも寄与する。
【００２５】ここまで、アライメントマークの形成方
法、アライメント方法について実施例を示してきたが、
前述したアライメント方法を半導体装置製造の少なくと
も１工程に用いれば、半導体装置製造のスループット向
上、また、アライメント精度向上に寄与する。更に多く
の工程に前述したアライメント方法を用いれば、総合的
なアライメント精度向上につながり、結果的に半導体装
置の面積縮小にも寄与できる技術である。
法、アライメント方法について実施例を示してきたが、
前述したアライメント方法を半導体装置製造の少なくと
も１工程に用いれば、半導体装置製造のスループット向
上、また、アライメント精度向上に寄与する。更に多く
の工程に前述したアライメント方法を用いれば、総合的
なアライメント精度向上につながり、結果的に半導体装
置の面積縮小にも寄与できる技術である。
【００２６】以上、本発明の実施例を示したが、この他
にも、本発明を表示体パネルの製造に用いたり、それぞ
れのアライメントマークを異なったアライメントマーク
の検出方法で検出したりする、等も本発明と同様の効果
があることは自明である。
にも、本発明を表示体パネルの製造に用いたり、それぞ
れのアライメントマークを異なったアライメントマーク
の検出方法で検出したりする、等も本発明と同様の効果
があることは自明である。
【００２７】
（１）半導体装置製造において、下層パターン上に上層
パターンを形成するためのマスキングパターンを形成す
る工程において、半導体基板上に形成された半導体装置
に位置合わせを行うべき下層パターンの半導体基板上で
の位置を特定するためのアライメントマークを水平方
向、垂直方向、それぞれの形状もしくは構造が異なる少
なくとも２組以上のマークを形成する。
パターンを形成するためのマスキングパターンを形成す
る工程において、半導体基板上に形成された半導体装置
に位置合わせを行うべき下層パターンの半導体基板上で
の位置を特定するためのアライメントマークを水平方
向、垂直方向、それぞれの形状もしくは構造が異なる少
なくとも２組以上のマークを形成する。
【００２８】（２）半導体装置製造において、下層パタ
ーン上に上層パターンを形成するためのマスキングパタ
ーンを形成する工程において、（１）記載のアライメン
トマークの少なくとも２組以上の位置を検出して、前記
下層パターンの半導体装置の位置を特定後し、上層パタ
ーンを重ねるための作業を行う。
ーン上に上層パターンを形成するためのマスキングパタ
ーンを形成する工程において、（１）記載のアライメン
トマークの少なくとも２組以上の位置を検出して、前記
下層パターンの半導体装置の位置を特定後し、上層パタ
ーンを重ねるための作業を行う。
【００２９】（３）半導体装置製造において、下層パタ
ーン上に上層パターンを形成するためのマスキングパタ
ーンを形成する工程において、（１）記載のアライメン
トマークの少なくとも２組以上の位置を検出し、前記ア
ライメントマークの少なくとも１組以上の位置の検出を
完了したところで、検出作業を終了し、前記下層パター
ンの位置を特定後、上層パターンを重ねるための作業を
行う。
ーン上に上層パターンを形成するためのマスキングパタ
ーンを形成する工程において、（１）記載のアライメン
トマークの少なくとも２組以上の位置を検出し、前記ア
ライメントマークの少なくとも１組以上の位置の検出を
完了したところで、検出作業を終了し、前記下層パター
ンの位置を特定後、上層パターンを重ねるための作業を
行う。
【００３０】（４）半導体装置製造において、下層パタ
ーン上に上層パターンを形成するためのマスキングパタ
ーンを形成する工程において、（１）記載のアライメン
トマークの少なくとも２組以上の位置を検出し、検出さ
れた全ての前記アライメントマークのデータを用いて、
前記下層パターンの位置を特定後、上層パターンを重ね
るための作業を行う。
ーン上に上層パターンを形成するためのマスキングパタ
ーンを形成する工程において、（１）記載のアライメン
トマークの少なくとも２組以上の位置を検出し、検出さ
れた全ての前記アライメントマークのデータを用いて、
前記下層パターンの位置を特定後、上層パターンを重ね
るための作業を行う。
【００３１】（５）半導体装置製造において、下層パタ
ーン上に上層パターンを形成するためのマスキングパタ
ーンを形成する工程において、（１）記載のアライメン
トマークの少なくとも２組以上の位置を検出し、検出さ
れた少なくとも１つ以上の水平方向及び垂直方向の前記
アライメントマークのデータを用いて、前記下層パター
ンの位置を特定後、上層パターンを重ねるための作業を
行う。
ーン上に上層パターンを形成するためのマスキングパタ
ーンを形成する工程において、（１）記載のアライメン
トマークの少なくとも２組以上の位置を検出し、検出さ
れた少なくとも１つ以上の水平方向及び垂直方向の前記
アライメントマークのデータを用いて、前記下層パター
ンの位置を特定後、上層パターンを重ねるための作業を
行う。
【００３２】（６）半導体装置製造において、下層パタ
ーン上に上層パターンを形成するためのマスキングパタ
ーンを形成する工程において、（１）記載のアライメン
トマークの少なくとも２組以上の位置を検出し、予め設
定しておいた前記アライメントマークの優先順位に従
い、前記検出データの重き付けをし、前記重き付けをも
とにデータの計算を実施し、前記下層パターンの位置を
特定した後、上層パターンを重ねるための作業を行う。
ーン上に上層パターンを形成するためのマスキングパタ
ーンを形成する工程において、（１）記載のアライメン
トマークの少なくとも２組以上の位置を検出し、予め設
定しておいた前記アライメントマークの優先順位に従
い、前記検出データの重き付けをし、前記重き付けをも
とにデータの計算を実施し、前記下層パターンの位置を
特定した後、上層パターンを重ねるための作業を行う。
【００３３】（７）半導体装置製造において、下層パタ
ーン上に上層パターンを形成するためのマスキングパタ
ーンを形成する工程において、（１）記載のアライメン
トマークの少なくとも２組以上の位置を検出した際、前
記アライメントマークが検出されない場合、作業を中断
することなく、次のアライメントマークの検出作業を実
施し、さらに検出されなかった前記アライメントマーク
のデータを他のアライメントマークのデータで代用し、
前記下層パターンの位置を特定した後、上層パターンを
重ねるための作業を行う。
ーン上に上層パターンを形成するためのマスキングパタ
ーンを形成する工程において、（１）記載のアライメン
トマークの少なくとも２組以上の位置を検出した際、前
記アライメントマークが検出されない場合、作業を中断
することなく、次のアライメントマークの検出作業を実
施し、さらに検出されなかった前記アライメントマーク
のデータを他のアライメントマークのデータで代用し、
前記下層パターンの位置を特定した後、上層パターンを
重ねるための作業を行う。
【００３４】（８）半導体装置製造において、（２）記
載のアライメント方法を少なくとも１工程以上用いる。
載のアライメント方法を少なくとも１工程以上用いる。
【００３５】（９）半導体装置製造において、（３）記
載のアライメント方法を少なくとも１工程以上用いる。
載のアライメント方法を少なくとも１工程以上用いる。
【００３６】（１０）半導体装置製造において、（４）
記載のアライメント方法を少なくとも１工程以上用いる
ことを特徴とする。
記載のアライメント方法を少なくとも１工程以上用いる
ことを特徴とする。
【００３７】（１１）半導体装置製造において、（５）
記載のアライメント方法を少なくとも１工程以上用いる
ことを特徴とする。
記載のアライメント方法を少なくとも１工程以上用いる
ことを特徴とする。
【００３８】（１２）半導体装置製造において、（６）
記載のアライメント方法を少なくとも１工程以上用い
る。
記載のアライメント方法を少なくとも１工程以上用い
る。
【００３９】（１３）半導体装置製造において、（７）
記載のアライメント方法を少なくとも１工程以上用い
る。
記載のアライメント方法を少なくとも１工程以上用い
る。
【００４０】以上のことにより、複数のアライメントマ
ークより下層のパターンの位置を特定するために高精度
なアライメントが可能であり、また、例えば、アライメ
ントマークのいくつかが半導体基板上の傷や異物により
検出不可能な状態であっても他のアライメントマークを
検出することによりアライメントが可能となりスループ
ット向上に寄与すると同時に高精度なアライメントが実
現できる。また、本発明のアライメント方法により半導
体装置のスループットや半導体装置の面積縮小にも寄与
する。
ークより下層のパターンの位置を特定するために高精度
なアライメントが可能であり、また、例えば、アライメ
ントマークのいくつかが半導体基板上の傷や異物により
検出不可能な状態であっても他のアライメントマークを
検出することによりアライメントが可能となりスループ
ット向上に寄与すると同時に高精度なアライメントが実
現できる。また、本発明のアライメント方法により半導
体装置のスループットや半導体装置の面積縮小にも寄与
する。
【図１】本発明の一実施例を示した図である。
【図２】本発明の一実施例を示した図である。
【図３】ステップ＆リピート方式の露光方法を示した図
である。
である。
【図４】従来技術のアライメント方法を示した図であ
る。
る。
【図５】従来技術のアライメント方法を示した図であ
る。
る。
１０１・・・第１のＸ方向のファインアライメントマー
ク １０２・・・第２のＸ方向のファインアライメントマー
ク １０３・・・第３のＸ方向のファインアライメントマー
ク １０４・・・第４のＸ方向のファインアライメントマー
ク １０５・・・第５のＸ方向のファインアライメントマー
ク １０６・・・第６のＸ方向のファインアライメントマー
ク １０７・・・第１のＹ方向のファインアライメントマー
ク １０８・・・第２のＹ方向のファインアライメントマー
ク １０９・・・第３のＹ方向のファインアライメントマー
ク １１０・・・第４のＹ方向のファインアライメントマー
ク １１１・・・第５のＹ方向のファインアライメントマー
ク １１２・・・第６のＹ方向のファインアライメントマー
ク １１３・・・半導体装置 ２１・・・第１のＸ方向のファインアライメントマーク ２２・・・第２のＸ方向のファインアライメントマーク ２３・・・第３のＸ方向のファインアライメントマーク ２４・・・第１のＹ方向のファインアライメントマーク ２５・・・第２のＹ方向のファインアライメントマーク ２６・・・第３のＹ方向のファインアライメントマーク ２７・・・半導体装置 ３１・・・第１のアライメントチップ ３２・・・第２のアライメントチップ ３３・・・第３のアライメントチップ ３４・・・第４のアライメントチップ ３５・・・半導体基板 ４１・・・Ｘ方向のファインアライメントマーク ４２・・・Ｙーθ用のアライメントマーク ４３・・・Ｙ方向のファインアライメントマーク ４４・・・Ｘ方向のアライメントマーク ４５・・・半導体装置 ５１・・・Ｘ方向のファインアライメントマーク ５２・・・Ｙーθ用のアライメントマーク ５３・・・Ｙ方向のファインアライメントマーク ５４・・・Ｘ方向のアライメントマーク ５５・・・半導体装置
ク １０２・・・第２のＸ方向のファインアライメントマー
ク １０３・・・第３のＸ方向のファインアライメントマー
ク １０４・・・第４のＸ方向のファインアライメントマー
ク １０５・・・第５のＸ方向のファインアライメントマー
ク １０６・・・第６のＸ方向のファインアライメントマー
ク １０７・・・第１のＹ方向のファインアライメントマー
ク １０８・・・第２のＹ方向のファインアライメントマー
ク １０９・・・第３のＹ方向のファインアライメントマー
ク １１０・・・第４のＹ方向のファインアライメントマー
ク １１１・・・第５のＹ方向のファインアライメントマー
ク １１２・・・第６のＹ方向のファインアライメントマー
ク １１３・・・半導体装置 ２１・・・第１のＸ方向のファインアライメントマーク ２２・・・第２のＸ方向のファインアライメントマーク ２３・・・第３のＸ方向のファインアライメントマーク ２４・・・第１のＹ方向のファインアライメントマーク ２５・・・第２のＹ方向のファインアライメントマーク ２６・・・第３のＹ方向のファインアライメントマーク ２７・・・半導体装置 ３１・・・第１のアライメントチップ ３２・・・第２のアライメントチップ ３３・・・第３のアライメントチップ ３４・・・第４のアライメントチップ ３５・・・半導体基板 ４１・・・Ｘ方向のファインアライメントマーク ４２・・・Ｙーθ用のアライメントマーク ４３・・・Ｙ方向のファインアライメントマーク ４４・・・Ｘ方向のアライメントマーク ４５・・・半導体装置 ５１・・・Ｘ方向のファインアライメントマーク ５２・・・Ｙーθ用のアライメントマーク ５３・・・Ｙ方向のファインアライメントマーク ５４・・・Ｘ方向のアライメントマーク ５５・・・半導体装置
Claims (13)
- 【請求項１】半導体装置製造において、下層パターン上
に上層パターンを形成するためのマスキングパターンを
形成する工程において、半導体基板上に形成された半導
体装置に位置合わせを行うべき下層パターンの半導体基
板上での位置を特定するためのアライメントマークを水
平方向、垂直方向、それぞれの形状もしくは構造が異な
る少なくとも２組以上のマークを形成することを特徴と
するアライメントマークの形成方法。 - 【請求項２】半導体装置製造において、下層パターン上
に上層パターンを形成するためのマスキングパターンを
形成する工程において、請求項１記載のアライメントマ
ークの少なくとも２組以上の位置を検出して、前記下層
パターンの半導体装置の位置を特定後し、上層パターン
を重ねるための作業を行うことを特徴とするアライメン
ト方法。 - 【請求項３】半導体装置製造において、下層パターン上
に上層パターンを形成するためのマスキングパターンを
形成する工程において、請求項１記載のアライメントマ
ークの少なくとも２組以上の位置を検出し、前記アライ
メントマークの少なくとも１組以上の位置の検出を完了
したところで、検出作業を終了し、前記下層パターンの
位置を特定後、上層パターンを重ねるための作業を行う
ことを特徴とするアライメント方法。 - 【請求項４】半導体装置製造において、下層パターン上
に上層パターンを形成するためのマスキングパターンを
形成する工程において、請求項１記載のアライメントマ
ークの少なくとも２組以上の位置を検出し、検出された
全ての前記アライメントマークのデータを用いて、前記
下層パターンの位置を特定後、上層パターンを重ねるた
めの作業を行うことを特徴とするアライメント方法。 - 【請求項５】半導体装置製造において、下層パターン上
に上層パターンを形成するためのマスキングパターンを
形成する工程において、請求項１記載のアライメントマ
ークの少なくとも２組以上の位置を検出し、検出された
少なくとも１つ以上の水平方向及び垂直方向の前記アラ
イメントマークのデータを用いて、前記下層パターンの
位置を特定後、上層パターンを重ねるための作業を行う
ことを特徴とするアライメント方法。 - 【請求項６】半導体装置製造において、下層パターン上
に上層パターンを形成するためのマスキングパターンを
形成する工程において、請求項１記載のアライメントマ
ークの少なくとも２組以上の位置を検出し、予め設定し
ておいた前記アライメントマークの優先順位に従い、前
記検出データの重き付けをし、前記重き付けをもとにデ
ータの計算を実施し、前記下層パターンの位置を特定し
た後、上層パターンを重ねるための作業を行うことを特
徴とするアライメント方法。 - 【請求項７】半導体装置製造において、下層パターン上
に上層パターンを形成するためのマスキングパターンを
形成する工程において、請求項１記載のアライメントマ
ークの少なくとも２組以上の位置を検出した際、前記ア
ライメントマークが検出されない場合、作業を中断する
ことなく、次のアライメントマークの検出作業を実施
し、さらに検出されなかった前記アライメントマークの
データを他のアライメントマークのデータで代用し、前
記下層パターンの位置を特定した後、上層パターンを重
ねるための作業を行うことを特徴とするアライメント方
法。 - 【請求項８】半導体装置製造において、請求項２記載の
アライメント方法を少なくとも１工程以上用いることを
特徴とする半導体装置の製造方法。 - 【請求項９】半導体装置製造において、請求項３記載の
アライメント方法を少なくとも１工程以上用いることを
特徴とする半導体装置の製造方法。 - 【請求項１０】半導体装置製造において、請求項４記載
のアライメント方法を少なくとも１工程以上用いること
を特徴とする半導体装置の製造方法。 - 【請求項１１】半導体装置製造において、請求項５記載
のアライメント方法を少なくとも１工程以上用いること
を特徴とする半導体装置の製造方法。 - 【請求項１２】半導体装置製造において、請求項６記載
のアライメント方法を少なくとも１工程以上用いること
を特徴とする半導体装置の製造方法。 - 【請求項１３】半導体装置製造において、請求項７記載
のアライメント方法を少なくとも１工程以上用いること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8154679A JPH104049A (ja) | 1996-06-14 | 1996-06-14 | アライメントマークの形成方法及びアライメント方法及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8154679A JPH104049A (ja) | 1996-06-14 | 1996-06-14 | アライメントマークの形成方法及びアライメント方法及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH104049A true JPH104049A (ja) | 1998-01-06 |
Family
ID=15589552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8154679A Withdrawn JPH104049A (ja) | 1996-06-14 | 1996-06-14 | アライメントマークの形成方法及びアライメント方法及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH104049A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004296921A (ja) * | 2003-03-27 | 2004-10-21 | Canon Inc | 位置検出装置 |
| KR100626742B1 (ko) | 2004-11-03 | 2006-09-25 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| JP2016139747A (ja) * | 2015-01-29 | 2016-08-04 | 株式会社ディスコ | アライメント方法 |
-
1996
- 1996-06-14 JP JP8154679A patent/JPH104049A/ja not_active Withdrawn
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