JPH10323053A - 周期性信号制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 商用交流電圧にインバータの出力電圧を同期
させる場合又は同期を引き外す場合に、周波数変化速度
を所定の一定値に保ってインバータの出力周波数を変え
ることは困難であった。 【解決手段】 ｓｉｎテーブルメモリ４１を設け、ここ
からｓｉｎデータを読み出してインバータの出力電圧波
形を決定するための出力正弦波信号を得る。商用交流電
圧の周波数と出力周波数との差に対応する周波数補正指
令値ａ_1iを求める。周波数補正指令値ａ_1iをリミッタ５
２で制限する。周波数補正指令値ａ_1iがリミッタ５２の
制限値より低い時には周波数補正指令値ａ_1iをそのまま
ｓｉｎデ−タを読み出し周波数修正量βとする。周波数
補正指令値ａ_1iがリミッタ５２の制限値よりも大きい時
には１サンプリング周期毎に操作量βを一定の傾きで変
化させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、商用電源等の交流
電源電圧に基準正弦波電圧を同期させる際、又は同期を
解除する際の周波数変化速度の制御に好適な周期性信号
制御装置に関する。

【０００２】

【従来の技術】図１に概略的に示すインバータを含む電
源装置は、商用交流電源１に接続された直流電源回路２
と、この直流電源回路２から得られた直流電圧を交流電
圧に変換するインバータ３と、スイッチ４を介してイン
バータ３に接続された交流負荷５とを備えている。イン
バータ３は出力電圧を安定化する機能を有して直流を交
流に変換し、安定化された交流電圧を負荷に供給する。
また、直流電源回路２は整流回路と蓄電池又はコンデン
サの補助電源を有してインバータ３に電力を供給する。
ところで、インバータ３が故障した時の負荷５に対する
電力供給の中断を防ぐことが要求される。このために図
１の回路は、インバータ異常検出回路６及びスイッチ制
御回路７を有する。スイッチ制御回路７はインバータ異
常検出回路６の異常検出に応答してスイッチ４の接点ａ
をオフにしてインバータ３を負荷５から切り離し、この
代りにスイッチ４の接点ｂをオンにして負荷５をスイッ
チ４の接点ｂを介して商用交流電源１に接続する。ま
た、インバータ３と商用電源との切換時の周波数変動及
び位相ずれを抑えるために商用交流電源１とインバータ
３の制御回路との間にスイッチ８を介して同期化回路９
が接続されている。スイッチ８は商用交流電源の正常時
には接点ａを介して同期化回路９に商用交流電圧を供給
し、商用電源異常時には正常時の商用交流電圧の周波数
と同一周波数の固定周波数信号を接点ｂを介して同期化
回路９に供給する。商用交流電源１の異常を判定するた
めに商用周波数異常判定回路１１が商用交流電源１に接
続され、異常判定時にスイッチ８を接点ａからｂに切換
えて同期を解除する。同期化判定回路１２はインバータ
３の運転開始時においてインバータ３の出力電圧が商用
交流電圧に同期しているか否かを同期化回路９の状態に
基づいて判定するものであり、同期を判定している時に
スイッチ制御回路７にスイッチ４の接点ｂをａに切換え
ることが可能であることを示すを信号を与える。

【０００３】図２は図１の従来の同期化回路９及びイン
バータ３を概略的に示す。インバータ３は同期化回路９
に接続されたインバータ制御回路１３と変換回路１４と
を有する。変換回路１４は複数個のスイッチＳ1 、Ｓ2
、Ｓ3 、Ｓ4 を含み、図１に示した電源回路２から与
えられた直流電圧を断続して正弦波交流電圧を出力す
る。図２には変換回路として２相のブリッジインバータ
回路が示されているが、勿論６個のスイッチから成る３
相ブリッジ型インバータにすることもできる。インバー
タ制御回路１３は、変換回路１４のスイッチＳ1 〜Ｓ4
をオン・オフするための制御信号を形成する。また、制
御回路１３は変換回路１４の出力電圧を一定にするよう
にパルス幅が制御されたＰＷＭ信号を制御信号として出
力し、また、商用交流電源１の電圧に同期した交流電圧
が変換回路１４から得られるように制御信号を形成す
る。

【０００４】同期化回路９は基準正弦波発生装置と呼ぶ
こともできるものであって、ＰＬＬ（フェーズ・ロック
ド・ループ）の原理を利用して構成されており、入力回
路１５と、２つのエッジ検出回路１６、１７と、位相比
較器１８と、比例積分補償器（ＰＩ補償器）として機能
するフイルタ１９と、バイアス電源２０と、加算回路２
１と、Ｖ／Ｆ（電圧・周波数）変換器２２と、カウンタ
２３と、ｓｉｎ( 正弦波）テーブルメモリ２４と、Ｄ／
Ａ（ディジタル・アナログ）変換器２５とから成る。入
力回路１５は商用交流電源１の波形Ａで示される正弦波
交流電圧Ｖs （ｔ）を入力させるための回路である。第
１のエッジ検出回路１６は正弦波交流電圧Ｖs （ｔ）を
方形波に波形整形するか、又は零点を検出し、位相を示
す波形Ｂを得るものである。第２のエッジ検出回路１７
は、この基準正弦波発生装置の出力正弦波Ｃを方形波に
波形整形するか又は零点を検出して位相を示す波形Ｄを
得るものである。位相比較器１８は２つの入力波形Ｂ、
Ｄの位相差に対応するパルス状の波形Ｅを形成する回路
である。フイルタ１９は波形Ｅを平滑して波形Ｆ1又は
Ｆ2 に示すような出力を得るものであり、ＰＩ（比例積
分）補償器と呼ばれるものである。加算回路２１はフイ
ルタ１９から得られた位相差を示す直流電圧Ｖ1 にバイ
アス電圧Ｖ2 を加算し、これをＶ／Ｆ変換器２２に供給
するものである。Ｖ／Ｆ変換器２２は例えばＶＣＯ（電
圧制御発振器）から成り、入力電圧に対応した周波数信
号Ｇを出力するものである。カウンタ２３は第１のエッ
ジ検出回路１６又は第２のエッジ検出回路１７の出力に
応答してリセットされ、周波数信号Ｇを計数し、アナロ
グ類似で示す出力Ｈを発生するものであり、アドレスカ
ウンタとして機能するものである。ｓｉｎテーブルメモ
リ２４は、正弦波データが格納されたメモリであって、
カウンタ２３の出力でアドレス指定されて正弦波データ
を順次に出力するものである。Ｄ／Ａ変換器２５はメモ
リ２４の出力をアナログ信号に変換して基準正弦波Ｃを
得るものであり、この出力はインバータ制御回路１３に
送られると共に第２のエッジ検出器１７に送られる。

【０００５】

【発明が解決しようとする課題】ところで、商用交流電
源１に同期させてインバータ３を運転している時に商用
交流電源１に異常が生じた時には、図１のスイッチ８の
接点ａをオフし、接点ｂをオンにし、同期化回路９を商
用交流電源１から切離し、固定発振器１０を同期化回路
９に接続する。この時、同期運転の停止前の商用交流電
圧の周波数と同期運転停止後の固定発振器１０の出力周
波数（自走周波数）との間に差があれば、図２のフイル
タ１９の出力波形Ｆ1 又はＦ2 に従って同期化回路９の
出力周波数（インバータ基準周波数）が変化し、これに
応じてインバータ３の出力周波数も変化する。フイルタ
１９の出力波形はこのゲインによって変化し、波形Ｆ1
又はＦ2 のようになり、直線的に上昇しない。この結
果、同期化回路９の出力周波数及びインバータ３の出力
周波数は直線的に変化しない。このため、インバータ３
の出力周波数の変化速度を例えば０．５Hz／sec にする
ことが要求されても、正確にこれを満足させることがで
きない。上述のような問題は同期運転を開始する場合に
も生じる。即ち、図１においてスイッチ８によって固定
発振器１０の出力から商用交流電源１の電圧に切換える
時に両者の周波数差があれば同期運転停止時と同様な問
題が生じる。なお、同期化回路９の出力周波数をステッ
プ上に急激に目標周波数にジャンプさせると、過渡期間
にインバータ３から正弦波出力電圧を得ることが不可能
になる。また、図２の同期化回路９では位相比較器１８
にパルスを入力させるので、ノイズによって誤動作しや
すかった。また、ソフトウエアで同期化出力（基準波
形）を得ることができず、全体としてコスト高になり、
且つ高精度化が困難であった。

【０００６】そこで、本発明の目的は、入力信号の周波
数と固定周波数との差が大きい場合にこの差を実質的に
一定の周波数変化速度で解消させることができる制御装
置を提供することにある。

【０００７】

【課題を解決するための手段】上記課題を解決し、上記
目的を達成するための本発明は、周期性を有する入力信
号に同期した周期性を有する出力信号と非同期の出力信
号とを択一的に発生することができるように形成され且
つ出力信号の周波数変化速度を制御することができるよ
うに構成されている装置であって、前記入力信号の周波
数と前記出力信号の周波数との差に対応する周波数補正
指令信号を作成するための周波数補正指令信号作成手段
と、前記出力信号を前記入力信号に同期させる時に前記
周波数補正指令信号作成手段から得られた前記補正指令
信号を供給し、前記出力信号と前記入力信号との同期を
解除する時に前記周波数補正指令信号の供給を停止する
スイッチと、減算手段とリミッタ手段と積分手段と遅延
手段とを有し、前記減算手段は前記スイッチの出力から
前記遅延手段の出力を減算し、前記リミッタ手段は前記
減算手段の出力を所定のレベル以下に制限し、前記積分
手段は前記リミッタ手段の出力を積分し、前記遅延手段
は前記積分手段の出力を遅延し、前記積分手段から修正
された周波数補正指令信号を出力するように構成された
修正周波数補正指令信号作成手段と、前記出力信号の周
波数を基準値にするための基準周波数指令信号を発生す
る基準周波数指令信号発生手段と、前記基準周波数指令
信号に前記修正された周波数補正指令信号を加算する加
算手段と、前記加算手段から得られた前記基準周波数指
令信号と前記修正された周波数補正指令信号との加算値
に対応した周波数を有する前記出力信号を発生させるた
めの出力信号発生手段とを備えていることを特徴とする
周期性信号制御装置に係わるものである。なお、周波数
補正指令信号作成手段を、請求項２に示すように形成す
ることが望ましい。また、請求項３に示すように入力信
号を商用交流電圧又はこれに同期した信号とし、出力信
号をインバータ制御用基準信号とすることができる。ま
た、請求項４に示すように周期性信号制御装置の少なく
とも一部をディジタル処理回路で形成することができ
る。また、請求項５に示す周波数異常判定を第２の積分
手段の出力を使用して行うことができる。また請求項６
に示すように同期判定をリミッタの入力及び第３の積分
器の出力に基づいて行うことができる。

【０００８】

【発明の作用及び効果】各請求項の発明によれば、リミ
ッタ手段が設けられているので、スイッチをオンにした
時に周波数補正指令信号が大きい場合にはそのまま補正
が実行されず、リミッタ手段で制限されて補正される。
即ち、リミッタ手段における制限値を一定に保っておく
と、１回の補正動作（１サンプリング期間の補正動作）
での補正量は一定となり、複数回の補正動作によって一
定補正量の補正が複数回生じ、出力周波数は一定の傾き
を有して変化する。この結果、物理的な意味が明確なリ
ミッタ手段の制限値によって周波数変化速度を正確に一
定にすることができる。スイッチをオフにして周波数補
正指令信号を遮断した時には、積分手段及び遅延手段に
保持されている信号が巡回し、修正された補正指令値が
一定の速度で徐々に低下し、出力周波数は基準周波数
（自走周波数）に一定変化速度で近づく。また、リミッ
タ手段における制限値の変更によって周波数変化速度を
容易に変更することができる。また、各請求項の発明に
よれば、減算手段と積分手段、又は乗算手段と加算手段
と減算手段と積分手段とで同期化した周波数信号を形成
するので、従来のエッジ検出器及び比較器を使用するも
のに比べてノイズによる妨害が少なくなる。また、請求
項３によれば、インバータの商用交流電源に対する同期
運転及びこの解除を円滑に達成することが可能となる。
また、請求項４の発明によれば、ソフトウエア処理によ
って同期及び同期解除を容易に達成することができる。
また、請求項５の発明によれば周波数異常判定を容易に
達成することができる。また、請求項６の発明によれば
同期判定を容易に行うことができる。

【０００９】

【実施例】次に、図３〜図１８を参照して本発明の実施
例に係わるインバータを含む電源装置及びこの同期化回
路を説明する。但し、図３において図１と実質的に同一
の部分には同一の符号を付してその説明を省略する。図
３において同期化回路９ａ、商用周波数異常判定回路１
１ａ、及び同期判定回路１２ａは図１の同期化回路９、
商用周波数異常判定回路１１、及び同期判定回路１２と
同様な目的に使用されているが、これ等の構成は図１の
ものと相違している。また、図１のスイッチ８及び固定
発振器１０に相当するものは図３において同期化回路９
ａの中に設けられている。従って、図３において、同期
化回路９ａは商用交流電源１に直接に接続されている。
また、商用周波数異常判定回路１１ａは同期化回路９ａ
の中の信号に基づいて商用周波数の異常を判定し、この
出力を同期化回路９ａに送るように構成されている。

【００１０】図４は図３の同期化回路９ａを詳しく示す
ものである。この同期化回路９ａは図２の従来の同期化
回路９と同様にインバータ３のインバータ制御回路１３
で使用するための正弦波信号を形成するものであり、図
４の上半分のｃｏｓ制御器と下半分のｓｉｎ制御器とか
ら成る。ｃｏｓ制御器は入力信号に同期したｃｏｓ信号
を形成するためのものであって、入力回路３０とＲＯＭ
から成るｃｏｓテーブルメモリ３１と、第１の乗算器３
２と、第１の積分器３３と、第２の積分器３４と、第２
の乗算器３５と、第１の加算器３６と、第２の加算器３
７と、第１の基準信号発生器３８と、第１のアドレス用
積分器（積分手段）３９とから成る。ｓｉｎ制御器は、
ｃｏｓ信号に同期したｓｉｎ信号を形成するためのもの
であって、ｃｏｓ制御器のｃｏｓテーブルメモリ３１の
出力を受け入れるライン４０と、ＲＯＭから成るｓｉｎ
テーブルメモリ４１と、第３の乗算器４２と、第３の積
分器４３と、第４の乗算器４４と、第３の加算器４５
と、引き込み及び引き外し制御器４６と、第４の加算器
４７と第２の基準周波数信号発生器４８と、第２のアド
レス用積分器４９と、出力Ｄ／Ａ変換回路５５とから成
る。なお、引き込み及び引き外し制御器４６はスイッチ
５０、減算器５１、リミッタ５２、第４の積分器５３、
１サンプル遅延回路５４とから成る。ｃｏｓ制御器及び
ｓｉｎ制御器から成る同期化回路９ａはＣＰＵ、ＲＡ
Ｍ、ＲＯＭを含むマイクロコンピュータで構成されてい
る。従って、図３はマイクロコンピュータの等価回路図
又は機能ブロック図である。

【００１１】ｃｏｓ制御器の動作概要は、次のようにな
る。アドレス用積分器３９とｃｏｓテーブルメモリ３１
とでｃｏｓ信号を発生させる。ｃｏｓ信号の周波数αは
アドレス用積分器３９の入力α′に比例する。入力回路
３０から入ってきた入力信号とｃｏｓ信号を用いてフー
リエ級数の余弦項第１係数ａ₁ を第１の乗算器３２と第
１の積分器３３とによって求める。このａ₁ はｃｏｓ信
号と入力信号との位相差の関数となるので、ａ₁ が零に
収束するように、線形制御理論で使われる比例−積分補
償器を用い、ｃｏｓ信号の周波数を自動調整する。この
補償器は第２の積分器３４と第２の乗算器３５で構成さ
れる。これら補償器の出力（ａ_1pとΔｆ）は、第１の加
算器３６で加算され、この出力に更に第２の加算器３７
で基準周波数信号ｆ0 が加算され、α′（ｎ）＝Δｆ＋
ａ_1p＋ｆ0 が第１のアドレス用積分器３９に入力する。
アドレス用積分器３９は周波数指令α′（ｎ）に従う速
度でｃｏｓテーブルメモリ３１のデータを読み出すため
のアドレス信号θ（ｎ）を出力する。ｃｏｓテーブルメ
モリ３１から読み出されたｃｏｓ信号は第１の乗算器３
２に帰還されると同時にｓｉｎ制御器の第３の乗算器４
２に入力する。次に、ｃｏｓ制御器の各ブロックを更に
詳しく説明する。

【００１２】入力回路３０は、例えば５０Hzの正弦波交
流電圧（商用交流電圧）から成る周期性を有する入力信
号Ｖs （ｔ）＝Ｖｍsin ２πft（ここで、Ｖｍは最大振
幅、ｆは周波数、ｔは時間を示す。）を所定のサンプリ
ング周期Ｔs でサンプリングし、これをアナログ・ディ
ジタル変換してＶs （ｎ）＝Ｖｍsin ω_f n Ｔs （ここ
でω_f ＝２πf 、ｎ＝０、１、２、・・・・）を送出す
るものである。なお、ここでは入力信号Ｖs （ｔ）を正
弦波から成る基本波のみで示しているが、実際にはノイ
ズ及び高調波成分が混入してひずみ波交流になることが
ある。

【００１３】ｃｏｓ（余弦波）テーブルメモリ３１は、
余弦波データのテーブルが格納されたリード・オンリー
・メモリ（ＲＯＭ）であり、読み出しアドレスθ（ｎ）
の指定に従ってｃｏｓ信号Ｖr （ｎ）＝cos ω_αn Ｔs
（ここで、ω_α＝２πα、αはｃｏｓ信号の周波数）か
ら成るcos θ（ｎ）のデータを出力する。読み出しアド
レスθ（ｎ）は位相量に相当し、その変化量（微分量）
はｃｏｓ信号の周波数となる。ここでは、ｃｏｓデータ
の代りに、正弦波を９０度シフトした波形に対応する正
弦波sin θのデータをＲＯＭに格納させてもよい。この
実施例では余弦波の３６０度区間が２０４８分割され、
２０４８個の標本（データ）がＲＯＭに格納されてい
る。例えばアドレスθ（ｎ）＝０を指定するとcos ０°
＝１を示すデータがＲＯＭから出力され、またアドレス
θ（ｎ）＝５１２を指定するとcos ９０°＝０を示すデ
ータが出力される。なお、ＲＯＭに余弦波の９０度から
４５０度に相当するデータ即ち正弦波（sin ）のデータ
を格納することもできる。この場合にはアドレス０を指
定すると、sin ０°＝０のデータがＲＯＭから出力さ
れ、アドレス５１２を指定すると、sin ９０°＝１のデ
ータが出力される。アドレス手段としてのアドレス用積
分器３９はパルス伝達関数Ｋ₃ Ｚ／（Ｚ−１）で示され
る積分器と等価なものであり、周波数量として入力され
るα′（ｎ）を位相量θ（ｎ）に変換する。前述したよ
うに位相の微分が周波数なので、周波数の積分が位相と
なる。従って、α′（ｎ）を積分してθ（ｎ）を求める
ことができる。α′（ｎ）値が大きくなると（周波数が
高くなると）θ（ｎ）の傾きは急になる。α′（ｎ）の
値を調整することにより、ｃｏｓ信号Ｖr （ｎ）の周波
数を変えることができる。実際、アドレス用積分器３９
では、アドレスθ（ｎ）は次の式でＴs ＝２５６μsec
毎に演算されている。 θ（ｎ）＝θ（ｎ−１）＋α′ ここで、ｎはサンプリング時点を示す序数である。θ
（ｎ−１）は１つ前のサンプリング時点のアドレスを示
す。ｃｏｓ信号の周波数αを５０Hzとしたい場合α′は
次のように計算できる。 α′＝２０４８Ｔs ５０＝２６．４４ 前述のθ（ｎ）の式に従いＴs 周期毎にθ（ｎ−１）に
２６．４４を加えていくと、２０ｍsec （１／５０Hz）
後にθ（ｎ−１）は余弦波データの一周期のアドレスで
ある２０４８となる。α′を２６．４４より大きくすれ
ば、２０ｍsecより前にθ＝２０４８になるので、周波
数が高くなる。α′を２６．４４より小さくすれば、２
０ｍsec より後にθ＝２０４８になるので、周波数が低
くなる。

【００１４】第１の乗算手段としての第１の乗算器３２
は入力信号Ｖs （ｎ）とｃｏｓ信号Ｖr （ｎ）とを乗算
してＶs （ｎ）・Ｖr （ｎ）の出力Ｖ0 （ｎ）を得るも
のである。

【００１５】第１の積分手段としての積分器３３は、第
１の乗算器３２の出力を定積分して次の式（１）を求め
るものである。

【００１６】

【数１】

【００１７】この式（１）は、フーリエ級数の余弦項の
係数ａ_k を求める式においてａ_k のｋを１にした場合に
相当する。余弦項及び係数ａ_k の式を次に示す。

【００１８】

【数２】

【００１９】第１の積分器３３をパルスに伝達関数で示
すとＫ₁ Ｚ（Ｚ−１）になる。ａ₁ の値は入力信号Ｖs
とｃｏｓ信号Ｖr との位相差φの関数となる。ここで、
Ｖs ＝Ｖｍsin （ω_αt ＋φ）とし、これを式（１）に
代入して計算すると、 ａ₁ ＝Ｖｍcos φ となり、ａ₁ は、位相差の余弦関数となることがわか
る。以下、位相差が９０°、０°、１８０°の時のａ₁
の波形例を示す。

【００２０】図６（Ａ）に示す入力信号Ｖs （ｔ）と図
６（Ｂ）に示すｃｏｓ信号Ｖr （ｔ）とが同一周波数で
９０度の位相差を有する時には、第１の乗算器３２の出
力Ｖ0 （ｔ）が図６（Ｃ）に示すように周波数２ω_αの
正弦波となり、図６（Ｃ）の乗算出力Ｖ0 （ｔ）を０か
ら２πまで定積分した出力ａ₁ は零となる。

【００２１】入力信号Ｖs （ｔ）とｃｏｓ信号Ｖr
（ｔ）とが図７（Ａ）（Ｂ）に示すように同一周波数且
つ同一位相の場合には、第１の乗算器３２の出力Ｖ0
（ｔ）は図７（Ｃ）に示すように周波数２ω_αを有し、
最小値が零の正弦波となり、これを０〜２π区間で第１
の積分器３３で定積分した出力ａ₁ は図７（Ｄ）に示す
ように正の値（ｃｏｓ信号の最大値が１の場合は入力信
号の最大値Ｖｍ）となる。

【００２２】入力信号Ｖs （ｔ）とｃｏｓ信号Ｖr
（ｔ）とが図８（Ａ）（Ｂ）に示すように互いに周波数
が同一で逆相の場合には、第１の乗算器３２の出力Ｖ0
(t) は図８（Ｃ）に示すように周波数２ω_αを有し、最
大値が零の正弦波となる。従って、図８（Ｃ）の波形を
第１の積分器３３で０〜２π区間で定積分すると、図８
（Ｄ）に示す負の値の出力ａ₁ が得られる。なお、入力
信号Ｖs とｃｏｓ信号Ｖr との間に周波数の相違がある
場合つまり両者の位相差が時間的に変化した場合には、
第１の積分器３３の出力はａ₁ （ｎ）Ｖｍcos （２πΔ
ft）となり時間的に変化する。

【００２３】入力信号Ｖs （ｎ）とcos 信号Ｖr （ｎ）
とを図６（Ａ）（Ｂ）に示す位相差９０度の同期状態と
してａ₁ の値を零に収束させるためにはｃｏｓテーブル
メモリ３１の読み出し速度（周波数）を操作する必要が
ある。本実施例ではａ₁ を自動的に零にするために線形
制御系のフィードバック自動制御でよく使われる比例−
積分（ＰＩ）補償器を使用する。第２の積分手段として
の第２の積分器３４はパルス伝達関数Ｋ_ipＺ／（Ｚ−
１）で示される積分補償器であって周波数差を補償する
ためのものである。第２の乗算器３５は比例補償器であ
って位相差を補償するものである。

【００２４】第２の積分手段としての積分器３４はａ₁
が時間的に変化した場合（Ｖr とＶs とに周波数差があ
る場合）でもａ₁ を零に収束させるためにあり、周波数
補償量を示す出力Δｆを得るものである。ソフトウエア
で作る場合には次の式（２）に従う処理を実行するよう
に作る。 Δｆ（ｎ）＝Δｆ（ｎ−１）＋Ｋ_ip・ａ₁ （ｎ） （２） この式（２）においてΔｆ（ｎ−１）は１つ前のサンプ
リング時点の第２の積分器３４の出力であり、Ｋ_ip・ａ
₁ （ｎ）は現在のａ₁ の値にゲインＫ_ipを乗算したもの
である。従って、ある時点で図６に示す状態が成立して
ａ₁ が零になってもΔｆ（ｎ）即ちΔｆは零にならない
で一定値になる。ａ₁ が零の時の第２の積分器３４の出
力Δｆは入力信号Ｖs （ｎ）の基本波周波数ｆと基準周
波数信号ｆ0 との差に比例した値である。

【００２５】第２の乗算手段としての乗算器３５は位相
補償量を示す出力ａ_1pを得るものであって、ゲインがＫ
ppの増幅器と呼ぶこともできるものであり、次の式
（３）の演算を実行するように形成される。 ａ_1p（ｎ）＝Ｋpp・ａ₁ （ｎ） 即ち、第２の乗算器３５は第１の積分器３３の出力ａ₁
に係数Ｋppを乗算した値を出力する。従って、図４の状
態の場合には第２の乗算器３５の出力ａ_1pは零となる。
線形制御系と同じように、この比例補償器はフィードバ
ック系の安定性と速応性を改善する役割をはたしてい
る。なお、図６に示す状態ではａ_1pは零となる。ｃｏｓ
信号Ｖr （ｔ）の周波数及び位相は前述した第２の積分
器３４の出力Δｆとゲイン乗算器３５の出力ａ_1pによっ
て操作される。Δｆとａ_1pとの加算値が１の場合、１／
２０４８Ｔs ＝１．９０７３Hzだけ周波数が高くなり、
αは５１．９０７３Hzになる。Δｆとａ_1pとの加算値が
負の場合は周波数αは１．９０７３Hz低下し、４８．０
９２７Hzとなる。なお、１／２０４８Υs ＝１．９０７
３は次のようにして求められる。 Δｆ＋ａ_1p＝１ 同期中はａ_1p＝０であるからΔｆ＝１ Δｆ／（２０４８．Ｔs ） ＝（２０４８．Ｔs ） 上述から明らかなように基本周波数５０HZを中心にｃｏ
ｓ信号Ｖr （ｔ）の周波数αを上下させることが可能に
なる。

【００２６】第１の加算手段として第１及び第２の加算
器３６、３７が設けられている。第１の加算器３６は積
分器３４の出力Δｆと積分器３５の出力ａ_1pを加算し、
補正指令信号を得るものである。第２の加算器３７は第
１の加算器３６の出力と基準周波数信号発生器３８の出
力ｆ0 とを加算し、次の（４）式の周波数指令信号を得
るものである。 α′（ｎ）＝Δｆ（ｎ）＋ａ_1p（ｎ）＋ｆ0 （ｎ） （４） （４）式のα′（ｎ）は周波数指令値としてアドレス用
積分器３９に送られ、アドレス用積分器３９は周波数指
令値に対応した速度でアドレス信号θ（ｎ）を出力す
る。

【００２７】基準周波数信号発生器３８は、入力信号Ｖ
s （ｔ）の基本波周波数ｆと同一又は近い基準周波数
（例えば５０Hz）ｆ0 を示す信号を発生するものであ
る。

【００２８】図４の下半分のｓｉｎ制御器におけるｓｉ
ｎテーブルメモリ４１、第３の乗算器４２、第３の積分
器４３、第４の乗算器４４、第３の加算器４５、第４の
加算器４７、基準周波数信号発生器４８、及び第２のア
ドレス用積分器４９は、上半分のｃｏｓ制御器における
ｃｏｓテーブルメモリ３１、第１の乗算器３２、第１の
積分器３３、第２の乗算器３５、第１の加算器３６、第
２の加算器３７、基準周波数信号発生器３８、及び第１
のアドレス用積分器３９とそれぞれ同様な機能を有する
ものである。即ち、下半分のｓｉｎ制御器は第３の乗算
器４２の一方の入力をｃｏｓテーブルメモリ３１の出力
としている点、第３の加算器４５に第２の積分器３４の
出力を入力させている点、引き込み及び引き外し制御器
４６を設けた点で上半分のｃｏｓ制御器と相違し、その
他はｃｏｓ制御器と実質的に同一である。従って、ｓｉ
ｎ制御器の内でｃｏｓ制御器と実質的に同一の部分の詳
しい説明を省略する。

【００２９】出力周波数信号発生手段としてのｓｉｎテ
ーブルメモリ４１は、正弦波信号（データ）を格納した
ものであって、第２のアドレス用積分器４９のアドレス
指定に従って正弦波信号ｓｉｎ２πβ₁ ｔを出力信号と
して出力するものであり、アドレス指定の速度を変える
ことによって出力信号（正弦波信号）の周波数β₁ を変
えることができるように形成されている。

【００３０】第３の乗算手段としての乗算器４２はｃｏ
ｓテーブルメモリ３１から得られたライン４０の参照信
号とｓｉｎテーブルメモリ４１から得られた出力信号と
を乗算して第１の乗算器３２の出力と同様な内容を含む
出力を得るものである。なお、ライン４０の参照信号は
入力信号（商用交流電圧）に同期した信号である。

【００３１】第３の積分手段としての積分器４３は、第
１の積分器３３と同様な積分処理を乗算器４２の出力に
施すものである。

【００３２】第４の乗算手段としての乗算器４４は積分
器４３の出力に基づいて乗算器３５と同様に位相補償量
を求めるものである。

【００３３】第２の加算手段としての加算器４５は、第
２の積分器３４の出力Δｆと乗算器４４の出力（位相補
償量）とを加算して周波数補正指令値即ち周波数調整量
ａ_1iを得るものである。従って、第３の加算器４５及び
この入力側の回路手段を周波数補正指令信号作成手段と
呼ぶことができる。

【００３４】図４の同期化回路９ａにおいては、第３の
加算器４５から得られた周波数補正指令値ａ_1iをそのま
ま第４の加算器４７に供給しないで、引き込み及び引き
外し制御器４６で修正して供給する。引き込み及び引き
外し制御器４６のスイッチ５０の接点ａは加算器４５に
接続され、接点ｂはグランドに接続され、共通出力端子
は減算手段としての減算器５１に接続されている。スイ
ッチ５０は図３の商用周波数異常判定回路１１ａの出力
で制御され、ｓｉｎテーブルメモリ４１から出力させる
出力周波数信号を入力周波数信号（商用交流電圧）に同
期させる時に接点ａがオンになり、出力周波数信号と入
力周波数信号との同期を解除する時に接点ｂがオンにな
るものである。なお、出力周波数信号を入力周波数信号
に同期させるか否かを決定するための商用周波数異常判
定回路１１ａは図５に示すように絶対値回路６０と基準
電圧源６１と電圧コンパレータ６２とから成る。絶対値
回路６０は図４の第２の積分回路３４に接続されてお
り、周波数補正指令値Δｆの絶対値を検出する。コンパ
レータ６２は絶対値回路６０の出力と基準電圧源６１の
電圧とを比較し、絶対値が基準電圧よりも大きくなった
時に同期解除を示す出力を発生し、図４のスイッチ５０
の接点ａをオフ、接点ｂをオンにする。また、絶対値が
基準電圧よりも小さい時には同期を示す出力を発生し、
図４のスイッチ５０の接点ａをオンにし、接点ｂをオフ
にする。周波数補正指令値は基準周波数信号発生器３８
の基準周波数ｆ0 即ち固定の自走周波数と入力周波数と
の差に対応しているので、コンパレータ６２は入力周波
数の変化分を監視していることになる。

【００３５】図４の減算回路５１は１サンプリング周期
Ｔs だけ前に積分器５３から得られた修正周波数補正指
令値（周波数補正操作量）を周波数補正指令値から減算
し、補正残量を示す値を出力する。

【００３６】リミッタ５２は、図１６に示すように正の
制限値＋ｆa と負の制限値−ｆa とで周波数補正指令値
（補正周波数量ｆ）を制限するものである。従って、周
波数補正指令値が大きい場合にはこれがそのまま出力さ
れずに制限レベルｆa 又は−ｆa の値が出力される。積
分器５３はリミッタ５２の出力を積分するものであっ
て、この出力は第３の加算手段としての第４の加算器４
７に送られる。なお、制限値ｆa 、−ｆa を変えること
ができるようにリミッタ５２は構成されている。引き込
み及び引き外し制御器４６の動作の詳細は後述する。

【００３７】引き込み及び引き外し制御器４６から得ら
れた修正された周波数補正指令値βは第３の加算手段と
しての第４の加算器４７に入力し、第２の基準周波数信
号発生器４８から得られた基準周波数信号ｆ0 に加算さ
れる。第２の基準周波数信号発生器４８は第１の基準周
波数信号発生器３８と同一の周波数ｆ0 （５０Hz）の指
令信号を発生するものであるから、第１及び第２の基準
周波数発生器４８を省いていずれか一方を共用すること
ができる。加算器４７の出力はｓｉｎテーブルメモリ４
１から出力される周波数信号の周波数を決定する情報で
ある。第２のアドレス用積分器４９は第１のアドレス用
積分器３９と同様な機能を有するものであり、加算器４
７の出力に基づいてｓｉｎテーブルメモリ４１のアドレ
スを指定する。

【００３８】次に、引き込み及び引き外し制御器４６の
動作を図９〜図１８を参照して説明する。図９は入力周
波数信号と出力周波数信号との比較的大きな周波数差を
解消する場合の周波数補正指令値ａ_1iに対応した修正補
正指令値（周波数操作量）βの理想的な変化を示す。こ
のように周波数操作量βが直線的に徐々に変化すると、
一定の周波数変化速度を正確に得ることができ、出力周
波数が円滑に変化するので、インバータ３の出力周波数
も円滑に変化し、且つインバータ３の出力波形を近似正
弦波に保つことができる。

【００３９】図４の引き込み及び引き外し制御器４６の
変形として、もしスイッチ５０のみの制御器４６ａを図
１０に示すように設けると、周波数操作量βが図１１に
示すようにステップ状に変化し、円滑な制御が不可能に
なる。

【００４０】また、図１２に示すようにスイッチ５０の
出力段にローパスフイルタ（ＬＰＦ）を設けた引き込み
及び引き外し制御器４６ｂを設けると、図１３に示すよ
うに時定数を有して変化する周波数操作量βが得られ
る。しかし、所定の周波数を得るまでの所要時間が長く
なるばかりでなく、図９に示すように直線的に周波数操
作量βを変化させることができない。

【００４１】図１４は図１２のローパスフイルタ５６を
変形したフイルタ５６ａを有する引き込み及び引き外し
制御器４６ｃを示す。ここでのローパスフイルタ５６ａ
は本実施例に従う加算器５１、積分器５３、及び遅延回
路５４の他にゲインＫ1 、Ｋ2 を乗算する第１及び第２
の係数器５７、５８が設けられている。図１４の制御器
４６ｃにおいては１サンプリング周期Ｔs 毎に処理が実
行されるので、図１３のβを段階的に増大させる特性が
得られる。しかし、図１４においてもβは直線的に増大
しない。

【００４２】図１５は図１４にリミッタ５２を本実施例
と同様に付加したものである。図１５の引き込み及び引
き外し制御器４６ｄにおいては、βが次式に従って変化
する。 β（ｎ）＝Ｋ1 ・ａ_1i（ｎ）−Ｋ2 ・β（ｎ−１）＋β
（ｎ−１） 図１５のリミッタ５２は上記β（ｎ）の式のＫ1 ・ａ_1i
（ｎ）−Ｋ2 ・β（ｎ−１）の大きさをｆa 及び−ｆa
で制限する。図１５の制御器４６ｄにおいてリミッタ５
２が制限動作していない場合に、βがフイルタ定数の遅
れを伴なって変化する。入力信号の周波数が規定変化速
度以内で変化した場合、入力信号と正弦波信号の同期は
保たれる必要があるが、このフィルタ遅れのため、ａ_1i
（△ｆ）の変化が迅速にβに伝わらず、同期は保たれな
い。

【００４３】そこで、本実施例の制御器４６では図４及
び図１６に示すように図１５のゲインＫ1 、Ｋ2 がそれ
ぞれ１に設定されている。これにより、図１６ではリミ
ッタ５２が動作していない時にａ_1i＝βとなり、周波数
補正指令値ａ_1iが周波数操作量βとして遅れを伴なわな
いで出力する。

【００４４】図１７は同期引き込みのためにスイッチ５
０の接点ａをオンにした時に入力周波数信号が出力周波
数信号よりも高い場合の動作を示す。スイッチ５０の接
点ａのオン時の両周波数信号の周波数差即ち周波数補正
指令値ａ1iがリミッタ５２の制限値ｆa よりも大きい場
合は、ｔ0 〜ｔ1 、ｔ1 〜ｔ2 、ｔ2 〜ｔ3 の１サンプ
リング周期Ｔs 毎にｆa だけ周波数操作量βが変化す
る。即ちβ（ｎ）＝ｆa＋β（ｎ−１）の出力が得られ
る。リミッタ動作期間ｔ0 〜ｔ3 における各段の変化幅
はそれぞれｆa であるので、ｔ0 〜ｔ3 期間の包絡線は
図９の理想特性と同様に直線になる。ｔ3 以後のリミッ
タ非動作期間には補正指令値ａ_1iが操作量βとして直ち
に出力される。

【００４５】図１８は例えば入力周波数がインバータ３
の出力周波数よりも大幅に上昇したために制御器４６の
スイッチ５０の接点ａをオフにし、接点ｂをオンにした
場合（同期引き外しの場合）の動作を示す。この場合に
は、ｔ0 〜ｔ3 のリミッタ動作期間に周波数操作量βが
１サンプリング周期Ｔs 毎にｆa 低下し、β＝−ｆa＋
β（ｎ−１）に従う出力が得られ、基準周波数発生器３
８、４８で決定された基準周波数（自走周波数）に徐々
に近づく。またリミッタ非動作期間には、β（ｎ）＝−
β（ｎ−１）＋β（ｎ−１）となり、β（ｎ）＝０で引
き外しが完了し、自走周波数状態になる。

【００４６】周波数変化量に対するリミッタ制限値ｆa
は例えば次のように決定することができる。βが１の時
の周波数変化量は、等価的にＴse／（Ｚ−１）で示され
る積分器から成るアドレス回路４９における計算周期Ｔ
seを２５６μsec 、ｓｉｎのデータ数を２０４８とした
時、１／（２０４８Ｔse）＝１．９０７３Hzである。ま
た、積分器５３の計算周期Ｔs が２０ｍsec の場合、β
が１変化すると、その変化速度は（１．９０７３Hz）／
２０ｍsec ＝９５．３６５Hz／sec となる。従って、周
波数変化速度を０．５Hz／sec としたい場合、ｆa を次
のような値にする。 ｆa ＝［所望周波数変化量／｛１／（sin データ数・Ｔ
se・Ｔs ）｝］・［０．５／９５．３６５］＝５２．４
３×１０^-3Hz／sec

【００４７】図１９は図３の同期判定回路１２ａをソフ
トウエアで構成する場合のステップを示す。まず、ステ
ップ７１に示すようにリミッタ５２の入力の絶対値が制
限値ｆa 以上か否かを判定する。ステップ７１でＹＥＳ
の出力が得られたらステップ７２でリミッタ５２の出力
がｆa に設定され、ステップ７３で非同期を示す信号を
作成し、図３のスイッチ４の切換えを禁止する。ステッ
プ７１の出力がＮＯの時にはステップ７４で入力信号と
出力信号との位相ずれを示す値即ち積分器４３の出力ｂ
1 がある定められた許容値△φ_1im よりも小さいか否か
を判定し、小さいことを示すＹＥＳの出力が得られた時
にはステップ５５に示すように同期していることを示す
信号を出力する。ステップ５５の同期していることを示
す信号は例えば図３のスイッチ４の切換許可信号として
使用する。ステップ７４で位相ずれが大きいことを示す
ＮＯの出力が得られた時にはステップ７３で非同期を示
す信号を発生させる。

【００４８】上述から明らかなように本実施例は次の利
点を有する。 （イ） 物理的意味が明確なリミッタ５２の制限値ｆa
を計算で求めることができ、周波数引き込み及び引き外
し時に出力周波数変化速度を正確に一定にすることがで
きる。 （ロ） 周波数変化速度をリミッタ５２の制限値ｆa の
変更で簡単に変えることができる。 （ハ） 乗算と加算と減算だけを使用しているので、ソ
フトウエアでの実現が簡単になる。 （ニ） エッジ検出器等が不要になるので、ノイズによ
る誤動作が少なくなる。

【００４９】

【変形例】本発明は上述の実施例に限定されるものでな
く、例えば次の変形が可能なものである。 （１） ディジタル処理で出力周波数信号を形成してＤ
／Ａ変換する代りに、図４の一部又は全部をアナログ回
路にすることができる。 （２） 実施例では図４の各演算器は個々に設けない
で、１台のマイクロコンピュータによって時分割処理し
ているが、これ等を個々に設けることもできる。 （３） 図２のインバータ制御回路１３をディジタル回
路で形成する場合は、図４のＤ／Ａ変換器５５を省くこ
とができる。

【図面の簡単な説明】

【図１】従来の電源装置を示すブロック図である。

【図２】図１の同期化回路を示すブロック図である。

【図３】本発明の実施例に係わる電源装置を示すブロッ
ク図である。

【図４】図３の同期化回路を示すブロック図である。

【図５】図３の周波数異常判定回路を示すブロック図で
ある。

【図６】入力信号と参照信号とが９０度の位相差を有す
る場合のＶs （ｔ）、Ｖr （ｔ） Ｖ0 （ｔ）、ａ₁ を
アナログ状態で示す波形図である。

【図７】入力信号と参照信号とが同相の場合のＶs
（ｔ）、Ｖr （ｔ）、Ｖ0 （ｔ）、ａ_１をアナログ状態
で示す波形図である。

【図８】入力信号と参照信号とが逆相の場合のＶs
（ｔ）、Ｖr （ｔ）、Ｖ0 （ｔ）、ａ₁ をアナログ状態
で示す波形図である。

【図９】理想的な周波数操作量βの変化を示す図であ
る。

【図１０】スイッチのみの制御器を示す回路図である。

【図１１】図１０の制御器の出力を示す波形図である。

【図１２】スイッチとフイルタの制御器を示すブロック
図である。

【図１３】図１２の制御器の出力を示す波形図である。

【図１４】図１２のフイルタを変形した制御器を示すブ
ロック図である。

【図１５】図１２のフイルタを変形した別の制御器を示
すブロック図である。

【図１６】実施例の制御器を示すブロック図である。

【図１７】図１６の制御器の出力を示す波形図である。

【図１８】図１６の制御器の別の状態の出力を示す波形
図である。

【図１９】図３の同期判定回路の動作を示す流れ図であ
る。

【符号の説明】

４１ ｓｉｎテーブルメモリ ４６ 引き込み及び引き外し制御器 ５２ リミッタ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 周期性を有する入力信号に同期した周期
   性を有する出力信号と非同期の出力信号とを択一的に発
   生することができるように形成され且つ出力信号の周波
   数変化速度を制御することができるように構成されてい
   る装置であって、 前記入力信号の周波数と前記出力信号の周波数との差に
   対応する周波数補正指令信号を作成するための周波数補
   正指令信号作成手段と、 前記出力信号を前記入力信号に同期させる時に前記周波
   数補正指令信号作成手段から得られた前記補正指令信号
   を供給し、前記出力信号と前記入力信号との同期を解除
   する時に前記周波数補正指令信号の供給を停止するスイ
   ッチと、 減算手段とリミッタ手段と積分手段と遅延手段とを有
   し、前記減算手段は前記スイッチの出力から前記遅延手
   段の出力を減算し、前記リミッタ手段は前記減算手段の
   出力を所定のレベル以下に制限し、前記積分手段は前記
   リミッタ手段の出力を積分し、前記遅延手段は前記積分
   手段の出力を遅延し、前記積分手段から修正された周波
   数補正指令信号を出力するように構成された修正周波数
   補正指令信号作成手段と、 前記出力信号の周波数を基準値にするための基準周波数
   指令信号を発生する基準周波数指令信号発生手段と、 前記基準周波数指令信号に前記修正された周波数補正指
   令信号を加算する加算手段と、 前記加算手段から得られた前記基準周波数指令信号と前
   記修正された周波数補正指令信号との加算値に対応した
   周波数を有する前記出力信号を発生させるための出力信
   号発生手段とを備えていることを特徴とする周期性信号
   制御装置。
2. 【請求項２】 周期性を有する入力信号に同期した周期
   性を有する出力信号と非同期の出力信号とを択一的に発
   生することができるように形成され且つ出力信号の周波
   数変化速度を制御することができるように構成されてい
   る装置であって、 周期性を有する入力信号（Ｖｍsin ２πft）を入力させ
   るための入力手段と、 正弦波又は余弦波からなる周期性を有する参照信号（co
   s ２παt ）が格納された参照信号用メモリとこのメモ
   リのアドレスを出力する第１のアドレス用積分手段とを
   有して前記参照信号用メモリから前記参照信号（cos ２
   παt ）を発生させるものであり、前記参照信号（cos
   ２παt ）の周波数（α）を前記第１のアドレス用積分
   手段の入力（α′）によって変えることができるように
   構成された参照信号発生手段と、 前記入力信号（Ｖｍsin ２πft）と前記参照信号（cos
   ２παt ）とを乗算する第１の乗算手段と、 前記第１の乗算手段から得られた出力（Ｖｍsin ２πft
   ・cos ２παt ））を積分してフーリエ級数の余弦項又
   は正弦項の第１係数に相当する出力（ａ₁ ）を得る第１
   の積分手段と、 前記第１の積分手段から得られた出力（ａ₁ ）を積分し
   て周波数補償量を示す出力（Δｆ）を得る第２の積分手
   段と、 前記第１の積分手段から得られた前記出力（ａ₁ ）に係
   数（Ｋpp）を乗算して位相補償を示す出力（ａ_1p）を得
   る第２の乗算手段と、 一定の基準周波数（ｆ0 ）を得るための基準周波数指令
   信号を発生する基準周波数信号発生手段と、 前記第２の積分手段の前記出力（Δｆ）と前記第２の乗
   算手段の前記出力（ａ_1p）と前記基準周波数指令信号発
   生手段の前記出力（ｆ0 ）との加算値に対応した第１の
   アドレス用出力（α′＝ｆ0 ＋△ｆ＋ａ_1p）を得、この
   第１のアドレス用出力（α′）を前記第１のアドレス用
   積分手段に供給する第１の加算手段と、 正弦波又は余弦波からなる周期性を有する出力信号（si
   n ２πβ₁ ｔ）が格納された出力用メモリとこのメモリ
   のアドレスを出力する第２のアドレス用積分手段とを有
   して前記出力用メモリから前記出力信号を発生させるも
   のであり、前記出力信号の周波数（β₁ ）を前記第２の
   アドレス用積分手段の入力（β′）によって変えること
   ができるように形成された出力信号発生手段と、 前記参照信号発生手段の出力と前記出力信号とを乗算す
   る第３の乗算手段と、 前記第３の乗算手段から得られた出力に対して前記第１
   の積分手段と同様な積分処理を施すための第３の積分手
   段と、 前記第３の積分手段から得られた出力に係数（Ｋpp1 ）
   を乗算して位相補償を示す出力を得る第４の乗算手段
   と、 前記第２の積分手段の出力と前記第４の乗算手段の出力
   との加算によって補正指令信号を得るための第３の加算
   手段と、 前記出力信号を前記入力信号に同期させる時に前記第３
   の加算手段から得られた前記補正指令信号を供給し、前
   記出力信号と前記入力信号との同期を解除する時に前記
   周波数補正指令信号の供給を停止するスイッチと、 減算手段とリミッタ手段と第４の積分手段と遅延手段と
   を有し、前記減算手段は前記スイッチの出力から前記遅
   延手段の出力を減算し、前記リミッタ手段は前記減算手
   段の出力を所定のレベル以下に制限し、前記第４の積分
   手段は前記リミッタ手段の出力を積分し、前記遅延手段
   は前記第４の積分手段の出力を遅延し、前記第４の積分
   手段から修正された周波数補正指令信号を出力するよう
   に構成された修正周波数補正指令信号作成手段と、 前記基準周波数指令信号発生手段又は別に設けた基準周
   波数指令信号発生手段から得られた前記基準周波数指令
   信号に前記修正された周波数補正指令信号を加算して第
   ２のアドレス用出力（β′）を得、この第２のアドレス
   用出力（β′）を前記第２のアドレス用積分手段に供給
   する第４の加算手段とを備えていることを特徴とする周
   期性信号制御装置。
3. 【請求項３】 前記入力信号は商用交流電源電圧又はこ
   れに同期した信号であり、 前記出力信号はインバータの出力電圧波形を決定するた
   めのインバータ制御用基準信号であることを特徴とする
   請求項１又は２記載の周期性信号制御装置。
4. 【請求項４】 前記周期性信号制御装置の少なくとも一
   部がディジタル処理回路で形成されていることを特徴と
   する請求項１又は２又は３記載の周期性信号制御装置。
5. 【請求項５】 前記スイッチを制御するために周波数異
   常判定手段が設けられており、この周波数異常判定手段
   は、前記第２の積分手段の出力の絶対値と基準電圧とを
   比較し、前記絶対値が前記基準電圧よりも高くなった時
   に同期を解除するように前記スイッチを制御するもので
   ある請求項２記載の周期性信号制御装置。
6. 【請求項６】 更に、前記入力信号を与えるための商用
   交流電源と、前記出力信号で制御されるインバ−タと、
   前記商用交流電源と前記インバ−タとを負荷に択一的に
   接続するためのスイッチと、前記インバ−タの出力電圧
   が前記商用交流電源の電圧に同期しているか否かを判定
   し、同期している時に前記インバ−タを前記負荷に接続
   するように前記スイッチを制御する同期判定手段とを有
   し、 前記同期化判定手段が、 前記リミッタの入力の絶対値が前記リミッタの制限値
   （ｆa ）以上か否かを判定するリミッタ入力判定手段
   と、 前記入力信号と前記出力信号との位相ずれを示す前記第
   ３の積分手段（４３）の出力（ｂ1 ）が所定許容値（△
   φ_1im ）よりも小さいか否かを判定する位相ずれ判定手
   段とを有し、前記絶対値が前記制限値（ｆa ）以上の時
   及び前記第３の積分手段（４３）の出力（ｂ1 ）が所定
   許容値（△φ_1im ）よりも小さくない時には非同期を示
   す出力を発生し、前記絶対値が前記制限値（ｆa ）以上
   でなく且つ前記第３の積分手段（４３）の出力（ｂ1 ）
   が前記所定許容値（△φ_1im ）よりも小さい時には同期
   を示す出力を発生するように構成されていることを特徴
   とする請求項２又は５記載の周期性信号制御装置。