JPH10321520A - 回路素子の製造方法 - Google Patents
回路素子の製造方法Info
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- JPH10321520A JPH10321520A JP9339902A JP33990297A JPH10321520A JP H10321520 A JPH10321520 A JP H10321520A JP 9339902 A JP9339902 A JP 9339902A JP 33990297 A JP33990297 A JP 33990297A JP H10321520 A JPH10321520 A JP H10321520A
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- mask
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- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
- G03F7/70466—Multiple exposures, e.g. combination of fine and coarse exposures, double patterning or multiple exposures for printing a single feature
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
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- G03F7/20—Exposure; Apparatus therefor
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 微細なパターンを実用的なスループットと精
度で形成することができ、単電子トンネリング素子等の
微細な回路素子を実現に寄与する。 【解決手段】 回路素子の製造方法方法において、遮光
パターン１にくびれを有するマスクを用いて、ウェハ上
に第１の露光を行い、ウェハ上にパターン２を転写し、
次いで転写位置をくびれ部分の線分と平行でない方向に
マスクの最小線幅のウェハ上に対応する大きさの範囲内
で平行移動させ、次いでマスクを用いて第２の露光を行
い、ウェハ上にパターン３を転写する。
度で形成することができ、単電子トンネリング素子等の
微細な回路素子を実現に寄与する。 【解決手段】 回路素子の製造方法方法において、遮光
パターン１にくびれを有するマスクを用いて、ウェハ上
に第１の露光を行い、ウェハ上にパターン２を転写し、
次いで転写位置をくびれ部分の線分と平行でない方向に
マスクの最小線幅のウェハ上に対応する大きさの範囲内
で平行移動させ、次いでマスクを用いて第２の露光を行
い、ウェハ上にパターン３を転写する。
Description
【０００１】
【発明の属する技術分野】本発明は、回路素子の製造方
法に係わり、特に単電子トンネリング素子等の微細構造
素子を形成するための回路素子の製造方法に関する。
法に係わり、特に単電子トンネリング素子等の微細構造
素子を形成するための回路素子の製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置を始めとする各種回路
素子の集積度が高くなるに伴い、これを構成するＬＳＩ
素子の回路パターンは益々微細化している。このパター
ンの微細化は、単に現在用いられている素子の線幅が細
くなるだけではなく、その動作原理に起因する要請よ
り、単純な微細化では達成できなくなっており、このた
め新しい概念に基づく回路素子の開発が必要とされてい
る。
素子の集積度が高くなるに伴い、これを構成するＬＳＩ
素子の回路パターンは益々微細化している。このパター
ンの微細化は、単に現在用いられている素子の線幅が細
くなるだけではなく、その動作原理に起因する要請よ
り、単純な微細化では達成できなくなっており、このた
め新しい概念に基づく回路素子の開発が必要とされてい
る。
【０００３】このような要請に答えうる候補の一つとし
て、単電子トンネリング素子が提案されている。単電子
トンネリング素子は、トンネル障壁により隔離された
０．１μｍ以下の微小な導体を形成し、この導体中に存
在する電子１個当たりの静電エネルギーの変化が十分に
大きいことを利用するので、微細なパターンを精度良く
形成する必要がある。特に、実用上重要となる、常温で
動作する単電子トンネリング素子を作成するためには、
数十ｎｍレベルの導体を形成することが要請される。し
かし、通常のリソグラフィー手法を用いてこのような微
細なパターンを十分な精度、例えば設計寸法の±１０％
以内、即ち±数ｎｍ以下といった精度で形成することは
極めて困難である。
て、単電子トンネリング素子が提案されている。単電子
トンネリング素子は、トンネル障壁により隔離された
０．１μｍ以下の微小な導体を形成し、この導体中に存
在する電子１個当たりの静電エネルギーの変化が十分に
大きいことを利用するので、微細なパターンを精度良く
形成する必要がある。特に、実用上重要となる、常温で
動作する単電子トンネリング素子を作成するためには、
数十ｎｍレベルの導体を形成することが要請される。し
かし、通常のリソグラフィー手法を用いてこのような微
細なパターンを十分な精度、例えば設計寸法の±１０％
以内、即ち±数ｎｍ以下といった精度で形成することは
極めて困難である。
【０００４】従来、このような微小なパターンを作成す
るには、走査型トンネル顕微鏡（ＳＴＭ）の加工モード
が用いられる例が多いが、ＳＴＭによる加工はスループ
ットが極度に低く、将来の大量生産に適用することは事
実上不可能である。一方、通常の電子線リソグラフィー
手法を用いて、線幅０．１μｍ程度の多結晶の細線を形
成し、多結晶の粒界間の接合を利用して、所望の特性を
得る試みも行われているが、多結晶の粒界の人為的な制
御には現在の技術では限界があり、基板全面にわたり均
一性を確保することは困難である。
るには、走査型トンネル顕微鏡（ＳＴＭ）の加工モード
が用いられる例が多いが、ＳＴＭによる加工はスループ
ットが極度に低く、将来の大量生産に適用することは事
実上不可能である。一方、通常の電子線リソグラフィー
手法を用いて、線幅０．１μｍ程度の多結晶の細線を形
成し、多結晶の粒界間の接合を利用して、所望の特性を
得る試みも行われているが、多結晶の粒界の人為的な制
御には現在の技術では限界があり、基板全面にわたり均
一性を確保することは困難である。
【０００５】
【発明が解決しようとする課題】このように従来、素子
が微細化することに伴い、スループットと精度を両立さ
せることは益々困難となり、単電子トンネリング素子の
場合に限らず、微細なパターンを実用的なスループット
で十分な精度で形成する手法が確立していないという課
題がある。
が微細化することに伴い、スループットと精度を両立さ
せることは益々困難となり、単電子トンネリング素子の
場合に限らず、微細なパターンを実用的なスループット
で十分な精度で形成する手法が確立していないという課
題がある。
【０００６】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、微細なパターンを実用
的なスループットと精度で形成することができ、単電子
トンネリング素子等の微細な回路素子を実現するための
回路素子の製造方法を提供することにある。
ので、その目的とするところは、微細なパターンを実用
的なスループットと精度で形成することができ、単電子
トンネリング素子等の微細な回路素子を実現するための
回路素子の製造方法を提供することにある。
【０００７】
（構成）上記課題を解決するために本発明は、次のよう
な構成を採用している。即ち、本発明（請求項１）は、
半導体装置の製造方法において、被露光基板に、くびれ
を有するパターンを転写する第１の露光を行うステップ
と、転写位置を前記くびれ部分の線分と平行でない方向
に回路素子の大きさの範囲内で平行移動させるステップ
と、前記被露光基板に前記パターンと同じパターンを転
写する第２の露光を行うステップとを含むことを特徴と
する。
な構成を採用している。即ち、本発明（請求項１）は、
半導体装置の製造方法において、被露光基板に、くびれ
を有するパターンを転写する第１の露光を行うステップ
と、転写位置を前記くびれ部分の線分と平行でない方向
に回路素子の大きさの範囲内で平行移動させるステップ
と、前記被露光基板に前記パターンと同じパターンを転
写する第２の露光を行うステップとを含むことを特徴と
する。
【０００８】また、本発明（請求項２）は、半導体装置
の製造方法において、パターンにくびれを有するマスク
を用いて、被露光基板に第１の露光を行うステップと、
転写位置を前記くびれ部分の線分と平行でない方向にマ
スクの最小線幅の前記被露光基板上に対応する大きさの
範囲内で平行移動させるステップと、前記マスクを用い
て第２の露光を行うステップとを含むことを特徴とす
る。
の製造方法において、パターンにくびれを有するマスク
を用いて、被露光基板に第１の露光を行うステップと、
転写位置を前記くびれ部分の線分と平行でない方向にマ
スクの最小線幅の前記被露光基板上に対応する大きさの
範囲内で平行移動させるステップと、前記マスクを用い
て第２の露光を行うステップとを含むことを特徴とす
る。
【０００９】また、本発明（請求項３）は、半導体装置
の製造方法において、少なくとも１つの絶縁体層を挟む
２つの導電体層を形成するステップと、２つの導電体層
の一方の上に、パターンにくびれを有するマスクを用い
て第１の露光を行った後に、くびれ部分の線分と平行で
ない方向にパターンを平行移動し、該マスクを用いて第
２の露光を行ってレジストパターンを形成するステップ
と、前記レジストパターンをマスクに前記各層を選択エ
ッチングするステップと、前記２つの導電体層の少なく
とも一方に隣接した、別の絶縁膜を介して電極を形成す
るステップとを含むことを特徴とする。
の製造方法において、少なくとも１つの絶縁体層を挟む
２つの導電体層を形成するステップと、２つの導電体層
の一方の上に、パターンにくびれを有するマスクを用い
て第１の露光を行った後に、くびれ部分の線分と平行で
ない方向にパターンを平行移動し、該マスクを用いて第
２の露光を行ってレジストパターンを形成するステップ
と、前記レジストパターンをマスクに前記各層を選択エ
ッチングするステップと、前記２つの導電体層の少なく
とも一方に隣接した、別の絶縁膜を介して電極を形成す
るステップとを含むことを特徴とする。
【００１０】ここで、本発明の望ましい実施態様として
は、次のものが上げられる。 (1) 被露光基板が導電性薄膜とポジ型レジストを含み、
このレジストの現像後のパターンを、反応性イオンエッ
チングにより導電性薄膜に転写する工程を含むこと。
は、次のものが上げられる。 (1) 被露光基板が導電性薄膜とポジ型レジストを含み、
このレジストの現像後のパターンを、反応性イオンエッ
チングにより導電性薄膜に転写する工程を含むこと。
【００１１】(2) 導電性薄膜として、その酸化物が絶縁
性を有する材料を用い、反応性イオンエッチング工程の
後に、酸化工程或いは等方性エッチング工程を含むこ
と。 (3) 導電性薄膜としてＳｉを用い、酸化工程が熱酸化工
程であること。
性を有する材料を用い、反応性イオンエッチング工程の
後に、酸化工程或いは等方性エッチング工程を含むこ
と。 (3) 導電性薄膜としてＳｉを用い、酸化工程が熱酸化工
程であること。
【００１２】(4) パターンの平行移動が、露光原版とな
るマスクの搭載されたマスクステージの平行移動により
行われること。 (5) パターンの平行移動が、被露光基板の搭載された被
露光基板ステージの平行移動により行われること。 (6) ステージの平行移動が、ステージに接続されたピエ
ゾ素子により行われること。 (7) パターンの平行移動が、露光用の光学系に含まれて
いるミラーの平行移動により行われること。
るマスクの搭載されたマスクステージの平行移動により
行われること。 (5) パターンの平行移動が、被露光基板の搭載された被
露光基板ステージの平行移動により行われること。 (6) ステージの平行移動が、ステージに接続されたピエ
ゾ素子により行われること。 (7) パターンの平行移動が、露光用の光学系に含まれて
いるミラーの平行移動により行われること。
【００１３】(8) 接続孔を形成するステップと、接続孔
を導電性材料で埋めるステップと、該接続孔を埋めた導
電性材料と電気的に接続した配線層を形成するステップ
を、さらに含むこと。
を導電性材料で埋めるステップと、該接続孔を埋めた導
電性材料と電気的に接続した配線層を形成するステップ
を、さらに含むこと。
【００１４】（作用）本発明によれば、くびれを有する
パターンに対し、第１の露光を行った後に、くびれ部分
の線分と平行でない方向にパターンを平行移動し、さら
に第２の露光を行うことによって、通常の露光方法を用
いた場合の限界よりも微細なパターンを、実用的なスル
ープットと精度で形成することができる。従って、単電
子トンネリング素子等の微細構造素子の実現に寄与する
ことが可能となる。
パターンに対し、第１の露光を行った後に、くびれ部分
の線分と平行でない方向にパターンを平行移動し、さら
に第２の露光を行うことによって、通常の露光方法を用
いた場合の限界よりも微細なパターンを、実用的なスル
ープットと精度で形成することができる。従って、単電
子トンネリング素子等の微細構造素子の実現に寄与する
ことが可能となる。
【００１５】
【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。 （第１の実施形態）図１は、本発明の第１の実施形態で
用いた回路素子製造工程の一部分を示す作業工程図であ
る。レジストの塗布されたウェハにマスクを用いて第１
回目の露光を行った後に、第１回目の平行移動（マスク
又はウェハ）を行い、次の第２回目の露光を行う、とい
った工程を第ｎ回の露光までくり返し行い、その後に、
ステップアンドリピート方式でウェハ内の所定のチップ
位置に、同様に露光を行う。そして、総ての所定チップ
の露光終了後、現像及びエッチングを行う。
形態によって説明する。 （第１の実施形態）図１は、本発明の第１の実施形態で
用いた回路素子製造工程の一部分を示す作業工程図であ
る。レジストの塗布されたウェハにマスクを用いて第１
回目の露光を行った後に、第１回目の平行移動（マスク
又はウェハ）を行い、次の第２回目の露光を行う、とい
った工程を第ｎ回の露光までくり返し行い、その後に、
ステップアンドリピート方式でウェハ内の所定のチップ
位置に、同様に露光を行う。そして、総ての所定チップ
の露光終了後、現像及びエッチングを行う。
【００１６】実際に転写されるパターンの一例を、図２
に示す。図２（ａ）はマスク上のパターンであり、この
パターンを用いてポジレジスト上に図２（ｂ）に示すよ
うに３０ｎｍの平行移動を挟んで２回の露光を行うと、
現像後には図２（ｃ）のようなレジストパターンが得ら
れる。これは、レジストがポジ型であることから、２つ
の転写パターンのいずれにおいても露光されなかった部
分のみが残るためである。そして、このレジストパター
ンをもとに、導電性薄膜の加工を行うと、３０ｎｍの単
電子トンネリング素子を形成することができる。
に示す。図２（ａ）はマスク上のパターンであり、この
パターンを用いてポジレジスト上に図２（ｂ）に示すよ
うに３０ｎｍの平行移動を挟んで２回の露光を行うと、
現像後には図２（ｃ）のようなレジストパターンが得ら
れる。これは、レジストがポジ型であることから、２つ
の転写パターンのいずれにおいても露光されなかった部
分のみが残るためである。そして、このレジストパター
ンをもとに、導電性薄膜の加工を行うと、３０ｎｍの単
電子トンネリング素子を形成することができる。
【００１７】なお、図２中の１はマスクに形成された遮
光パターン、２は第１回目の露光時にウェハ上に転写さ
れたマスクパターン、３は第２回目の露光時にウェハ上
に転写されたマスクパターン、４はトンネル接合となる
部分を示している。
光パターン、２は第１回目の露光時にウェハ上に転写さ
れたマスクパターン、３は第２回目の露光時にウェハ上
に転写されたマスクパターン、４はトンネル接合となる
部分を示している。
【００１８】実際には、このような素子を２次元に多数
配列して、集積化した素子を製造することになるが、本
実施形態方法を用いて作成した素子は、上述のように平
行移動量により素子の特性を決めるサイズが決まるた
め、転写領域内で均一に総ての素子を形成することが可
能となる。
配列して、集積化した素子を製造することになるが、本
実施形態方法を用いて作成した素子は、上述のように平
行移動量により素子の特性を決めるサイズが決まるた
め、転写領域内で均一に総ての素子を形成することが可
能となる。
【００１９】通常の転写方法を用いた場合には、マスク
上でのパターン寸法が素子の特性を決めるサイズに大き
く影響するため、マスクの仕上がり寸法が露光領域内で
ばらついていると、転写されるパターンの寸法にもばら
つきが発生するが、本実施形態方法によれば、このよう
なマスクの仕上がり寸法のばらつきの影響を極めて小さ
くすることができる。
上でのパターン寸法が素子の特性を決めるサイズに大き
く影響するため、マスクの仕上がり寸法が露光領域内で
ばらついていると、転写されるパターンの寸法にもばら
つきが発生するが、本実施形態方法によれば、このよう
なマスクの仕上がり寸法のばらつきの影響を極めて小さ
くすることができる。
【００２０】また、本発明に一見すると類似の従来技術
として、特開平３−１５２２号公報や特開平３−４４９
８０号公報において述べられているものがあるが、これ
らはいずれも単に線幅の細いパターンを得ることを目的
としており、その精度の向上を図ることのできるもので
はない。即ち、図１８（ｂ）に示すように元のパターン
の線幅をｄ0 、線幅ばらつきをΔｄ、平行移動量をΔと
すると、これらの従来技術により得られるパターンの線
幅精度はΔd/（ｄ0 −Δ）となり，これは元のパターン
の線幅精度Δd/ｄ0 よりも劣ることが明らかである。
として、特開平３−１５２２号公報や特開平３−４４９
８０号公報において述べられているものがあるが、これ
らはいずれも単に線幅の細いパターンを得ることを目的
としており、その精度の向上を図ることのできるもので
はない。即ち、図１８（ｂ）に示すように元のパターン
の線幅をｄ0 、線幅ばらつきをΔｄ、平行移動量をΔと
すると、これらの従来技術により得られるパターンの線
幅精度はΔd/（ｄ0 −Δ）となり，これは元のパターン
の線幅精度Δd/ｄ0 よりも劣ることが明らかである。
【００２１】これに対し、本実施形態では図８（ａ）に
示すように、元のパターンに線幅ばらつきΔｄが存在し
ても、形成されるパターンの寸法は平行移動量Δにのみ
依存し、Δｄには依存しないため、元のパターンの線幅
精度よりも高精度のパターンを得ることができる。以
下、より詳細に本発明を用いた、回路素子の製造方法に
ついて述べる。
示すように、元のパターンに線幅ばらつきΔｄが存在し
ても、形成されるパターンの寸法は平行移動量Δにのみ
依存し、Δｄには依存しないため、元のパターンの線幅
精度よりも高精度のパターンを得ることができる。以
下、より詳細に本発明を用いた、回路素子の製造方法に
ついて述べる。
【００２２】図３は、本実施形態で用いた回路素子製造
工程の一部分を示す断面図である。まず、図３（ａ）に
示すように、希弗酸により洗浄処理されたＳｉ基板５上
に温度９５０℃で熱酸化膜６を２００ｎｍを形成し、こ
れから製作する素子と基板との間の電気的絶縁を行う。
続いて、ＬＰＣＶＤ法により、ジシランを原料ガスと
し、基板温度４８０℃、圧力０．３Ｔｏｒｒの条件のも
とで、酸化膜上にアモルファスＳｉ膜７を３０ｎｍ堆積
する。その後、アモルファスＳｉ膜７上にポジ型レジス
ト（商品名ＺＥＰ−５２０）を回転塗布し、１７５℃に
て２分間の加熱処理を行い、膜厚８０ｎｍのレジスト８
を形成する。
工程の一部分を示す断面図である。まず、図３（ａ）に
示すように、希弗酸により洗浄処理されたＳｉ基板５上
に温度９５０℃で熱酸化膜６を２００ｎｍを形成し、こ
れから製作する素子と基板との間の電気的絶縁を行う。
続いて、ＬＰＣＶＤ法により、ジシランを原料ガスと
し、基板温度４８０℃、圧力０．３Ｔｏｒｒの条件のも
とで、酸化膜上にアモルファスＳｉ膜７を３０ｎｍ堆積
する。その後、アモルファスＳｉ膜７上にポジ型レジス
ト（商品名ＺＥＰ−５２０）を回転塗布し、１７５℃に
て２分間の加熱処理を行い、膜厚８０ｎｍのレジスト８
を形成する。
【００２３】次いで、図３（ｂ）（ｃ）に示すように、
Ｘ線にて露光を行う。この露光には、ＳＯＲ光源にミラ
ーと真空隔壁Ｂｅ膜を備えたビームラインを用いた中心
波長０．８ｎｍの露光光を使用した。さらに、前記図２
（ａ）に示すようなパターンを有する吸収体のマスクコ
ントラスト９のＸ線マスクを使用した。まず、マスクパ
ターンを照射量１１００ｍＪ／ｃｍ2 で転写し（図３
（ｂ））、続いてマスクの搭載されたステージの微動用
ピエゾ素子を駆動することにより図２（ｂ）に示すよう
にマスクを３０ｎｍ平行移動し、再び照射量１１００ｍ
Ｊ／ｃｍ2 で転写を行う（図３（ｃ））。この作業をい
わゆるステップアンドリピートにより繰り返し、Ｓｉ基
板全面に転写を行う。
Ｘ線にて露光を行う。この露光には、ＳＯＲ光源にミラ
ーと真空隔壁Ｂｅ膜を備えたビームラインを用いた中心
波長０．８ｎｍの露光光を使用した。さらに、前記図２
（ａ）に示すようなパターンを有する吸収体のマスクコ
ントラスト９のＸ線マスクを使用した。まず、マスクパ
ターンを照射量１１００ｍＪ／ｃｍ2 で転写し（図３
（ｂ））、続いてマスクの搭載されたステージの微動用
ピエゾ素子を駆動することにより図２（ｂ）に示すよう
にマスクを３０ｎｍ平行移動し、再び照射量１１００ｍ
Ｊ／ｃｍ2 で転写を行う（図３（ｃ））。この作業をい
わゆるステップアンドリピートにより繰り返し、Ｓｉ基
板全面に転写を行う。
【００２４】次いで、現像液（商品名ＺＥＰ−ＲＤ）を
用いて、２３℃にて２分間の処理の後、リンス液（ＭＩ
ＢＫ）にて１分間リンス処理を行い、図３（ｄ）に示す
ようにレジスト８の露光部分を除去する。
用いて、２３℃にて２分間の処理の後、リンス液（ＭＩ
ＢＫ）にて１分間リンス処理を行い、図３（ｄ）に示す
ようにレジスト８の露光部分を除去する。
【００２５】次いで、図３（ｅ）に示すように、ＨＢｒ
ガスを用いた反応性イオンエッチングにより、レジスト
８をマスクにして下地のアモルファスＳｉ膜７を選択エ
ッチングする。
ガスを用いた反応性イオンエッチングにより、レジスト
８をマスクにして下地のアモルファスＳｉ膜７を選択エ
ッチングする。
【００２６】次いで、図３（ｆ）に示すように、不要と
なったレジスト８の除去後、さらに絶縁膜としてＢＰＳ
Ｇ膜９を３００ｎｍ成膜した後、リソグラフィー工程に
より配線接続のための開口部パターンを形成し、ＣＨＦ
3 及びＣＯガスを用いて反応性イオンエッチングにより
Ｓｉに達する開口部１０を形成する。
なったレジスト８の除去後、さらに絶縁膜としてＢＰＳ
Ｇ膜９を３００ｎｍ成膜した後、リソグラフィー工程に
より配線接続のための開口部パターンを形成し、ＣＨＦ
3 及びＣＯガスを用いて反応性イオンエッチングにより
Ｓｉに達する開口部１０を形成する。
【００２７】次いで、図３（ｇ）に示すように、不要と
なったレジストの除去後、開口部を含めた全面に、Ｐド
ープポリＳｉ膜をＬＰＣＶＤ法により２００ｎｍ成膜
し、再びリソグラフィー工程と、ＨＢｒガスを用いた反
応性イオンエッチングにより配線パターン１１を形成す
る。この配線パターンは、回路素子と他の回路素子或い
は外部端子との間を接続するものであり、回路素子部に
用いたアモルファスＳｉ膜７を用いてこのような配線を
行うことも可能であるが、アモルファスＳｉ膜７は膜厚
が薄く抵抗が比較的大きいので、より低抵抗な配線層を
用いた。
なったレジストの除去後、開口部を含めた全面に、Ｐド
ープポリＳｉ膜をＬＰＣＶＤ法により２００ｎｍ成膜
し、再びリソグラフィー工程と、ＨＢｒガスを用いた反
応性イオンエッチングにより配線パターン１１を形成す
る。この配線パターンは、回路素子と他の回路素子或い
は外部端子との間を接続するものであり、回路素子部に
用いたアモルファスＳｉ膜７を用いてこのような配線を
行うことも可能であるが、アモルファスＳｉ膜７は膜厚
が薄く抵抗が比較的大きいので、より低抵抗な配線層を
用いた。
【００２８】ここで、アモルファスＳｉ膜７からなる素
子は、模式的には図４に示すような単電子トンネリング
素子を構成する。即ち、アモルファスＳｉ膜７ａ，７ｂ
が微小間隙を介して近接配置され、さらにアモルファス
Ｓｉ膜７ｂ，７ｃが微小間隙を介して近接配置され、７
ａ，７ｂ間及び７ｂ，７ｃ間で電子がトンネリング可能
となっている。等価回路は図４の下図に示すように、７
ａ，７ｂ間のキャパシタと７ｂ，７ｃ間のキャパシタが
直列接続されたものとなる。なお、本実施形態方法によ
る素子は、図２（ｃ）に示すように、アモルファスＳｉ
膜７ａ〜７ｃは斜めに配置されているが、基本的な構成
及び動作は図４と同じである。
子は、模式的には図４に示すような単電子トンネリング
素子を構成する。即ち、アモルファスＳｉ膜７ａ，７ｂ
が微小間隙を介して近接配置され、さらにアモルファス
Ｓｉ膜７ｂ，７ｃが微小間隙を介して近接配置され、７
ａ，７ｂ間及び７ｂ，７ｃ間で電子がトンネリング可能
となっている。等価回路は図４の下図に示すように、７
ａ，７ｂ間のキャパシタと７ｂ，７ｃ間のキャパシタが
直列接続されたものとなる。なお、本実施形態方法によ
る素子は、図２（ｃ）に示すように、アモルファスＳｉ
膜７ａ〜７ｃは斜めに配置されているが、基本的な構成
及び動作は図４と同じである。
【００２９】以上の工程を経て形成された素子の電流−
電圧特性を評価したところ、常温（２３℃）において、
単電子トンネリングの証拠であるクーロン階段が確認さ
れた。そして、同時に形成した１００個の素子の特性電
圧を、熱の影響を避けることにより測定精度の得られる
低温（４．２Ｋ）にて計測したところ、そのばらつきは
３σ値０．０３５Ｖとなっており、チップ内でのばらつ
きが十分に抑えられていることが確認された。
電圧特性を評価したところ、常温（２３℃）において、
単電子トンネリングの証拠であるクーロン階段が確認さ
れた。そして、同時に形成した１００個の素子の特性電
圧を、熱の影響を避けることにより測定精度の得られる
低温（４．２Ｋ）にて計測したところ、そのばらつきは
３σ値０．０３５Ｖとなっており、チップ内でのばらつ
きが十分に抑えられていることが確認された。
【００３０】なお、上記の実施形態では、露光プロセス
における僅かなレジスト裾引きやエッチングプロセスに
おける僅かなテーパー付与が発生した場合において、図
５（ａ）に模式的に示すように、トンネル接合部となる
べき箇所が直接接触してしまい、単電子トンネリング接
合の形成が困難となる場合がある。このような場合に
は、全体を熱酸化法により、例えば８５０℃の条件で酸
化することにより、図５（ｂ）に模式的に示すように、
トンネル接合部を適度の酸化膜により構成することが可
能となる。図中の１２は熱酸化膜、１３は熱処理により
再結晶化した結晶化Ｓｉを示している。
における僅かなレジスト裾引きやエッチングプロセスに
おける僅かなテーパー付与が発生した場合において、図
５（ａ）に模式的に示すように、トンネル接合部となる
べき箇所が直接接触してしまい、単電子トンネリング接
合の形成が困難となる場合がある。このような場合に
は、全体を熱酸化法により、例えば８５０℃の条件で酸
化することにより、図５（ｂ）に模式的に示すように、
トンネル接合部を適度の酸化膜により構成することが可
能となる。図中の１２は熱酸化膜、１３は熱処理により
再結晶化した結晶化Ｓｉを示している。
【００３１】より望ましくは、熱酸化の前に必要となる
酸化量を予め見積もり、その結果に基づいて所望の酸化
量を決定する。例えば、接合部を含むパターンの配線抵
抗を測定し、その抵抗値に基づいて所望の酸化量を決定
することにより、製品の歩留まりを大きく向上すること
ができる。また、この酸化プロセスにおける加熱処理の
際に、アモルファスＳｉの結晶化が起こるため、低抵抗
化が可能となるという利点もある。
酸化量を予め見積もり、その結果に基づいて所望の酸化
量を決定する。例えば、接合部を含むパターンの配線抵
抗を測定し、その抵抗値に基づいて所望の酸化量を決定
することにより、製品の歩留まりを大きく向上すること
ができる。また、この酸化プロセスにおける加熱処理の
際に、アモルファスＳｉの結晶化が起こるため、低抵抗
化が可能となるという利点もある。
【００３２】また同様に、下地アモルファスＳｉ膜の加
工後、ケミカル・ドライエッチング（ＣＤＥ）等の等方
性の強いエッチング工程を経ることによっても、図５
（ａ）のような仕上がりになってしまった場合の救済が
可能である。
工後、ケミカル・ドライエッチング（ＣＤＥ）等の等方
性の強いエッチング工程を経ることによっても、図５
（ａ）のような仕上がりになってしまった場合の救済が
可能である。
【００３３】（第２の実施形態）図６は、本発明の第２
の実施形態で用いた回路素子製造工程の一部分を示す断
面図である。
の実施形態で用いた回路素子製造工程の一部分を示す断
面図である。
【００３４】まず、先の第１の実施形態と同様に、前記
図３（ａ）に示すように、Ｓｉ基板５上に熱酸化膜６を
２００ｎｍ形成し、さらにアモルファスＳｉ膜７を３０
ｎｍを堆積し、その上にポジ型レジストを回転塗布し加
熱処理を行うことにより、膜厚８０ｎｍのレジスト８を
形成する。
図３（ａ）に示すように、Ｓｉ基板５上に熱酸化膜６を
２００ｎｍ形成し、さらにアモルファスＳｉ膜７を３０
ｎｍを堆積し、その上にポジ型レジストを回転塗布し加
熱処理を行うことにより、膜厚８０ｎｍのレジスト８を
形成する。
【００３５】次いで、図６（ａ）（ｂ）に示すように、
Ｘ線にて露光を行う。この露光には、ＳＯＲ光原にミラ
ーと真空隔壁Ｂｅ膜を備えたビームラインを用いた中心
波長０．８ｎｍの露光光を使用した。さらに、図７
（ａ）に示すパターンを有する吸収体のマスクコントラ
スト９のＸ線マスクを使用した。まず、図７（ａ）の形
状のマスクパターンを照射量９５０ｍＪ／ｃｍ2 で転写
し（図６（ａ））、次に図７（ｂ）に示すようにマスク
を２０ｎｍ平行移動し、再び照射量１０５０ｍＪ／ｃｍ
2 で転写を行い（図６（ｂ））、さらにマスクを３０ｎ
ｍ平行移動して、照射量１０５０ｍＪ／ｃｍ2 で転写を
行い（図示せず）、もう一度マスクを２０ｎｍ平行移動
して、照射量９５０ｍＪ／ｃｍ2 で転写を行う（図示せ
ず）。この作業をいわゆるステップアンドリピートによ
り繰り返し、Ｓｉ基板全面に転写を行う。
Ｘ線にて露光を行う。この露光には、ＳＯＲ光原にミラ
ーと真空隔壁Ｂｅ膜を備えたビームラインを用いた中心
波長０．８ｎｍの露光光を使用した。さらに、図７
（ａ）に示すパターンを有する吸収体のマスクコントラ
スト９のＸ線マスクを使用した。まず、図７（ａ）の形
状のマスクパターンを照射量９５０ｍＪ／ｃｍ2 で転写
し（図６（ａ））、次に図７（ｂ）に示すようにマスク
を２０ｎｍ平行移動し、再び照射量１０５０ｍＪ／ｃｍ
2 で転写を行い（図６（ｂ））、さらにマスクを３０ｎ
ｍ平行移動して、照射量１０５０ｍＪ／ｃｍ2 で転写を
行い（図示せず）、もう一度マスクを２０ｎｍ平行移動
して、照射量９５０ｍＪ／ｃｍ2 で転写を行う（図示せ
ず）。この作業をいわゆるステップアンドリピートによ
り繰り返し、Ｓｉ基板全面に転写を行う。
【００３６】次いで、現像液（ＺＥＰ−ＲＤ）を用いて
２３℃にて２分間の処理の後、リンス液（ＭＩＢＫ）に
て１分間リンス処理を行い、図６（ｃ）に示すように、
レジストの露光部分を除去する。
２３℃にて２分間の処理の後、リンス液（ＭＩＢＫ）に
て１分間リンス処理を行い、図６（ｃ）に示すように、
レジストの露光部分を除去する。
【００３７】次いで、図６（ｄ）に示すように、ＨＢｒ
ガスを用いた反応性イオンエッチングにより、レジスト
８をマスクにして下地のアモルファスＳｉ膜７を選択エ
ッチングする。
ガスを用いた反応性イオンエッチングにより、レジスト
８をマスクにして下地のアモルファスＳｉ膜７を選択エ
ッチングする。
【００３８】次いで、図６（ｅ）に示すように、不要と
なったレジスト８を除去した後、８５０℃の条件で熱酸
化を行って熱酸化膜１２を形成し、トンネル接合部を所
望の形状に形成した。
なったレジスト８を除去した後、８５０℃の条件で熱酸
化を行って熱酸化膜１２を形成し、トンネル接合部を所
望の形状に形成した。
【００３９】次いで、図６（ｆ）に示すように、絶縁膜
としてＢＰＳＧ膜９を３００ｎｍ成膜し、その後に、リ
ソグラフィー工程により配線接続のための開口部パター
ンを形成し、ＣＨＦ3 とＣＯガスを用いた反応性イオン
エッチングによりＳｉに達する開口部１０を形成する。
としてＢＰＳＧ膜９を３００ｎｍ成膜し、その後に、リ
ソグラフィー工程により配線接続のための開口部パター
ンを形成し、ＣＨＦ3 とＣＯガスを用いた反応性イオン
エッチングによりＳｉに達する開口部１０を形成する。
【００４０】次いで、図６（ｇ）に示すように、不要と
なったレジストの除去後、開口部を含めた全面に、Ｐド
ープポリＳｉ膜をＣＶＤ法により成膜し、再びリソグラ
フィー工程と、ＨＢｒガスを用いた反応性イオンエッチ
ングにより配線パターン１１を形成する。
なったレジストの除去後、開口部を含めた全面に、Ｐド
ープポリＳｉ膜をＣＶＤ法により成膜し、再びリソグラ
フィー工程と、ＨＢｒガスを用いた反応性イオンエッチ
ングにより配線パターン１１を形成する。
【００４１】以上の工程を経て形成された素子は、中間
の島が、比較的小さな両端の島に挟まれた、いわゆる多
重接合を形成しているので、安定した電荷の保存が可能
となり、応用面での効果が極めて大きい。このような複
雑な形状は、通常の露光方法を用いた場合には、形成す
ることが難しく、たとえ形成できたとしても、チップ内
でのばらつきを抑制することは容易でないが、本実施形
態を用いることにより、ばらつきを抑えて形成すること
が可能となる。
の島が、比較的小さな両端の島に挟まれた、いわゆる多
重接合を形成しているので、安定した電荷の保存が可能
となり、応用面での効果が極めて大きい。このような複
雑な形状は、通常の露光方法を用いた場合には、形成す
ることが難しく、たとえ形成できたとしても、チップ内
でのばらつきを抑制することは容易でないが、本実施形
態を用いることにより、ばらつきを抑えて形成すること
が可能となる。
【００４２】以上の実施形態においては、導電性薄膜と
してＳｉを用いたが、電気伝導度を向上させるために
Ｂ，Ｐ，Ａｓ等の各種の不純物を添加することは勿論の
こと、他の材料、例えばＧｅ，ＧａＡｓ等の半導体やＡ
ｌ，Ｃｒ，Ｗ，Ｔａ等の金属、或いは合金等の混合物を
用いても構わない。また、加工の方法に関しても反応性
イオンエッチングに限らず、選択ドーピングによる導電
部と非導電部の形成等を用いることが可能である。そし
て、酸化の方法も熱酸化に限らず、酸素プラズマにさら
す等、他の方法を用いても構わない。
してＳｉを用いたが、電気伝導度を向上させるために
Ｂ，Ｐ，Ａｓ等の各種の不純物を添加することは勿論の
こと、他の材料、例えばＧｅ，ＧａＡｓ等の半導体やＡ
ｌ，Ｃｒ，Ｗ，Ｔａ等の金属、或いは合金等の混合物を
用いても構わない。また、加工の方法に関しても反応性
イオンエッチングに限らず、選択ドーピングによる導電
部と非導電部の形成等を用いることが可能である。そし
て、酸化の方法も熱酸化に限らず、酸素プラズマにさら
す等、他の方法を用いても構わない。
【００４３】また、転写に用いるマスクのパターンも、
図２（ａ）や図７（ａ）のようなパターンに限らず、例
えば図８（ａ）のようなパターンを用いて、２回の露光
を行い、図８（ｂ）のようなパターンを得ることも可能
である。
図２（ａ）や図７（ａ）のようなパターンに限らず、例
えば図８（ａ）のようなパターンを用いて、２回の露光
を行い、図８（ｂ）のようなパターンを得ることも可能
である。
【００４４】また、転写の際の平行移動を、マスクの搭
載されたステージの微動用ピエゾ素子を駆動することに
より行ったが、ウェハの搭載されたステージの微動用ピ
エゾ素子を駆動することにより行うことも当然可能であ
る。この他にも、例えば、露光用のビームラインに設置
されている露光領域拡大用の揺動ミラーを平行移動し
て、マスク面とウェハ面に対する露光光の入射角を変化
させることにより転写位置を平行移動させることも可能
である。
載されたステージの微動用ピエゾ素子を駆動することに
より行ったが、ウェハの搭載されたステージの微動用ピ
エゾ素子を駆動することにより行うことも当然可能であ
る。この他にも、例えば、露光用のビームラインに設置
されている露光領域拡大用の揺動ミラーを平行移動し
て、マスク面とウェハ面に対する露光光の入射角を変化
させることにより転写位置を平行移動させることも可能
である。
【００４５】即ち、図９に示すように、第１回目の露光
を行う際のミラー１６の位置と第２回目の露光を行う際
のミラー１６の位置がウェハ面内方向にδ異なる場合、
ミラー１６からマスク１７までの距離をＬ、マスク１７
とウェハ１８の距離をＧとすると、２回の露光でパター
ンの転写される位置はＧδ／Ｌ異なることが分る。よっ
て、例えばＬ＝１０ｍのビームラインでＧ＝１０μｍの
条件で露光を行う場合には、ミラーをウェハ面内方向で
３ｃｍ移動させることにより（δ＝３ｃｍ）、パターン
の転写される位置を３０ｎｍ平行移動することができ
る。
を行う際のミラー１６の位置と第２回目の露光を行う際
のミラー１６の位置がウェハ面内方向にδ異なる場合、
ミラー１６からマスク１７までの距離をＬ、マスク１７
とウェハ１８の距離をＧとすると、２回の露光でパター
ンの転写される位置はＧδ／Ｌ異なることが分る。よっ
て、例えばＬ＝１０ｍのビームラインでＧ＝１０μｍの
条件で露光を行う場合には、ミラーをウェハ面内方向で
３ｃｍ移動させることにより（δ＝３ｃｍ）、パターン
の転写される位置を３０ｎｍ平行移動することができ
る。
【００４６】さらに、実施形態ではリソグラフィー工程
としてＸ線を利用したが、他のリソグラフィー手段、例
えば紫外線，電子線，イオンビーム等を用いることも可
能であり、その応用例としても、各種の微細素子に応用
可能である。
としてＸ線を利用したが、他のリソグラフィー手段、例
えば紫外線，電子線，イオンビーム等を用いることも可
能であり、その応用例としても、各種の微細素子に応用
可能である。
【００４７】（第３の実施形態）次に本発明を応用し
て、別の素子を作成した例を示す。図１０（ａ）に、従
来の単電子トンネリング素子の基本構成を示す。同一レ
イヤーである導電体層５１ａ，５１ｂ，５１ｃは、５１
ａ，５１ｂが微小間隙を介して近接配置され、同様に５
１ｂ，５１ｃが微小間隙を介して近接配置され、これら
の上に、絶縁層を介して別レイヤーの導電体層５３が形
成されている。ここで、導電体層５１ａ，５１ｃをソー
ス・ドレイン（Ｓ，Ｄ）、導電体層５３をゲート（Ｇ）
と見なすことにより、トランジスタと考えることができ
る。しかし、この構造では、ゲートＧの電位によりソー
ス・ドレインＳ，Ｄの電位が影響を受ける問題がある。
て、別の素子を作成した例を示す。図１０（ａ）に、従
来の単電子トンネリング素子の基本構成を示す。同一レ
イヤーである導電体層５１ａ，５１ｂ，５１ｃは、５１
ａ，５１ｂが微小間隙を介して近接配置され、同様に５
１ｂ，５１ｃが微小間隙を介して近接配置され、これら
の上に、絶縁層を介して別レイヤーの導電体層５３が形
成されている。ここで、導電体層５１ａ，５１ｃをソー
ス・ドレイン（Ｓ，Ｄ）、導電体層５３をゲート（Ｇ）
と見なすことにより、トランジスタと考えることができ
る。しかし、この構造では、ゲートＧの電位によりソー
ス・ドレインＳ，Ｄの電位が影響を受ける問題がある。
【００４８】そこで本実施形態では、図１０（ｂ）に示
すように、ソース・ドレインＳ，Ｄのレイヤーとゲート
Ｇのレイヤーとの間に、導電体層５２ａ，５２ｂ，５２
ｃの新たなレイヤーを設け、上側のレイヤーである導電
体層５２ａ，５２ｃは接地、導電体層５２ｂはフローテ
ィングにしている。このような構成であれば、ゲートＧ
による電界は上側の導電体層５２ｂがフローティングで
あるため、下側の導電体層５１ｂに加えることができ、
しかも接地された導電体層５２ａ，５２ｃによって、ゲ
ートＧの電位でソース・ドレインＳ，Ｄの電位が影響を
受けることを防止できる。
すように、ソース・ドレインＳ，Ｄのレイヤーとゲート
Ｇのレイヤーとの間に、導電体層５２ａ，５２ｂ，５２
ｃの新たなレイヤーを設け、上側のレイヤーである導電
体層５２ａ，５２ｃは接地、導電体層５２ｂはフローテ
ィングにしている。このような構成であれば、ゲートＧ
による電界は上側の導電体層５２ｂがフローティングで
あるため、下側の導電体層５１ｂに加えることができ、
しかも接地された導電体層５２ａ，５２ｃによって、ゲ
ートＧの電位でソース・ドレインＳ，Ｄの電位が影響を
受けることを防止できる。
【００４９】図１１に、本実施形態に係わる単電子トン
ネリング素子の具体的構成を説明するための平面図
（ａ）と断面図（ｂ）（ｃ）を示す。また、この図１１
（ｃ）に対応する形成過程の断面図を図１２〜図１４に
示す。なお、図１１（ｃ）及び図１２〜図１４に示す断
面図は、便宜上、素子の中心から僅かにずれた位置の断
面を表している。
ネリング素子の具体的構成を説明するための平面図
（ａ）と断面図（ｂ）（ｃ）を示す。また、この図１１
（ｃ）に対応する形成過程の断面図を図１２〜図１４に
示す。なお、図１１（ｃ）及び図１２〜図１４に示す断
面図は、便宜上、素子の中心から僅かにずれた位置の断
面を表している。
【００５０】まず、図１２（ａ）に示すように、希弗酸
により洗浄処理されたＳｉ基板５上に、温度９５０℃で
熱酸化膜６を２００ｎｍを形成し、これから製作する素
子と基板との間の電気的絶縁を行う。次いで、図１２
（ｂ）に示すように、スパッタリング法により膜厚２０
０ｎｍのタングステンを成膜した後に、膜厚２００ｎｍ
のポジレジストを塗布し、通常のＸ線リソグラフィ工程
により配線パターンを形成する。得られたレジストパタ
ーンをもとに、フッ素系ガスを用いて反応性イオンエッ
チングによりタングステン膜を加工し、第１の配線１９
を形成する。
により洗浄処理されたＳｉ基板５上に、温度９５０℃で
熱酸化膜６を２００ｎｍを形成し、これから製作する素
子と基板との間の電気的絶縁を行う。次いで、図１２
（ｂ）に示すように、スパッタリング法により膜厚２０
０ｎｍのタングステンを成膜した後に、膜厚２００ｎｍ
のポジレジストを塗布し、通常のＸ線リソグラフィ工程
により配線パターンを形成する。得られたレジストパタ
ーンをもとに、フッ素系ガスを用いて反応性イオンエッ
チングによりタングステン膜を加工し、第１の配線１９
を形成する。
【００５１】次いで、図１２（ｃ）に示すように、ＴＥ
ＯＳを主原料とするＣＶＤ法により、ＳｉＯ2 からなる
膜厚３００ｎｍの第１の層間絶縁膜２０を形成した後、
膜厚２００ｎｍのポジレジストを塗布し、通常のＸ線リ
ソグラフィ工程により接続孔パターンを形成する。得ら
れたレジストパターンをもとに、ＣＨＦ3 及びＣＯガス
を用いて反応性イオンエッチングにより第１の配線に達
する接続孔２７ａを形成した後、この接続孔を埋め込む
タングステンをＣＶＤ法により成膜し、接続孔以外の部
分に成膜された余分のタングステンをＣＭＰにより除去
すると共に、平らな表面形状を得る。
ＯＳを主原料とするＣＶＤ法により、ＳｉＯ2 からなる
膜厚３００ｎｍの第１の層間絶縁膜２０を形成した後、
膜厚２００ｎｍのポジレジストを塗布し、通常のＸ線リ
ソグラフィ工程により接続孔パターンを形成する。得ら
れたレジストパターンをもとに、ＣＨＦ3 及びＣＯガス
を用いて反応性イオンエッチングにより第１の配線に達
する接続孔２７ａを形成した後、この接続孔を埋め込む
タングステンをＣＶＤ法により成膜し、接続孔以外の部
分に成膜された余分のタングステンをＣＭＰにより除去
すると共に、平らな表面形状を得る。
【００５２】次いで、図１２（ｄ）に示すように、ＬＰ
ＣＶＤ法により、ジシランを原料ガスとしホスフィンを
添加して、基板温度４８０℃、圧力０．３Ｔｏｒｒの条
件のもとで酸化膜上にリンを添加した第１のアモルファ
スＳｉ膜２１を３０ｎｍを堆積する。
ＣＶＤ法により、ジシランを原料ガスとしホスフィンを
添加して、基板温度４８０℃、圧力０．３Ｔｏｒｒの条
件のもとで酸化膜上にリンを添加した第１のアモルファ
スＳｉ膜２１を３０ｎｍを堆積する。
【００５３】次いで、図１２（ｅ）に示すように、アモ
ルファスＳｉ膜２１の上にＴＥＯＳを主原料とするＣＶ
Ｄ法により、ＳｉＯ2 からなる膜厚１０ｎｍの第２の層
間絶縁膜２２を形成し、さらにＬＰＣＶＤ法により、ジ
シラン原料ガスとしポスフィンを添加して、基板温度４
８０℃、圧力０．３Ｔｏｒｒの条件のもとで酸化膜上に
リンを添加した第２のアモルファスＳｉ膜２３を３０ｎ
ｍ堆積する。
ルファスＳｉ膜２１の上にＴＥＯＳを主原料とするＣＶ
Ｄ法により、ＳｉＯ2 からなる膜厚１０ｎｍの第２の層
間絶縁膜２２を形成し、さらにＬＰＣＶＤ法により、ジ
シラン原料ガスとしポスフィンを添加して、基板温度４
８０℃、圧力０．３Ｔｏｒｒの条件のもとで酸化膜上に
リンを添加した第２のアモルファスＳｉ膜２３を３０ｎ
ｍ堆積する。
【００５４】次いで、図１２（ｆ）に示すように、第２
のアモルファスＳｉ膜２３上にポジレジスト（ＺＥＰ−
５２０）を回転塗布し、１７５℃にて２分間の加熱処理
を行い、膜厚８０ｎｍのレジスト膜８を形成する。
のアモルファスＳｉ膜２３上にポジレジスト（ＺＥＰ−
５２０）を回転塗布し、１７５℃にて２分間の加熱処理
を行い、膜厚８０ｎｍのレジスト膜８を形成する。
【００５５】次いで、Ｘ線にて露光を行う。露光はＳＯ
Ｒ光源にミラーと真空隔壁Ｂｅ膜を備えたビームライン
を用いた中心波長０．８ｎｍの露光光を用いて、吸収体
のマスクコントラスト９のＸ線マスクを使用し、まず前
記図２（ａ）の形状のマスクパターンを照射量１１００
ｍＪ／ｃｍ2 で転写し、次にマスクの搭載されたステー
ジの微動用ピエゾ素子を駆動することにより前記図２
（ｂ）に示すようにマスクを３０ｎｍ平行移動し、再び
照射量１１００ｍＪ／ｃｍ2 で転写を行う。この作業を
いわゆるステップアンドリピートにより繰り返し、Ｓｉ
基板全面に転写を行う。そして、現像液（ＺＥＰ−Ｒ
Ｄ）を用いて２３℃にて２分間の処理の後、リンス液
（ＭＩＢＫ）にて１分間リンス処理を行い、図１３
（ｇ）に示すように、レジスト８の露光部分を除去す
る。
Ｒ光源にミラーと真空隔壁Ｂｅ膜を備えたビームライン
を用いた中心波長０．８ｎｍの露光光を用いて、吸収体
のマスクコントラスト９のＸ線マスクを使用し、まず前
記図２（ａ）の形状のマスクパターンを照射量１１００
ｍＪ／ｃｍ2 で転写し、次にマスクの搭載されたステー
ジの微動用ピエゾ素子を駆動することにより前記図２
（ｂ）に示すようにマスクを３０ｎｍ平行移動し、再び
照射量１１００ｍＪ／ｃｍ2 で転写を行う。この作業を
いわゆるステップアンドリピートにより繰り返し、Ｓｉ
基板全面に転写を行う。そして、現像液（ＺＥＰ−Ｒ
Ｄ）を用いて２３℃にて２分間の処理の後、リンス液
（ＭＩＢＫ）にて１分間リンス処理を行い、図１３
（ｇ）に示すように、レジスト８の露光部分を除去す
る。
【００５６】次いで、図１３（ｈ）に示すように、ＨＢ
ｒガスを用いた反応性イオンエッチングにより、レジス
ト８をマスクにして下地の第２のアモルファスＳｉ膜２
３を加工する。続いて、図１３（ｉ）に示すように、使
用するガスをＣＨＦ3 及びＣＯガスに代えて、さらに反
応性イオンエッチングにより第２の層間絶縁膜を加工し
た後、再びＨＢｒガスを用いて反応性イオンエッチング
を行い、第１のアモルファスＳｉを加工する。
ｒガスを用いた反応性イオンエッチングにより、レジス
ト８をマスクにして下地の第２のアモルファスＳｉ膜２
３を加工する。続いて、図１３（ｉ）に示すように、使
用するガスをＣＨＦ3 及びＣＯガスに代えて、さらに反
応性イオンエッチングにより第２の層間絶縁膜を加工し
た後、再びＨＢｒガスを用いて反応性イオンエッチング
を行い、第１のアモルファスＳｉを加工する。
【００５７】次いで、不要となったレジストの除去後、
８５０℃の条件でＮＯガスを添加した熱酸窒化を行い、
図１３（ｊ）に示すように、トンネル接合部を所望の形
状に形成すると同時に表面に酸窒化膜２４を形成する。
８５０℃の条件でＮＯガスを添加した熱酸窒化を行い、
図１３（ｊ）に示すように、トンネル接合部を所望の形
状に形成すると同時に表面に酸窒化膜２４を形成する。
【００５８】次いで、再びスパッタリング法により膜厚
３００ｎｍのタングステンを成膜した後に、膜厚２００
ｎｍのポジレジストを塗布し、通常のＸ線リソグラフィ
工程により第２の配線パターンを形成する。得られたレ
ジストパターンをもとに、弗素系ガスを用いて反応性イ
オンエッチングによりタングンテン膜を加工し、図１４
（ｋ）に示すように、第２の配線２５を形成する。さら
に、図１４（ｌ）に示すように、第３の層間絶縁膜２６
としてＢＰＳＧ膜を３００ｎｍ成膜した後、通常のリソ
グラフィー工程により配線接続のための開口部パターン
を形成し、ＣＨＦ3 及びＣＯガスを用いて反応性イオン
エッチングによりＳｉに達する接続孔２７ｂを形成す
る。
３００ｎｍのタングステンを成膜した後に、膜厚２００
ｎｍのポジレジストを塗布し、通常のＸ線リソグラフィ
工程により第２の配線パターンを形成する。得られたレ
ジストパターンをもとに、弗素系ガスを用いて反応性イ
オンエッチングによりタングンテン膜を加工し、図１４
（ｋ）に示すように、第２の配線２５を形成する。さら
に、図１４（ｌ）に示すように、第３の層間絶縁膜２６
としてＢＰＳＧ膜を３００ｎｍ成膜した後、通常のリソ
グラフィー工程により配線接続のための開口部パターン
を形成し、ＣＨＦ3 及びＣＯガスを用いて反応性イオン
エッチングによりＳｉに達する接続孔２７ｂを形成す
る。
【００５９】次いで、図１４（ｍ）に示すように、不要
となったレジストの除去後、接続孔を含めた全面に、Ｐ
ドープポリＳｉ膜をＬＰＣＶＤ法により５００ｎｍ成膜
し、再び通常のリソグラフィー工程と、ＨＢｒガスを用
いた反応性イオンエッチングにより第３の配線パターン
２８を形成する。この後、通常の回路素子と同様に保護
絶縁膜を形成し、各配線に接続を行う。
となったレジストの除去後、接続孔を含めた全面に、Ｐ
ドープポリＳｉ膜をＬＰＣＶＤ法により５００ｎｍ成膜
し、再び通常のリソグラフィー工程と、ＨＢｒガスを用
いた反応性イオンエッチングにより第３の配線パターン
２８を形成する。この後、通常の回路素子と同様に保護
絶縁膜を形成し、各配線に接続を行う。
【００６０】以上の工程を経て形成された素子は、第１
の配線層がソース・ドレインへの接続線に、第２の配線
層がゲートに対応する、３端子素子となる。第３の配線
層は通常接地電位におかれ、ゲートとなる第２の配線層
に印加された電圧により形成される電界が、中間の島の
みに影響を与え、ソース・ドレインには影響を及ぼさな
いようにするために用いる。これにより、ゲートの電位
によりソース・ドレイン間の電流・電圧特性を制御する
ことが可能となる。
の配線層がソース・ドレインへの接続線に、第２の配線
層がゲートに対応する、３端子素子となる。第３の配線
層は通常接地電位におかれ、ゲートとなる第２の配線層
に印加された電圧により形成される電界が、中間の島の
みに影響を与え、ソース・ドレインには影響を及ぼさな
いようにするために用いる。これにより、ゲートの電位
によりソース・ドレイン間の電流・電圧特性を制御する
ことが可能となる。
【００６１】この素子が機能するためには、少なくとも
１つの絶縁体層を挟む２つの導電体層を形成し、これら
の層を、くびれを有するパターンを、第１の露光の後
に、くびれ部分の線分と平行でない方向に、パターンを
平行移動し、第２の露光を行うことにより形成されたレ
ジストパターンにより加工し、２つの導電体層の少なく
とも一方に、絶縁体層を介して別の導電体層を隣接させ
て形成してあれば良く、他の配線層等の配置には大きな
自由度がある。例えば図１５に示すような様々な断面形
状の素子が形成可能であり、また平面形状に関しても図
１６及び図１７に示すような様々な形状・配置の素子を
形成することができる。
１つの絶縁体層を挟む２つの導電体層を形成し、これら
の層を、くびれを有するパターンを、第１の露光の後
に、くびれ部分の線分と平行でない方向に、パターンを
平行移動し、第２の露光を行うことにより形成されたレ
ジストパターンにより加工し、２つの導電体層の少なく
とも一方に、絶縁体層を介して別の導電体層を隣接させ
て形成してあれば良く、他の配線層等の配置には大きな
自由度がある。例えば図１５に示すような様々な断面形
状の素子が形成可能であり、また平面形状に関しても図
１６及び図１７に示すような様々な形状・配置の素子を
形成することができる。
【００６２】即ち、図１５（ａ）（ｃ）に示すように、
絶縁体層を挟む２つの導電体層に対してゲートを下側に
配置してもよいし、図１５（ｂ）（ｃ）に示すように、
下側の導電体層からの電極引き出しを上側にしてもよい
し、図１５（ｄ）に示すように、上側の導電体層からの
電極引き出しを下側にしてもよい。また、配線の配置と
しては、図１６（ａ）に示すように配線１９，２８を上
下に重ねて２本分の領域を使う、図１６（ｂ）に示すよ
うに配線１９，２８をずらして配置し、かつ配線２８は
共通にして３本分の領域を使う、図１６（ｃ）に示すよ
うに配線１９，２８をずらして４本分の領域を使うよう
にしてもよい。さらに、回路素子をアレイ配置する場合
は、図１７（ｄ）（ｅ）に示すようにレイアウトすれば
よい。
絶縁体層を挟む２つの導電体層に対してゲートを下側に
配置してもよいし、図１５（ｂ）（ｃ）に示すように、
下側の導電体層からの電極引き出しを上側にしてもよい
し、図１５（ｄ）に示すように、上側の導電体層からの
電極引き出しを下側にしてもよい。また、配線の配置と
しては、図１６（ａ）に示すように配線１９，２８を上
下に重ねて２本分の領域を使う、図１６（ｂ）に示すよ
うに配線１９，２８をずらして配置し、かつ配線２８は
共通にして３本分の領域を使う、図１６（ｃ）に示すよ
うに配線１９，２８をずらして４本分の領域を使うよう
にしてもよい。さらに、回路素子をアレイ配置する場合
は、図１７（ｄ）（ｅ）に示すようにレイアウトすれば
よい。
【００６３】また、ここで述べた配線層や導電体層とし
ては金属やドープされた半導体を成膜した後エッチング
する方法だけでなく、選択ドーピングによる導電部と非
導電部の形成等を用いることが可能であり、層間絶縁膜
としても熱酸化やＣＶＤ法、スパッタリング法，回転塗
布法等による酸化膜、窒化膜，酸窒化膜等の多種多様な
方法や材料を使用することができる。その他、本発明の
要旨を逸脱しない範囲で、種々変形して実施することが
できる。
ては金属やドープされた半導体を成膜した後エッチング
する方法だけでなく、選択ドーピングによる導電部と非
導電部の形成等を用いることが可能であり、層間絶縁膜
としても熱酸化やＣＶＤ法、スパッタリング法，回転塗
布法等による酸化膜、窒化膜，酸窒化膜等の多種多様な
方法や材料を使用することができる。その他、本発明の
要旨を逸脱しない範囲で、種々変形して実施することが
できる。
【００６４】
【発明の効果】以上詳述したように本発明によれば、く
びれを有するパターンに対し、第１の露光を行った後
に、くびれ部分の線分と平行でない方向にパターンを平
行移動し、さらに第２の露光を行うことによって、通常
の露光方法を用いた場合の限界よりも微細なパターン
を、実用的なスループットと精度で形成することが可能
となる。
びれを有するパターンに対し、第１の露光を行った後
に、くびれ部分の線分と平行でない方向にパターンを平
行移動し、さらに第２の露光を行うことによって、通常
の露光方法を用いた場合の限界よりも微細なパターン
を、実用的なスループットと精度で形成することが可能
となる。
【図１】第１の実施形態で用いた回路素子製造工程の一
部分を示す作業工程図。
部分を示す作業工程図。
【図２】第１の実施形態におけるパターン形成原理を説
明するための平面図。
明するための平面図。
【図３】第１の実施形態で用いた回路素子製造工程の一
部分を示す断面図。
部分を示す断面図。
【図４】第１の実施形態における単電子トンネリング素
子の基本構成を示す図。
子の基本構成を示す図。
【図５】第１の実施形態の変形例を示す図。
【図６】第２の実施形態で用いた回路素子製造工程の一
部分を示す作業工程図。
部分を示す作業工程図。
【図７】第２の実施形態におけるパターン形成原理を説
明するための平面図。
明するための平面図。
【図８】第２の実施形態におけるパターン形成原理を説
明するための平面図。
明するための平面図。
【図９】転写の際の平行移動のために反射ミラーを用い
た例を示す図。
た例を示す図。
【図１０】単電子トンネリング素子の基本構成を示す
図。
図。
【図１１】第３の実施形態に係わる単電子トンネリング
素子の具体的構成を示す平面図と断面図。
素子の具体的構成を示す平面図と断面図。
【図１２】第３の実施形態に係わる単電子トンネリング
素子の製造工程を示す断面図。
素子の製造工程を示す断面図。
【図１３】第３の実施形態に係わる単電子トンネリング
素子の製造工程を示す断面図。
素子の製造工程を示す断面図。
【図１４】第３の実施形態に係わる単電子トンネリング
素子の製造工程を示す断面図。
素子の製造工程を示す断面図。
【図１５】本発明の変形例を示す断面図。
【図１６】本発明の変形例を示す平面図。
【図１７】本発明の変形例を示す平面図。
【図１８】本発明と従来例とを比較して示す図。
１…マスクパターン（遮光部） ２…第１回目の転写時のマスクパターン ３…第２回目の転写時のマスクパターン ４…トンネル接合 ５…Ｓｉ基板 ６…熱酸化膜（ＳｉＯ2 ） ７…アモルファスＳｉ ８…レジスト ９…ＢＰＳＧ １０…開口部 １１…配線パターン １２…熱酸化膜（ＳｉＯ2 ） １３…結晶化Ｓｉ １４…第３回目の転写時のマスクパターン １５…第４回目の転写時のマスクパターン １６…ミラー １７…マスク １８…ウェハ １９…第１の配線 ２０…第１の層間膜 ２１…第１のアモルファスＳｉ ２２…第２の層間膜 ２３…第２のアモルファスＳｉ ２４，２４ａ…酸窒化膜 ２５…第２の配線 ２６…第３の層間膜 ２７ａ、２７ｂ…接続孔 ２８…第３の配線 ２９…接続線
Claims (3)
- 【請求項１】被露光基板に、くびれを有するパターンを
転写する第１の露光を行うステップと、転写位置を前記
くびれ部分の線分と平行でない方向に回路素子の大きさ
の範囲内で平行移動させるステップと、前記被露光基板
に前記パターンと同じパターンを転写する第２の露光を
行うステップとを含むことを特徴とする回路素子の製造
方法。 - 【請求項２】パターンにくびれを有するマスクを用い
て、被露光基板に第１の露光を行うステップと、転写位
置を前記くびれ部分の線分と平行でない方向にマスクの
最小線幅の前記被露光基板上に対応する大きさの範囲内
で平行移動させるステップと、前記マスクを用いて第２
の露光を行うステップとを含むことを特徴とする回路素
子の製造方法。 - 【請求項３】少なくとも１つの絶縁体層を挟む２つの導
電体層を形成するステップと、２つの導電体層の一方の
上に、パターンにくびれを有するマスクを用いて第１の
露光を行った後に、くびれ部分の線分と平行でない方向
にパターンを平行移動し、該マスクを用いて第２の露光
を行ってレジストパターンを形成するステップと、前記
レジストパターンをマスクに前記各層を選択エッチング
するステップと、前記２つの導電体層の少なくとも一方
に隣接した、別の絶縁膜を介して電極を形成するステッ
プとを含むことを特徴とする回路素子の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33990297A JP3397663B2 (ja) | 1997-03-19 | 1997-12-10 | 回路素子の製造方法 |
| US09/042,653 US6248508B1 (en) | 1997-03-19 | 1998-03-17 | Manufacturing a circuit element |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-65639 | 1997-03-19 | ||
| JP6563997 | 1997-03-19 | ||
| JP33990297A JP3397663B2 (ja) | 1997-03-19 | 1997-12-10 | 回路素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10321520A true JPH10321520A (ja) | 1998-12-04 |
| JP3397663B2 JP3397663B2 (ja) | 2003-04-21 |
Family
ID=26406780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33990297A Expired - Fee Related JP3397663B2 (ja) | 1997-03-19 | 1997-12-10 | 回路素子の製造方法 |
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| Country | Link |
|---|---|
| US (1) | US6248508B1 (ja) |
| JP (1) | JP3397663B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001084235A2 (en) * | 2000-04-28 | 2001-11-08 | Infineon Technologies North America Corp. | Multiple exposure process for formation of dense rectangular arrays |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000208394A (ja) * | 1999-01-12 | 2000-07-28 | Mitsubishi Electric Corp | 半導体装置、半導体装置の製造方法およびそれに用いるレジストパタ―ン形成方法と露光装置 |
| US6670109B2 (en) * | 2001-08-29 | 2003-12-30 | Micron Technology, Inc. | Photolithographic methods of using a single reticle to form overlapping patterns |
| FR2831966A1 (fr) * | 2001-11-06 | 2003-05-09 | Louis Vervoort | Appareil de photolithographie incorporant un dispositif de deplacement actionne par un element piezoelectrique et procede de photolithographie comprenant un deplacement de regions exposees |
| US6649469B1 (en) * | 2002-10-11 | 2003-11-18 | Micron Technology, Inc. | Methods of forming capacitors |
| US7358146B2 (en) * | 2003-06-24 | 2008-04-15 | Micron Technology, Inc. | Method of forming a capacitor |
| US7153778B2 (en) * | 2004-02-20 | 2006-12-26 | Micron Technology, Inc. | Methods of forming openings, and methods of forming container capacitors |
| RU2262126C1 (ru) * | 2004-08-20 | 2005-10-10 | Иванова Наталия Викторовна | Способ получения изображения на чувствительном к используемому излучению материале, способ получения бинарной голограммы (варианты) и способ получения изображения с использованием голограммы |
| JP5858126B2 (ja) * | 2014-11-20 | 2016-02-10 | セイコーエプソン株式会社 | 液体噴射装置 |
| JP6484491B2 (ja) * | 2015-04-10 | 2019-03-13 | 株式会社ニューフレアテクノロジー | 荷電粒子ビーム描画装置及び荷電粒子ビーム描画方法 |
| CN106298461B (zh) | 2015-05-20 | 2020-07-28 | 联华电子股份有限公司 | 制作不连续直线图案的方法与不连续直线图案结构 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH031522A (ja) | 1989-05-29 | 1991-01-08 | Sony Corp | レジストパターン形成法 |
| JPH0344980A (ja) | 1989-07-13 | 1991-02-26 | Citizen Watch Co Ltd | Ｍｉｍ素子基板の製造方法 |
| JPH04212426A (ja) * | 1990-06-21 | 1992-08-04 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5811222A (en) * | 1996-06-24 | 1998-09-22 | Advanced Micro Devices, Inc. | Method of selectively exposing a material using a photosensitive layer and multiple image patterns |
| US5837426A (en) * | 1996-07-29 | 1998-11-17 | United Microelectronics Corp. | Photolithographic process for mask programming of read-only memory devices |
-
1997
- 1997-12-10 JP JP33990297A patent/JP3397663B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-17 US US09/042,653 patent/US6248508B1/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001084235A2 (en) * | 2000-04-28 | 2001-11-08 | Infineon Technologies North America Corp. | Multiple exposure process for formation of dense rectangular arrays |
| WO2001084235A3 (en) * | 2000-04-28 | 2002-10-31 | Infineon Technologies Corp | Multiple exposure process for formation of dense rectangular arrays |
Also Published As
| Publication number | Publication date |
|---|---|
| US6248508B1 (en) | 2001-06-19 |
| JP3397663B2 (ja) | 2003-04-21 |
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