JPH04505830A - トップハット形ゲート電極形式によるセルフアラインｔｆｔにおけるソース／ドレイン―ゲートの重なりの確実な制御 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 トップハツト形ゲート電極形式によるセルファラインＴＰＴにおけるソース／ド レイン−ゲートの重なりの確実な制御 関連出願 この出願は、Ｒ，Ｆ、クヮンスニック他によって出願された発明の名称「改良さ れたソース／ドレイン接点を持つ薄膜トランジスタ構造」と云う係属中の米国特 許出願通し番号　（出願人控え番号ＲＤ−１９，５１１）　、Ｃ−Ｙウェイ他に よって出願された発明の名称「基準構造の地形の伝搬地形による装置の自己アラ インメント」と云う係属中の米国特許出願通し番号第　（出願人控え番号ＲＤ− １９，５８４）、Ｒ，Ｆ、クヮンスニツク他によって出願された発明の名称「改 良されたゲート構造およびゲート誘電体によるゲート被覆を持つ薄膜トランジス タ」と云う係属中の米国特許出願通し番号　（出願人控え番号ＲＤ−１９，８１ ０）　、Ｇ、Ｅ、　ボッシンによって出願された発明の名称「セルファラインＴ ＰＴ製造用の４マスク方法」と云う係属中の米国特許出願通し番号第　（出願人 控え番号ＲＤ−１９，９８２）　、Ｇ、Ｅ、ボッシン他によって１９９０年４月 １７日に出願された発明の名称「裏側露光および非鏡面反射層を用いてセルファ ライン・マスクをフォトリソグラフィによって形成する方法」と云う係属中の米 国特許出願通し番号第０７１５１０．７６７号、及びＧ、Ｅ、ボッシン他によっ て１９９０年３月２１日に出願された発明の名称「平面化及び裏側フォトレジス ト露光を利用したセルファライン薄膜トランジスタの製法」と云う係属中の米国 特許出願通し番号第０７／４９９．７３３号と関連を有する。これらの出願をニ ーで引用する。

発明の背景 発明の分野 この発明は薄膜トランジスタの製造技術の分野、更に具体的に云えば、薄膜トラ ンジスタのセルファライン製造技術に関する。

発明の背景 薄膜トランジスタ（Ｔ　Ｐ　Ｔ）は液晶表示装置及び作像装置で、表示又は像の 各々の画素の状態を制御又は感知する為に用いられている。現在、この様な薄膜 トランジスタは非晶質シリコンで作るのが層形的である。この様な表示装置又は センサ装置では、装置の動作特性は、各々のセル又は画素が略同−の動作特性を 持つ様に作ることによって最適にされる。こう云う動作特性としては、切換え速 度、駆動線及び感知線の容量負荷、トランジスタの利得等がある。

こう云う構造内の相異なるセルの特性に変動を招く原因になる１つの処理の問題 は、薄膜トランジスタのソース及びドレイン電極を限定するマスクの位置を、ソ ース／ドレイン電極がゲート電極に対して正確に整合することを保証する様な形 で正確に整合させることができないことである。

整合外れにより、ゲート電極とソース電極又はドレイン電極との間の重なりが増 加し、それに対応してゲート及び残りの他方の間の重なりが減少する。ゲート電 極とソース又はドレイン電極との間の静電容量が、その間の重なりの直接的な関 数であるから、この様な重なりに変化があると、装置の静電容量、従って他の回 路の切換え速度及び負荷に変化を生ずる。整合外れが起こる可能性がある為に、 全ての装置がゲートとソース及びドレインとの間に受理し得る重なりを持つ様に 保証する為に、ゲート金属の寸法を増大することを必要とする。これによって装 置の寸法、従って装置１個当たりの合計の静電容量が増加する。装置の静電容量 は、ゲート電極の充電時間、ゲートとソース及びドレイン節点の間の容量結合、 及び非晶質シリコン又は非晶質シリコン／誘電体の界面の欠陥によって入り込む 雑音を左右するものであるから、重要である。この為、ウェーハ全体に亘り、ゲ ート電極と、ソース及びドレイン電極の各々との間に一定の予測し得る重なりを 保つ為に、ソース及びドレイン電極とゲート電極との間をセルファラインにする ことが希望される。

種々のセルファライン方式が提案され又は開発されている。上に引用した係属中 の米国特許出願通し番号第０７／４９９．７３３号及び０７１５１０，７６７号 には、何れも、フォトレジストを基板を介して露光することにより、ゲート電極 とソース及びドレイン電極との間をセルファラインにする方式が記載されている 。こう云う方法により、こう云う方法並びにそれを実施する特定のやり方に特有 の、特定のゲートとソース及びゲートとドレインの間の重なりが生ずる。こう云 う重なりは最適値より小さかったり大きかったりすることがある。この様な基板 を介して露光する方式は、半導体自体又は装置の他の層が、フォトレジストを露 光するのに必要な光を吸収する場合には適当ではない。

その為、薄膜トランジスタに対する他のセルファライン方式に対する要望がある 。

関連出願として挙げた通し番号　（出願人控え番号ＲＤ−１９，５８４）は、下 側の基準層の地形的な特徴が、支持層を含めて構造のその後で沈積される層の中 に上向きに機械的に伝搬することを利用して、こう云う問題を解決している。従 層（ソース／ドレインのメタライズ部）が支持層の上に沈積され、同形であって もなくてもよい。必要であれば、従層の上に平面化層を形成して、構造に平面上 の上面を設ける。その後、ソース／ドレインのメタライズ部が開口内で露出する まで、これを上面から材料を非選択的に一様に取去り、こうして平面化層内には 、その下にある基準層のパターンと整合して開口が作られる。その後、従層の露 出した部分を選択的にエツチングして、支持層を露出する。この代わりに、支持 層が露出するまで、平面化エッチを続けてもよいが、こうすると、ソース及びド レイン電極が一層薄くなる。その後、必要であれば、従層の他の部分をパターン ぎめし、装置の製造を完了する。その結果得られる装置では、従層内の開口の近 辺に於ける基準パターンの上の従層の重なりが、基準層パターンに対してセルフ ァラインになる。

この関連出願の方式は、ゲート電極とソース及びドレイン電極の間の重なりを非 常に短かくすることができる。特に、０．５μｍ未満の重なりを達成し得る。こ の様な小さな重なりは、重なりによる静電容量及び静電容量によって誘起される 雑音を最小限に抑えるという観点から望ましい。

都合の悪いことに、実験により、ゲート電極とソース及びドレイン電極との間に は、それより小さくするとＴＦＴの飽和ドレイン電流が目立って劣化する様な最 低の重なりがあることが分った。良好な装置の動作特性にとってのこの重なりの 最小の長さは、異なる半導体材料及び装置の構造のその他の変動によって変わり 得るが、セルファライン形ＴＰＴ構造でゲート電極とソース及びドレイン電極の 間の重なりの大きさを確実に制御する方式があれば望ましい。

発明の目的 従って、この発明の主な目的は、セルファライン形薄膜トランジスタでゲート電 極とソース及びドレイン電極との間の重なりの長さを確実に制御する方式を提供 することである。

この発明の別の目的は、関連出願（出願人控え番号ＲＤ−１９，５８４）に記載 されたセルファライン技術の融通性を高めることである。

この発明の別の目的は、不透明な基板ｚと応用し得るセルファライン方法を提供 することである。

発明の要約 上に述べた目的並びに図面を含めて以下明細書全体から明らかになるその他の目 的が、この発明によって達成される。この発明では、ゲート電極を異なる導体の ２つの別々の層として製造し、ゲート電極全体を所望のゲート電極パターンに合 せてパターンぎめし、その後ゲート電極の導体の第２の層を第ルベルのゲート電 極の導体の縁からセルファライン式に引込める様にエツチングすることにより、 セルファラインを保ったま＼、下側層（薄手）の導体材料からの上側層（厚手） のゲート導体材料のテーパ付きの縁の引込みの程度が確実に制御される。こうす ることにより、することに頼るセルファライン方法が、ゲートの第２のテーパ付 きの導体層の勾配によって作られた引込みの他に、ゲートの第１の導体層に対す るゲートの第２の導体層の引込みによって制御されるゲート・ソース間及びゲー ト・ドレイン間の重なりを定める。

この発明の一実施例では、ゲートの第１及び第２の導体層が、同じ真空ポンプダ ウン内で基板上に逐次的に沈積される。ゲート導体を希望しない区域では、ゲー ト導体がフォトマスク及びエツチングにかけられることより、基板を露出させる 。その後、第２のゲート導体層を、同じゲート・マスクと、第１のゲート導体層 がそれによって実質的に影響を受けない様なエッチャントを用いて、第１の導体 層の縁からエッチバックされる。その為の方法は、第２のゲート導体層にテーパ を付けて、同形の層をその上に沈積するのに適した横方向の縁をこの層に設ける 。その後、略同形のゲート誘電体及び半導体層を構造に沈積し、その後半導体層 のパターンぎめをして、同形であってもなくても、ソース／ドレインのメタライ ズ部の沈積を行なう。ソース／ドレインのメタライズ部が平面状の上面を持たな い場合、ソース／ドレインのメタライズ部の上に平面化層を沈積して、装置の構 造に対して平面状の上面を設ける。その後、ソース／ドレインのメタライズ部が ゲート電極パターンの隆起（厚手）部分と整合して露出されるまで、装置の構造 を非選択的にエッチする。次に、ソース／ドレインのメタライズ部の露出部分を 選択的にエッチして、ｎ＋形非晶質シリコンを露出し、これを次に除去する。そ の後、構造の上面にバック・チャンネルの不活性化を施こして、装置の動作特性 に対する外部状態の影響を最小限に抑える。

この結果得られた半導体装置は引込んだ又はトップハツト形のゲート導体の形を 持ち、実効的な電気ゲート幅は、薄手の下側の一層幅の広いゲート導体層の幅で あり、一層厚手の上側の幅の狭いゲート導体層の形は、ゲート電極に対するソー ス及びドレイン電極のセルファライン、従ってソース及びドレイン電極とゲート 電極との間の重なりを制御するものになる。

図面の簡単な説明 この発明の要旨は明細書の終わりに具体的に指摘し、明確に記載しである。然し 、この発明の構成、作用並びにその他の目的及び利点は、以下図面について説明 する所から最もよく理解されよう。図面に於て 第１図乃至第１４図は、この発明による薄膜トランジスタの製造の相次ぐ段階を 示す。

第１図はパターンぎめしていない基準層をその上に配置した基板の一部分を断面 で示した斜視図である。

第２図はパターンぎめしたフォトレジスト層をその上に配置した第１図の構造の 一部分を断面で示す斜視図である。

第３図は上側のゲート導体層をエツチングした後の第２図の構造の一部分を断面 で示した斜視図である。

第４図は下側のゲート導体層をエツチングした後の第３図の構造の一部分を断面 で示した斜視図である。

第５図は下側ゲート導体の縁からゲート導体の上側層をエッチバックした後の構 造の一部分を断面で示す斜視図である。

第６図は保持されていたフォトレジストをはがした後の第５図の構造の一部分を 断面で示した斜視図である。

第７図はゲート絶縁体をその上に沈積した後の第６図の構造の一部分を断面で示 した斜視図である。

第８図は半導体材料の二層を沈積した後の構造の一部分を断面で示した斜視図で ある。

第９図は半導体材料の層のパターンぎめをした後の第８図の構造の一部分を断面 で示した斜視図である。

第１０図はソース／ドレインの２つのメタライズ層を沈積した後の構造の一部分 を断面で示した斜視図である。

第１１図は略平面状の面を形成することによって構造を完成した後の構造の一部 分を断面で示す斜視図である。

第１２図は構造の一部分の平面図である。

第１３図は従層の開口内にある支持層を露出するのに十分な材料を構造から一様 に除去した後の構造の一部分を断面で示す斜視図である。

第１４図は従層のセルファライン開口内の支持層をエツチングした後の第１３図 の構造の一部分を断面で示す斜視図である。

第１５図は構造の上に不活性化層を形成した後の構造の一部分を断面で示す斜視 図である。

詳しい説明 この発明の一実施例では、非晶質シリコンの薄膜（ＴＰＴ）電界効果トランジス タ（ＦＥＴ）を製造することができる。この発明に従ってこの装置を製造する時 の種々の段階が第１図乃至第１４図に示されている。

第１図では、基板１２の上に一様な基準層１８が配置されている。基準層１８は 第１及び第２の部分層１４．１６で構成される。薄膜トランジスタを製造する場 合、層１８がゲート導体を構成し、基板１２が一層大きな構造を構成していて、 この上にトランジスタを設ける。液晶表示装置及び作像装置の様な多くの用途で は、基板１２が透明であることが望ましいが、基板が透明であることはこの発明 にとって重要ではなく、従って製造しようとする薄膜トランジスタの所期の用途 によって定まる設計上の選択事項である。典形的な透明な基板材料は硝子、石英 及び適当なプラスチックである。

ゲート導体の部分層１４．１６が、スパッリタング、化学反応気相成長、熱蒸着 等の様な任意の適当な方法によって順次基板の上に沈積される。このゲート導体 は、基板と接触して配置される第１のチタン層及びその上に配置されるモリブデ ン又はアルミニウム層（Ｍｏ／Ｔｉ及びＡｌ／Ｔｉメタライズ部と夫々呼ぶ）か 、又は基板上に配置されるクロム層とその上に配置されるモリブデン層（Ｍｏ／ Ｃｒメタライズ部）の様な異なる金属の二層で構成される。

更にその代わりに、ゲート導体の第１の部分層は酸化インジウム錫又はその他の 透明な導体の轡な透明な導体材料であってよい。この発明では、Ｍ　ｏ　／　Ｃ ｒを使うことが好ましい。

ゲート電極は、このゲート電極構造に要求されるシート抵抗によるが、典形的に は１，０００人乃至１０，０００人の厚さに沈積され、良好なセルファラインを 達成するのに必要なトップハツト形ゲートの垂直な高さを持つ様にする。Ｍ　ｏ 　／　Ｃｒゲート導体の場合、Ｃｒは１００乃至５００人の厚さであることが好 ましく、Ｍｏは１．０００乃至ｉｏ、ｏｏｏ人の厚さであることが好ましい。

次に第１図の構造にフォトマスクを加えて、第２図に示す所望のゲート導体の形 に対応するマスク・パターンを作る。第２の導体１６の上面は、フォトレジスト ２０が残っていない窓２２内では露出している。次に、好ましくは反応性イオン ・エツチングを使ってこの構造を乾式エッチし、残っているフォトレジスト・パ ターンに従って上側導体層１６をパターンぎめする。その為、つよ−ハを反応性 イオン・エツチング装置に取付け、この装置を普通の反応性イオン・エツチング 手順に従ってパージすると共に真空に引く。好ましくは六弗化硫黄（ＳＦ６）が ３７．　５ｓｅｃｍ（毎分標準立法センチメータ）、Ｃ１２が６．　５ｓｃｃｍ 、０２が１６ｓｃｃａ＋で構成された源ガスの流れを設定し、６５ミリトルの圧 力でエツチング室に導入し、反応性イオン・エツチング電位を印加して、窓２２ 内のモリブデンをエツチングする。このエツチングは、窓の中心にある全部のモ リブデンが除去されるまで実行することが好ましく、初めに定められた窓２２内 から全部のモリブデンが除去されることを保証する為に、更に４０秒の過剰エツ チングが進むのに任せる。このモリブデン・エツチング工程は２００ワツトの電 力で実施することが好ましい。

このエツチング工程の後、構造は第３図に示す様になる。

最初はフォトレジスト２０の残っていた部分によって保護されていた領域の外側 の悉くの場所で、構造から第２の導体（モリブデン）が除去されたことが認めら れよう。残っていたフォトレジストの初めの縁が破線２２′で示されているが、 モリブデンのエツチングが進むにつれて、フォトレジストはこのもとの縁からエ ッチバックされている。この為第３図に示す様に、モリブデンの側壁に略４５° の勾配が生ずる。

こう云う形式のテーパ付きのゲート電極は、反応性イオン・エツチング（ＲＩ　 Ｅ）を用いる場合は、ゲート導体のエツチングの間、フォトレジストの侵食に頼 るか、又はゲート導体の保護されていない部分のエツチングの間、レジストをア ンダカットする等方性湿式エッチを用いると云う様な周知のこの他の種々の方法 で作ることができる。

この様な勾配をＲＩＥで設けるのは、１つには、パターンぎめの後、フォトレジ ストを焼成して、ＲＩＥエツチングの前にそれを強化する時、フォトレジストが 沈み込む結果、その厚さが、フォトレジスト領域の縁における小さな値又は０か ら、有限の距離に亘って、フォトレジストの中オン・エツチングの間、ゲート導 体がエツチングされるにつれて、フォトレジストが侵食され、その結果、ゲート 導体の残っている部分にテーパができる。

次に、エツチング・ガスを好ましくは７９ｔｃｃｍのＣＩ２及び３０　ｓｔｅｍ の０２で圧力１００ミリトルに代えて、露出しているクロムを除去する。露出し ている全てのクロムが除去された様に見えるまで、このエッチを続けることが好 ましく、露出しているクロムの完全な除去を保証する為に、更にその後６０秒続 ける。この様に行なうべき過剰エツチングの程度は、基板の組成と、用いたエツ チング組成物に於ける第１の導体１４及び基板の相対的なエツチング速度とに関 係する。このエツチング工程は３００ワツトの電力で実施することが好ましい。

この工程の後、構造は第４図に示す様になる。

次に、ゲート導体の上側モリブデン層をエッチバックして、第１のゲート導体層 の所望の幅を露出する。これは、エッチャントが、クロムが除去された場所で、 基板のこの時露出している部分をエツチングし過ぎることがなければ、モリブデ ンの最初のエツチングの場合と同じ源ガスを用いて、ＲＩＥによって行なうこと ができる。

その後、残っているフォトレジストを除去すると、構造は第６図に示す様になる 。

次にゲート誘電体層２８を好ましくは化学反応気相成長により、又は完全さの高 い誘電体を作ることが分っているその他の成る方法により、構造全体の上に沈積 する。このゲート誘電体は、窒化シリコンであることが好ましいが、二酸化シリ コン又はその他の誘電体であってもよく、厚さは約１，０００乃至４，０００人 である。クロムのゲート導体層１４は十分に薄手（１０乃至１．０ＯＯＡ）で、 モリブデンのゲート導体層１６の側壁が十分に垂直方向内向きにテーパが付き又 は傾斜しているので、完全さの高い同形の誘電体層が得られる。

構造の上面に対するゲート誘電体のこの沈積は同形になる様に行なわれ、この為 、パターンぎめしたゲート電極の隆起した形がゲート誘電体層の上面にまで及び 、即ち、表面の地形は、第７図に示す様に実質的に変わらない。

その後、典形的なシリコン薄膜トランジスタを製造する場合、真性非晶質シリコ ン層３０を同形になる様にゲート誘電体層の上に沈積する。この真性非晶質シリ コン層は典形的には２，０００人程度の厚さを持つ。その後、真性非晶質シリコ ンの上にドープされた非晶質シリコン（典形的には燐でドープした、即ちｎ　形 の）一層薄手の層３２（約５００人）を同形になる様に沈積して、第８図に示す 構造を作る。

誘電体層、真性非晶質シリコン及びドープされた非晶質シリコンは、何れも真空 を切らずに、同じ沈積室内で沈積することができる。そうする場合、この発明で は、次の層の沈積に対する正しいガス組成が設定される後まで、特定の層の沈積 が完了した後は沈積室内のプラズマ放電を停止することが好ましい。その後、プ ラズマ放電を再び設定して、この新しい層を沈積する。この代わりに、２種類の シリコンの沈積は異なる室で行なってもよい。

この段階で、シリコン層をフォトリソグラフィによってパターンぎめして、それ を構造の内、第９図に示す様に、シリコンを必要とする部分に制限することがで きる。

その後、この構造の上にソース／ドレインのメタライズ部を同形になる様に沈積 する。係属中の米国特許出願通し番号第　（出願人控え番号ＲＤ−１９，５１１ ）に記載されている様に、このソース／ドレインのメタライズ部はクロムの上の モリブデンＭ　ｏ　／　Ｃｒ　）の二層のメタライズ部であることが好ましい。

この時、Ｃｒの厚さは１００乃至１．０００人であり、モリブデンの厚さはｔ； ｏｏ、。

乃至１０．０００人である。これを第１０図に示す。その代わりに、このメタラ イズ部はモリブデン、クロム又はタングステンの様な１種類の金属であってもよ い。

次に、構造全体の上に平面化層４０（これはフォトレジストであってよい）を形 成して、第１１図に示す様に、構造の略平面状の上面４２を作る。

こうして、パターンぎめしたゲート導体の地形が種々の層、少なくともソース／ ドレインのメタライズを設ける支持層（この例ではｎ　形にドープされた非晶質 シリコン）に伝搬する。この地形の伝搬は、ソース／ドレインのメタライズ部自 体で終わらせることができるが、こ＼では別個の平面化層によって終わらせるこ とが好ましい。これは、共通のメタライズ部沈積方法が略同形の性質を持つもの であり、ソース／ドレインのメタライズ部を同形に作ることにより、最終的なソ ース及びドレイン電極を一層厚手にすることができるからである。

この後構造全体を平面化用反応性イオン・エッチによって非選択的にエッチバッ クする。この平面化エッチは、一旦ゲート電極の上のモリブデンが露出した時に 停止することが好ましい。その後、この露出したモリブデンを、エツチング・マ スクとして作用する平面化層の残りの部分を用いて選択的にエッチして、そのエ ツチングをゲート電極の上にあるモリブデンに制限する。この後、この時露出し ているクロムをエツチングする。第１２図に示す様に、ソース及びドレイン電極 とゲート電極との間のセルファラインの重なりができる。この代わり、ソース／ ドレインのメタライズ部のクロム層が露出するまで、平面化エッチを続けてもよ い。その時、この露出したクロム３４を選択的にエッチして、ドープされたシリ コン３２を露出する。更に別の案として、ドープされたシリコンが露出するまで 、平面化エッチを続けることができる。

この段階で、露出したドープされたシリコンをエツチングによって除き、ソース 及びドレイン電極の間に真性シリコンだけを残す。通常、これは、ドープされた 非晶質シリコンの全部が除去されることを保証する為に、真性非晶質シリコンの 全部ではなくても、若干を除去することになる。

こ＼で重要なのは、第１３図の上から見た平面図で円６０内のソース／ドレイン のすき間が、その下にあるゲート電極１８と正しく整合して配置されていること である。ソース／ドレインのすき間が、今述べたセルファライン平面化方法によ って定められるから、ソース／ドレインのすき間の寸法並びにその場所の制御は 、残っているソース／ドレインのメタライズ部の境界の他の部分のパターン及び 位置を制御するエツチング・マスク５２の整合とは無関係である。

シリコンを前もってパターンぎめしてない場合、普通は、ソース／ドレイン金属 を除去した後、露出している過剰のシリコンを除去することが必要である。この エッチは、チャンネル領域の露出しているシリコンを保護する為に、ソース／ド レイン・マスクをその場所に残したま＼行なわれる。

次に、ソース及びドレインのメタライズ部をパターンぎめして、製造している構 造にとって適切な形で、種々の装置に接続し且つ装置を相互接続する様な、ソー ス及びトレインのメタライズ部の種々の所望のセグメントを作る。ソース／ドレ インのメタライズ部のパターンのエツチングは、上に述べた適当な源ガスを用い たＲＩＥを使って、２段階に分けて行なうことが好ましいが、湿式エツチング又 はその他の手段によって行なってもよい。これによって第１４図に示す構造が得 られる。

その後、第１５図に示す様に、構造の上面の上に、不活性化層４８を沈積するこ とができる。この不活性化層はバック・チャンネル不活性化層と呼ばれる。これ は、その目的が、この薄膜トランジスタの装置としての特性の安定性を最大にす る為に、シリコンの裏側又はゲート・メタライズ部から遠い方の面を不活性する ことだからである。この不活性化層は典形的には約２，０ＯＯＡの厚さで、二酸 化シリコン、窒化シリコン又はポリイミドの様なその他の絶縁体であってよい。

典形的には、図示の薄膜トランジスタは、同じ基板の上に同時に製造される多数 のこのような薄膜トランジスタの内の１つに過ぎない。

今述べた実施例の半導体材料は非晶質シリコンであるが、これは薄膜トランジス タに現在層形的に使われている材料であるからであり、この方法がこの他の半導 体材料又はこの他の形式のシリコンを使う場合にも等しく適用し得ることを承知 されたい。更に、ゲート誘電体層は窒化シリコンであるとして説明したが、ゲー ト誘電体層に２つより多くの部分層が存在していてもよく、種々の部分層が異な る組成を持っていてもよく、一層の誘電体がＳｉＯ２又はその他の誘電体材料で あってもよい。

現在非晶質で使われるこの他の半導体材料は、ゲルマニウム及びセレン化カドミ ウムである。この方法は、こう云う非晶質シリコン半導体材料やその他の任意の 材料にも応用し得ると共に、その下にある支持構造が半導体層の形成を助けるも のである場合、多結晶又は単結晶の半導体材料にも応用し得る。

上側ゲート層１６が下側ゲート層１６の縁から引込んでいる距離が、上側ゲート 層がエッチバックされる速度並びにこのエッチバックを進行させる時間の長さに よって制御されることが理解されよう。このエッチ速度及び時間の適当な制御に より、この引込みは、１ミクロンの端数から数ミクロン又はそれ以上まで、特定 の装置にとって望ましいと考えられるかなりの範囲に亘って、変えることができ る。

これによって、前に引用した係属中の米国特許出願通し番号　（出願人控え番号 ＲＤ−１９，５８４）に従って作られたセルファライン装置のゲート電極とソー ス及びドレイン電極との間の重なりの程度を制御自在に増加することができる。

この方法は、第１のゲート・メタライズ層が、フォトレジストを露光する為に使 われる活性放射としての光に対して透明であるか又は十分透過させて、下側の薄 手のゲート導体を介してフォトレジストを露光し、ソース及びドレイン電極の間 のチャンネル領域のすき間をセルファライン式に設定する手段として、基板を介 して露光用の放射を送り込むことによってフォトレジストを露光するセルファラ イン方法で、厚手のゲート導体によって影を作ることのできるものであれば、前 に引用した係属中の米国特許出願通し番号第０７１５１０．７６７号及び同第０ ７／４９９，７３３号に記載された方法にも用いることができる。第１の薄手の ゲート導体層を介して露出用放射（ＵＶ）を透過させることは、この様な光周波 数に対して透明な導体層を使うことにより、又はその代わりに、こう云う光周波 数に対して不透明であるが、その厚さが約１００入射の実質的な部分が通過でき る様なゲート・メタライズ材料を使うことによって、用意することができる。

今述べた別の方法では、ゲート・メタライズ・パターンは、上に述べたのと同様 に作られ、装置の製造は、真性非晶質シリコン層の沈積までは、上に述べた通り に実施される。その後、この非晶質シリコン層の上に誘電体材料の層を沈積する 。次に、この誘電体材料の層の上にポジのフォトレジスト層を設け、基板とその 下にある製造中の装置の層とを介して活性放射に露光して、現像する。これによ って、ゲート・メタライズ部の厚手の上側導体と整合してフォトレジストの栓が 残る。次に、この栓を、フォトレジストによって保護されていない場所で誘電体 層を除去する為のマスクとして使う。これによって、厚手の上側ゲート導体材料 と整合して真性非晶質シリコンの上に誘電体材料の栓が残る。この栓はゲート電 極の縁（下側の薄手のゲート導体の外側の縁）から引込んでいて、最終的にソー ス及びドレイン電極を隔てるものであるから、ソース及びドレイン電極とゲート の間の重なりは、フォトレジストの露出及び現像条件が同じであるとすれば、基 本的な方法の場合よりも実質的に大きくなる。その為、一般的には、ゲート電極 とソース及びドレイン電極の間の重なりを増加する為に、フォトレジストを過剰 露出又は過剰現像する必要がなくなる。

次に、ｎ＋形にドープされた非晶質シリコン層を誘電体の栓及び真性非晶質シリ コンの露出した部分の上に沈積する。その後、ソース／ドレインのメタライズ部 を沈積し、フォトレジストの様な平面化層を構造の上面の上に形成し、構造のこ の上面を、そこでは高さが一層高い為に、誘電体の栓の上でソース／ドレインの メタライズ部が露出するまで、非選択的に一様にエツチングする。この後、ソー ス／ドレインのメタライズ部のこの露出部分を選択的にエツチングして、誘電体 の栓の上に配置されたｎ＋形にドープされた非晶質シリコンを露出することがで きる。その後、ｎ＋形の非晶質シリコンのこの時露出している部分を除去して、 誘電体の栓の頂を露出し、この領域でソース及びドレイン電極を互いに隔離する 。その後、ソース／ドレイン・メタライズ層を更にパターンぎめして、構造のこ の部分の外側で、ソース及びドレイン電極を互いに接続している部分を少なくと も除去する様にする。この代わりに、ソース／ドレインのメタライズ部のパター ンぎめは、平面化層を沈積する前に行なうことができる。その後で、装置の製造 に必要なこの他の全ての工程を実施する。

この他にも多数の変更が可能である。シリコンをパターンぎめしないま＼に残す ことができる。こうすると、真性非晶質シリコン及びｎ＋形の非晶質シリコンが 、凡ゆる場所でソース／ドレインのメタライズ部の下に残る。作像装置の様な用 途では、こう云うことが受入れられる。真性非晶質シリコンだけをｎ＋形の非晶 質シリコンの沈積の前にパターンぎめし、その後ソース／ドレインのメタライズ を沈積してもよい。こうすると、凡ゆる場所でソース／ドレインのメタライズ部 の下がｎ　形になる。これは表示装置の場合でも受入れることができる。その場 合、透明な電極に対する接点は金属／ｎ＋／透明電極になる。

この発明の成る好ましい実施例について詳しく説明したが、当業者には種々の変 更が考えられよう。従って、請求の範囲の記載は、この発明の範囲内に属するこ の様な全ての変更を包括するものであることを承知されたい。

要　約　書 薄膜トランジスタのゲート電極とソース及びドレイン電極との間の重なりの長さ の確実な制御が、異なるエツチング特性を持つ２種類の異なる導体で構成された ゲート導体層によって得られる。ゲート導体のパターン限定過程の一部分として 、両方のゲート導体がエツチングされて、その下にある材料を露出させると共に 、上側のゲート導体層がエッチバックして、ゲート電極とソース及びドレイン電 極との間の所望の重なりに従って、第１のゲート導体層を露出する。その後、平 面化及び非選択性エッチ方法を用いて、ソース及びドレイン電極を第２のゲート 導体層に対してセルファラインにした状態で、装置の残りを製造する。

手続補正書 平成４年６月１日

Claims (18)

【特許請求の範囲】
1. １．基板の主面の上に第１のゲート導体層を沈積し、該第１のゲート導体層の上 に第２のゲート導体層を沈積し、該第２のゲート導体層は、第１のゲート導体層 が実質的にエッチングされない様な条件のもとでエッチングできるものであり、 前記第２のゲート導体層の上にフォトレジスト層を設け、第１のゲート導体層の 所望の形に従ったパターンで前記フォトレジストを露光して現像し、それらフォ トレジスト層の残っている部分によって保護されていない場所で、第２のゲート 導体層及び第１のゲート導体層を最初にエッチングし、次に前記第１のゲート導 体層が実質的に影響を受けないエッチャントを用いて、前記第２のゲート導体層 をエッチバックして、次に前記第１のゲート導体層の周辺部分をセルフアライン 式に露出し、残っているフォトレジストがあれば、それを除去し、ゲート誘電体 、半導体材料及びソース及びドレイン電極を設ける工程を含む薄膜トランジスタ を製造する方法。
2. ２．第１のゲート導体層が電磁スペクトルの赤外線乃至紫外線部分の少なくとも １つの周波数に対して実質的に透明である請求項１記載の方法。
3. ３．半導体材料がシリコンである請求項１記載の方法。
4. ４．半導体材料が非晶質シリコンである請求項１記載の方法。
5. ５．基板の主面の上に第１のゲート導体層を沈積し、該第一のゲート導体層の上 に第２のゲート導体層を沈積し、該第２のゲート導体層は、前記第１のゲート導 体層が実質的にエッチングを受けない様な条件のもとでエッチングすることがで きるものであり、前記第２のゲート導体層の上にフオトレジスト層を設け、第１ のゲート導体層の所望の形に従ったパターンで前記フォトレジストを露光して現 像し、それらがフォトレジスト層の残っている部分によって保護されていない場 所で、最初に前記第２のゲート導体層及び第１のゲート導体層をエッチングし、 前記第１のゲート導体層が実質的に影響を受けないエッチャントを用いて、次に 前記第２のゲート導体層をエッチバックして、前記第１のゲート導体層の周辺部 分をセルフアライン式に露出する工程を含む薄膜トランジスタのゲート電極を製 造する方法。
6. ６．基板の主面の上に第１のゲート導体層を沈積し、該第１のゲート導体層の上 に第２のゲート導体層を沈積し、該第２のゲート導体層は前記第１のゲート導体 層が実質的にエッチングを受けない様な条件のもとでエッチングすることができ るものであり、前記第２のゲート導体層の上にフォトレジスト層を設け、前記第 １のゲート導体層の所望の形に従ったパターンで前記フォトレジストを露光して 現像し、それらがフォトレジスト層の残っている部分によって保護されていない 場所で、最初に前記第２のゲート導体層及び第１のゲート導体層をエッチングし 、前記第１のゲート導体層が実質的に影響を受けないエッチャントを用いて、次 に前記第２のゲート導体層をエッチバックして、前記第一のゲート導体層の周辺 部分をセルフアライン式に露出し、パターンぎめしたゲート導体及び前記基板の 上面の露出した部分の上に略同形の誘電体層を沈積し、該誘電体層の上に半導体 材料の略同形の層を沈積し、該半導体材料の層の上にソース／ドレインのメタラ イズ層を沈積し、前記ソース／ドレインのメタライズ部の上に平面化材料の平面 化層を形成し、該平面化層は略平面状の露出面を持ち、前記ゲート導体の隆起し ている部分と整合してソース／ドレインのメタライズ部が露出するまで、前記平 面化材料を一様に除去し、露出したソース／ドレインのメタライズ部を選択的に 除去して、半導体材料の層を露出する工程を含む薄膜トランジスタを製造する方 法。
7. ７．半導体材料の層を沈積する工程が、最初に実質的にドープされていない半導 体材料の層を沈積し、次にドープされた半導体材料の層を沈積することを含み、 更に、ソース／ドレインのメタライズ部を選択的に除去する工程の後、前記半導 体材料の層のドープされた半導体材料の部分を除去することを含む請求項６記載 の方法。
8. ８．半導体材料がシリコンである請求項７記載の方法。
9. ９．半導体材料が非晶質シリコンである請求項８記載の方法。
10. １０．半導体材料がシリコンである請求項６記載の方法。
11. １１．半導体材料が非晶質シリコンである請求項１０記載の方法。
12. １２．構造の上にバック・チャンネル不活性化層を設ける工程を含む請求項６記 載の方法。
13. １３．第１のゲート導体層が電磁スペクトルの赤外線から紫外線部分までの少な くとも１つの周波数に対して実質的に透明である請求項６記載の方法。
14. １４．基板の主面の上に第１のゲート導体層を沈積し、該第１のゲート層はフォ トレジストを露光することができる少なくとも１種類の放射周波数を透過し、前 記第１のゲート導体層の上に第２のゲート導体層を沈積し、該第２の導体層は前 記少なくとも１つの放射周波数に対して不透明であると共に、前記第１のゲート 導体層が実質的にエッチングされない条件のもとでエッチングできるものであり 、前記第２のゲート導体層の上にフォトレジスト層を設け、前記第１のゲート導 体層の所望の形に従ったパターンで前記フオトレジストを露光して現像し、それ らが前記フォトレジスト層の残っている部分によって保護されていない場所で、 最初に前記第２のゲート導体層及び前記第１のゲート導体層をエッチングし、前 記第１のゲート導体層が実質的に影響を受けないエッチャントを用いて、次に前 記第２のゲート導体層をエッチバックして、前記第１のゲート導体層の周辺部分 をセルフアライン式に露出し、前記パターンぎめしたゲート導体及び前記基板の 上面の露出部分の上に略同形の第１の誘電体層を沈積し、該誘電体層の上に半導 体材料の略同形の層を沈積し、該半導体層の上に誘電体材料の第２の層を沈積し 、前記第２の誘電体層の上にフオトレジストの第２の層を沈積し、前記基板の主 面とは反対側の基板の裏側の面を選ばれた持続時間の間ＵＹ光に露光して、前記 ゲート電極の不透明部分の影の外側にある第２のフォトレジスト層の少なくとも 一部分を露光し、選択的な現像によって、少なくとも前記露光された第２のフォ トレジスト部分を除去して第２の誘電体層をエッチングする為のアスクを形成し 、前記第２の誘電体層をエッチングして、前記第２のフォトレジストの残ってい る部分によって保護されていない部分を除去し、前記露出した半導体部分の上並 びに前記第２の誘電体層の残っている部分の上にドープされた半導体材料の層を 沈積し、前記ドープされた半導体材料の層の上にソース／ドレインのメタライズ 層を沈積し、該ソース／ドレインのメタライズ部の上に平面化材料の平面化層を 形成し、該平面化層は略平面状の露出面を持ち、前記ン−ス／ドレインのメタラ イズ部が前記ゲート導体の隆起した部分と整合して露出するまで、前記平面化材 料を一様に除去し、前記ソース／ドレインのメタライズ部の露出部分及び前記ド ープされた半導体層の一部分を選択的にエッチングして、前記第２の誘電体層の 残っている部分の少なくとも上面を露出すると共に、その各々がゲート電極と重 なる様な自己整合のソース及びドレイン電極を形成する工程を含む薄膜トランジ スタを製造する方法。
15. １５．基板と、該基板の上に配置されたゲート導体とを有し、該ゲート導体は第 １及び第２の層を有し、第２のゲート導体層は第１のゲート導体層の上に配置さ れていると共に第１のゲート導体層の縁から引込んでおり、更に、前記ゲート導 体の上に配置されたゲート誘電体層と、該ゲート誘電体層の上に配置された半導 体材料と、該半導体材料と電気的に接触する様に配置されたソース及びドレイン 接点のメタライズ部とを有する薄膜トランジスタ。
16. １６．前記第２のゲート導体が第１のゲート導体に対してセルフアラインである 請求項１５記載の薄膜トランジスタ。
17. １７．前記ソース／ドレイン接点のメタライズ部が第１のゲート導体に対してセ ルフアラインである請求項１６記載の薄膜トランジスタ。
18. １８．セルフアラインが平面化及びエッチングによって行なわれる請求項１７記 載の薄膜トランジスタ。