JP3612297B2 - パターン形成方法、半導体装置の製造方法、及び、半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、パターン形成方法、半導体装置の製造方法、及び、半導体装置に関するものであり、特に、電界効果型トランジスタ等の形成過程において電子ビームリソグラフィを用いて微細パターンを形成するためのパターン形成方法、半導体装置の製造方法、及び、半導体装置に関するものである。
【０００２】
【従来の技術】
近年の半導体集積回路の高集積化に対する要望にともなって、その回路を構成する配線幅をさらに狭小化し、また、配線を形成する導電性膜の膜厚をさらに薄膜化するための開発が行われている。
【０００３】
特に、電界効果型トランジスタ（以下、ＦＥＴと呼ぶ。）では、ゲート電極の線幅（ゲート長）を微細化することによって、原理的に、ＦＥＴの動作が急速に高速化されるというさらなる効果が期待できる。そのため、ＦＥＴのゲート長の微細化に対する開発が、盛んに進められている。
しかし、単純に、ゲート電極の素子寸法を微細化しようとすると、ゲート電極抵抗が大きくなり、かえってＦＥＴの性能向上が妨げられる。さらに、多結晶シリコン膜からなるゲート電極を有するＦＥＴにおいては、ゲート電極の微細化により空乏化が生じる等の問題が発生する。
したがって、ゲート電極の微細化を進めるには、ＦＥＴの性能が確実に向上するように、ゲート電極抵抗増加、空乏化等のいわゆる寄生効果の発生を抑える対策を講じる必要がある。
【０００４】
これらの寄生効果の発生を抑えてゲート電極の微細化を進めるために、例えば、特開平１０−２３３５０５号公報では、ゲート電極の材料として、タングステン（Ｗ）、窒化タングステン（ＷＮＸ）等の電気抵抗の低い高融点金属材料を用いる技術が開示されている。
さらに、このような高融点金属材料からなるゲート電極の形成過程において、ゲート絶縁層上に積層された高融点金属材料をドライエッチングしてゲート電極を形成するために、そのエッチングマスクとして、シリコン酸化膜、シリコン窒化膜等のドライエッチングに対する耐性の高い膜を用いる技術が開示されている。このようなシリコンを含有する無機材料は、ゲート絶縁層としてのＳｉＯ２膜に対して、化学的性質が近似する。そのために、エッチングマスクとゲート電極とのエッチングレート比と、ゲート絶縁層とゲート電極とのエッチングレート比とを、ほぼ同一の値で大きくすることができるという製法上のメリットを有する。
【０００５】
【発明が解決しようとする課題】
上記の従来技術において、低電気抵抗の高融点金属材料は、ＦＥＴのゲート電極の微細化を可能とする材料として有用である。他方、技術革新の目まぐるしい昨今においては、ＦＥＴのゲート長を１００ｎｍ以下までさらに微細化する要望があり、これを実現するために、従来の光リソグラフィにかえて、高い解像性能を有する電子ビームリソグラフィの開発が進められている。
【０００６】
しかし、上記の従来技術の構成では、電子ビームリソグラフィの性能を生かして、解像度の高いＦＥＴのゲート電極パターンを形成することが難しいと予想される。すなわち、光リソグラフィにおいては、基板による反射率が大きいときに、解像度の劣化が生じる。この光リソグラフィの場合と同様に、電子ビームリソグラフィの場合も、低電気抵抗の高融点金属材料の主成分となるタングステン等は原子番号が大きく電子ビームに対する反射率が高いために、高い解像度が得られない可能性がある。
【０００７】
詳しくは、電子ビームが、物質に入射したときの反射率は原子番号に依存する。すなわち、電子ビームは、入射した物質を構成する原子の原子核によるラザフォード散乱によって反射するために、入射した物質を構成する元素の原子番号が大きい程、反射率が高くなる。したがって、電子ビームリソグラフィの露光特性は、レジスト層の下地を構成する材料元素の原子番号に大きく依存すると考えられる。
ここで、従来技術の構成において、ゲート電極の材料は、シリコン等と比較して原子番号が極めて大きい材料であるために、電子ビームによる露光にてゲート電極を形成するときに、充分な解像性能が得られない可能性が大きい。
【０００８】
さらに、従来技術で述べた、タングステン等のゲート電極上に、シリコン酸化膜、シリコン窒化膜等の中間層を設けた場合を考える。この場合、シリコン酸化膜等の構成元素であるシリコンは原子番号が小さいために、レジスト層を透過して中間層に入射した電子ビームは、中間層を透過することになる。その後、電子は、ゲート電極で反射した後に、さらに中間層を透過してレジスト層に入射することになる。このように、原子番号の小さな中間層は、下地のゲート電極からの反射電子を遮蔽できないために、電子の後方散乱等の影響による解像度の悪化が予想される。
【０００９】
他方、ＦＥＴにおいてゲート長を短くする場合、ゲート電極と基板との間の静電容量を一定に保つために、その間に形成されるゲート絶縁層の膜厚を薄膜化する必要がある。ここで、従来技術の場合、微細化されたゲート長に対応した充分な静電容量を確保するためには、ゲート絶縁層としての酸化シリコン膜（ＳｉＯ２）の膜厚を、１ｎｍ程度に薄膜化する必要がある。しかし、この程度にまで薄膜化されたゲート酸化層においては、いわゆるトンネル効果により、ゲートのリーク電流が許容値を超えるという不具合が発生する。
【００１０】
この不具合を解消するために、ゲート絶縁層の材料として、比誘電率の大きな材料（以下、Ｈｉｇｈ−ｋ材料と呼ぶ。）を用いることが考えられる。これにより、充分大きな膜厚を形成してトンネル電流を抑制しつつ、所望の静電容量を確保することができる。
しかし、このようにゲート絶縁層としてＨｉｇｈ−ｋ材料を用いた場合には、その化学的性質が、エッチングマスクとしてのシリコン酸化膜（又はシリコン窒化膜）とは異なるために、上述の統一された大きなエッチングレート比を用いるという製法上のメリットを失うことになる。
【００１１】
この発明は、上述のような課題を解決するためになされたもので、電子ビームリソグラフィを用いて、高解像度の極めて微細なパターンを形成するとともに、寄生効果を抑えて高性能の電界効果型トランジスタを形成することができるパターン形成方法、半導体装置の製造方法、及び、半導体装置を提供することにある。
【００１２】
この発明の請求項１記載の発明にかかるパターン形成方法は、電子ビームを反射するベース層を基板上に形成する工程と、電子ビームに対する反射率が上記ベース層よりも低く電子ビームを透過する中間層を上記ベース層上に形成する工程と、レジスト層を上記中間層上に形成する工程と、上記レジスト層を電子ビームで露光して、上記レジスト層に所望のパターンを形成する工程とを備え、上記中間層は、原子番号が１４以下の元素からなるとともに、膜厚が５０ｎｍ以下にて形成されることを特徴とするものである。
【００１３】
また、請求項２記載の発明にかかるパターン形成方法は、上記請求項１記載の発明において、上記中間層は、シリコン膜、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜よりなる群から選ばれるいずれか１つの単層膜または２つ以上の膜により構成される積層膜であることを特徴とするものである。
【００１４】
また、請求項３記載の発明にかかるパターン形成方法は、ベース層を基板上に形成する工程と、酸化シリコンよりも高い反射率にて電子ビームを反射する中間層を上記ベース層上に形成する工程と、レジスト層を上記中間層上に形成する工程と、上記レジスト層を電子ビームで露光して上記レジスト層に所望のパターンを形成する工程とを備え、上記中間層は、チタン酸ストロンチウム膜、ＢＳＴ膜、Ｌａ ２ Ｏ ３ 膜、Ｐｒ ２ Ｏ ３ 膜、ＺｒＯ ２ 膜およびＨｆＯ ２ 膜よりなる群から選ばれるいずれか１つの単層膜または少なくとも１つの膜を備えた積層膜であることを特徴とするものである。
【００１５】
また、この発明の請求項４記載の発明にかかるパターン形成方法は、上記請求項１〜請求項３のいずれかに１に記載の発明において、上記ベース層は、原子番号が７２以上の元素を含有することを特徴とするものである。
【００１６】
また、請求項５記載の発明にかかるパターン形成方法は、上記請求項４記載の発明において、上記ベース層は、Ｈｆ膜、Ｔａ膜、Ｗ膜およびＰｔ膜よりなる群から選ばれるいずれか１つの単層膜または２つ以上の膜により構成される積層膜であることを特徴とするものである。
【００１７】
また、請求項６記載の発明にかかるパターン形成方法は、上記請求項４記載の発明において、上記ベース層は、Ｈｆ、Ｔａ、ＷおよびＰｔよりなる群から選ばれる少なくとも１つを主成分とする化合物からなる膜を少なくとも１層備えた積層膜であることを特徴とするものである。
【００１８】
また、請求項７記載の発明にかかるパターン形成方法は、上記請求項１〜請求項６のいずれか１に記載の発明において、上記ベース層は、膜厚が１５０ｎｍ以下にて形成されることを特徴とするものである。
【００１９】
また、請求項８記載の発明にかかる半導体装置は、上記請求項１〜請求項７のいずれか１に記載のパターン形成方法にて製造されたことを特徴とするものである。
【００２０】
また、請求項９記載の発明にかかる半導体装置の製造方法は、酸化シリコンよりも比誘電率の高いゲート絶縁層を基板上に形成する工程と、多結晶シリコンよりも電気抵抗の低いゲート電極層を上記ゲート絶縁層上に形成する工程と、上記ゲート絶縁層を形成する元素と同一元素を含有するとともに酸化シリコンよりも高い反射率にて電子ビームを反射する中間層を上記ゲート電極層上に形成する工程と、レジスト層を上記中間層上に形成する工程と、上記レジスト層を電子ビームで露光して上記レジスト層に所望のパターンを形成した後に、電界効果型トランジスタを形成する工程とを備え、上記ゲート絶縁層は、Ｌａ ２ Ｏ ３ 膜、Ｐｒ ２ Ｏ ３ 膜、ＺｒＯ ２ 膜およびＨｆＯ ２ 膜よりなる群から選ばれるいずれか１つの膜であることを特徴とするものである。
【００２３】
また、請求項１０記載の発明にかかる半導体装置の製造方法は、上記請求項９に記載の発明において、上記ゲート電極層は、原子番号が７２以上の元素を含有することを特徴とするものである。
【００２４】
また、請求項１１記載の発明にかかる半導体装置の製造方法は、上記請求項１０に記載の発明において、上記ゲート電極層は、Ｈｆ膜、Ｔａ膜、Ｗ膜およびＰｔ膜よりなる群から選ばれるいずれか１つの単層膜または２つ以上の膜により構成される積層膜であることを特徴とするものである。
【００２５】
また、請求項１２記載の発明にかかる半導体装置の製造方法は、上記請求項１０に記載の発明において、上記ゲート電極層は、Ｈｆ、Ｔａ、ＷおよびＰｔよりなる群から選ばれる少なくとも１つを主成分とする化合物からなる膜を少なくとも１層備えた積層膜であることを特徴とするものである。
【００２６】
また、請求項１３記載の発明にかかる半導体装置の製造方法は、上記請求項９〜１２のいずれか１に記載の発明において、上記ゲート電極層は、膜厚が１５０ｎｍ以下にて形成されることを特徴とするものである。
【００２８】
また、この発明の請求項１４記載の発明にかかる半導体装置は、上記請求項９〜請求項１３のいずれか１に記載の半導体装置の製造方法にて製造されたことを特徴とするものである。
【００２９】
【発明の実施の形態】
以下に、この発明の実施の形態について図面を参照して詳細に説明する。なお、各図中、同一または相当する部分には同一の符号を付しており、その重複説明は適宜に簡略化ないし省略する。
【００３０】
実施の形態１．
以下、この発明の実施の形態１を図面に基づいて詳細に説明する。図１は、この発明の実施の形態１を示すパターン形成方法において、パターン形成前の半導体装置を示す概略断面図である。
図１において、１はシリコン基板等の基板、２は電子ビームに対する反射率が高く電子ビームを反射するベース層としてのＷ膜（重金属膜）、３は電子ビームに対する反射率がＷ膜２より低く電子ビームを透過する中間層としてのＳｉＯ２膜、４は感光性材料からなるレジスト層、Ｅはレジスト層４に入射する電子ビームを示す。
【００３１】
以下、本実施の形態１におけるパターン形成の手順について、説明する。まず、Ｗ膜２が、１５０ｎｍ以下の膜厚となるように、基板１上にスパッタにより形成される。そして、ＳｉＯ２膜３が、５０ｎｍ以下の膜厚となるように、Ｗ膜２上にスパッタにより形成される。さらに、レジスト層４が、約３００ｎｍの膜厚にて、ＳｉＯ２膜３上に塗布される。ここで、レジスト層４は、例えば、住友化学工業製のネガ型電子線レジストＮＥＢ−２２を用いることができる。
【００３２】
以上のように積層された半導体装置において、同図の矢印に示すように、電子ビームＥにてレジスト層４を露光して、レジスト層４に所望の潜像パターンを形成する。
詳しくは、レジスト層４に入射した電子ビームＥの一部は、レジスト層４を透過した後に、ＳｉＯ２膜３に入射する。ここで、ＳｉＯ２膜３は、原子番号１４（シリコン）以下の元素からなるために、ＳｉＯ２膜３に入射した電子は、ＳｉＯ２膜３を透過することになる。そして、ＳｉＯ２膜３を透過した電子は、Ｗ膜２に入射する。ここで、Ｗ膜２は、原子番号７２以上の重金属元素を主成分として含有するものなので、Ｗ膜２に入射した電子ビームＥは、Ｗ膜２にて反射する。
【００３３】
その後、Ｗ膜２で反射した反射電子としての電子ビームＥは、軽元素からなるＳｉＯ２膜３を透過して、レジスト層４に至る。このように、レジスト層４は、入射する電子ビームＥと、反射による電子ビームＥとにより、露光されることになる。
ここで、ＳｉＯ２膜３は、軽元素からなるとともに、５０ｎｍ以下の薄い膜厚にて形成されているので、ＳｉＯ２膜３内を通過する入射及び反射に係わる電子ビームＥは、散乱がある程度制限される。すなわち、ＳｉＯ２膜３を通過する電子ビームＥは、空間的な広がりを生じることなくＷ膜２に達し、さらにＷ膜２で反射して空間的な広がりなくレジスト層４に達するので、レジスト層４における潜像の広がりを小さくすることができる。
【００３４】
なお、本実施の形態１では、中間層として、ＳｉＯ２膜３を用いた。これに対して、中間層として、原子番号が１４以下の元素からなるその他の材料を用いることができる。具体的には、中間層を、シリコン、窒化シリコン、酸窒化シリコン、又は、それらのうち少なくとも２つを積層した積層膜にて形成することができる。これらの材料はいずれも、電子ビームに対する反射率が低く透過性が高いとともに、半導体装置の製造に一般的に用いられている加工性の高い材料である。さらに、これらの下地となる層をドライエッチングする際の、エッチングマスクとして好適な材料である。
【００３５】
また、Ｗ膜２は、１５０ｎｍ以下の比較的薄い膜厚にて形成されているので、Ｗ膜２で反射した電子ビームは、空間的な広がりなく、レジスト層４に達することになる。これにより、レジスト層４に形成される潜像は、コントラストが向上して、高い解像度を得ることになる。
すなわち、電子ビームの反射は、微視的には、電子ビームが入射するＷ膜２表面からＷ膜２内部にかけての微小な立体領域で起こる。このため、Ｗ膜２の膜厚が厚い場合には、Ｗ膜２の深部で反射した電子が空間的に広がった後にレジスト層４に達することになり、レジスト層４に形成される潜像のコントラストは低下してしまう。
【００３６】
なお、本実施の形態１では、ベース層として、Ｗ膜２を用いた。これに対して、ベース層として、原子番号が７２以上の元素を含有するその他の材料を用いることができる。具体的には、ベース層を、Ｈｆ、Ｔａ、Ｐｔ、それらのうち少なくとも２つを積層した積層膜、又は、それらのうち少なくとも１つを主成分とする化合物からなる膜を少なくとも１層備えた積層膜にて形成することができる。これらの材料はいずれも、電子ビームに対する反射率が高いとともに、電気抵抗が低い。さらに、これらは、耐熱性が高く高温処理を施しても変性しないために、ＭＯＳＦＥＴのゲート電極として好適な材料である。
【００３７】
こうして、レジスト層４を電子ビームＥで露光した後に、所定のエッチング工程等を経て、レジスト層４に形成した潜像パターンに対応した所望のパターンを、Ｗ膜２に形成する。
なお、電子ビームＥによる露光は、一括転写型の電子ビーム露光装置を用いて行うことができる。そして、その電子ビーム露光装置において、例えば、加速電圧を１００ｋＶ、入射面におけるビーム収束半角を約１．５ｍｒａｄ、電流密度を１１．２ｍＡ／ｃｍ２とすることができる。
【００３８】
次に、図２にて、図１に示す半導体装置における、中間層としてのＳｉＯ２膜３の膜厚と、解像度との関係について説明する。
図２において、横軸は、中間層としてのＳｉＯ２膜３の膜厚を示し、縦軸は、ラインアンドスペースによる限界解像度を示す。
さらに、図２において、実線９は、図１に示す構成の半導体装置における、ＳｉＯ２膜３の膜厚と解像度との関係を示す直線である。一方、図中の破線５は、ベアシリコン基板上に同一条件の露光を行ったときの限界解像度を示す直線である。
【００３９】
ここで、ラインアンドスペースとは、電子ビームＥによりレジスト層４上に形成される露光パターンであり、露光部と非露光部とが１：１の比率で交互に形成される縞状パターンである。なお、同図において、ウェハ上でのラインアンドスペースによるライン幅は、５０〜１５０ｎｍの範囲で変動させた。
また、限界解像度とは、ライン幅の異なるラインアンドスペース像に対して、分離解像できる最小線幅をいう。
【００４０】
同図の点６に示すように、ＳｉＯ２膜の膜厚が１０ｎｍのときは、限度解像度は約５０ｎｍとなり、上述のベアシリコン上の限度解像度より高い解像度を得ることができる。また、点７に示すように、ＳｉＯ２膜の膜厚が５０ｎｍのときは、限度解像度は約６０ｎｍとなり、ベアシリコン上の限度解像度と同等の解像度となる。また、点８に示すように、ＳｉＯ２膜の膜厚が１００ｎｍのときは、限度解像度は約７０ｎｍとなり、ベアシリコン上の限度解像度より低い解像度となる。
このように、シリコンを主成分とする中間層としてのＳｉＯ２膜の膜厚を、５０ｎｍ以下とした場合に、ベース層としてのＷ膜上の解像度が向上する。
【００４１】
以上説明したように、本実施の形態１のように構成されたパターン形成方法においては、電子ビームリソグラフィを用いて、高解像度の極めて微細なパターンを形成することができる。
【００４２】
実施の形態２．
以下、この発明の実施の形態２を図面に基づいて詳細に説明する。図３（ａ）〜（ｅ）は、この発明の実施の形態２を示す半導体装置の製造方法において、各工程における半導体装置を示す概略断面図である。本実施の形態２では、半導体装置としてのＦＥＴの製造方法における、ゲート電極の形成工程を示している。
【００４３】
図３（ａ）〜（ｅ）において、２１はシリコン基板等の基板、２２は酸化シリコンよりも高い比誘電率を有するとともに電子ビームに対する反射率が酸化シリコンよりも高いゲート絶縁層としてのＨｆＯ２膜、２２ａはＦＥＴの所望のゲート絶縁層、２３は電気抵抗の低いゲート電極層としてのＷ膜、２３ａはＦＥＴの所望のゲート電極、２４はゲート絶縁層２２と同一材料で形成されるＨｆＯ２膜、２４ａはゲート電極２３ａ形成時のエッチングマスクとしての中間層、２５は感光性材料からなるレジスト層、２５ａはゲート電極２３ａ形成時のレジストパターン、Ｅはレジスト層２５に入射する電子ビームを示す。
【００４４】
以下、本実施の形態２における半導体装置の製造手順について、説明する。
まず、図３（ａ）に示すように、基板２１上に、ＨｆＯ２膜２２、Ｗ膜２３、ＨｆＯ２膜２４、レジスト層２５が、順次積層される。
詳しくは、まず、ＨｆＯ２膜２２が、数ｎｍの膜厚にて、基板２１上にＡＬＣＶＤ法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成される。次に、Ｗ膜２３が、１５０ｎｍ以下の膜厚となるように、例えば、１００ｎｍの膜厚にて、膜２２上にＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成される。そして、ＨｆＯ２膜２４が、十数〜数十ｎｍの膜厚にて、Ｗ膜２３上にＡＬＣＶＤ法により形成される。なお、Ｗ膜２３上へのＨｆＯ２膜２４の形成方法としては、ＡＬＣＶＤ法以外に、酸素ガスを用いてＨｆをスパッタする反応性スパッタ等の方法を用いることもできる。この場合、ＡＬＣＶＤ法と比較して堆積速度を向上することができる。
さらに、レジスト層２５が、２００〜３００ｎｍの膜厚にて、ＨｆＯ２膜２４上に塗布される。ここで、レジスト層２５として、例えば、耐熱性及び耐ドライエッチ性に優れるＰＨＳ（Ｐｏｌｙ Ｈｙｄｒｏｘｙ Ｓｔｙｒｅｎｅ）を主成分とするベース樹脂を用いたネガ型の化学増幅型レジストを用いることが好適である。
【００４５】
以上のように積層された半導体装置において、同図（ａ）の矢印に示すように、電子ビームＥにてレジスト層２５を露光して、レジスト層２５に所望の潜像パターンを形成する。ここで、電子ビームＥによる露光は、例えば、加速電圧が１００ｋＶ程度の一括転写型の電子ビーム露光装置を用いて行う。
【００４６】
詳しくは、レジスト層２５に入射した電子ビームＥは、レジスト層２５を透過した後に、中間層としての膜２４に入射する。ここで、ＨｆＯ２膜２４は、原子番号３８以上の元素を主成分として含有するもので電子ビームに対する反射率が高いので、ＨｆＯ２膜２４に入射した電子ビームＥは、入射点を頂点とする膜内の狭小な立体角内にて反射する。
その後、ＨｆＯ２膜２４で反射した反射電子としての電子ビームＥは、レジスト層４に至る。このように、レジスト層４は、図中の矢印方向から入射する電子ビームＥと、ほぼ垂直方向に反射する電子ビームＥとにより、露光され、コントラストの高い極めて微細な潜像を形成することになる。
【００４７】
なお、本実施の形態２では、中間層として、ＨｆＯ２膜２４を用いた。これに対して、中間層として、原子番号が３８以上の元素を含有するその他の材料を用いることができる。具体的には、中間層を、チタン酸ストロンチウム、ＢＳＴ、Ｌａ２Ｏ３、Ｐｒ２Ｏ３、ＺｒＯ２、ＨｆＯ２、又は、それらのうち１つからなる膜を少なくとも１層備えた積層膜にて形成することができる。これらの材料はいずれも、電子ビームに対する反射率が高い材料であり、電子ビームの反射層として機能するものである。したがって、前記実施の形態１に示した電子ビームの透過層としてのＳｉＯ２と比較して、膜厚の制限が少なくある程度膜厚を自由に設定できるために、下地となる層をエッチングする際のエッチングマスクとして好適な材料となる。
【００４８】
次に、図３（ｂ）に示すように、レジストパターン２５ａを形成する。
詳しくは、露光後の半導体装置を、ＰＥＢ（露光後ベーク）した後、有機アルカリであるＴＭＡＨ（Ｔｅｔｒａ Ｍｅｔｈｙｌ Ａｍｍｏｎｉｕｍ Ｈｙｄｒｏｘｉｄｅ）の水溶液で現像することにより、前工程で形成した潜像に対応したレジストパターン２５ａを形成する。
【００４９】
次に、図３（ｃ）に示すように、エッチングマスクとしての中間層２４ａを形成する。
詳しくは、前工程で形成したレジストパターン２５ａをマスクとして、例えば、イオンミリングにより、ＨｆＯ２膜２４を選択的にエッチングして除去する。その後、酸素アッシングにてレジストパターン２５ａを除去することにより、中間層２４ａを形成する。
【００５０】
次に、図３（ｄ）に示すように、所望のゲート電極２３ａを形成する。
詳しくは、前工程で形成した中間層２４ａをエッチングマスクとして、塩素系のガスを用いたドライエッチングにより、Ｗ膜２３をエッチングしてゲート電極２３ａを形成する。
【００５１】
ここで、中間層としてのＨｆＯ２膜２４は、ゲート絶縁層としてのＨｆＯ２膜２２と共通の材料にて形成されているので、双方のＷ膜２３に対するエッチングレート比を共通化することができる。
具体的には、ここでのエッチングに際して、後述する工程における、Ｗ膜２３とその下層のＨｆＯ２膜２２とのエッチングレート比が最大となる条件と同一条件を用いる。すなわち、本工程において、Ｗ膜２３の除去が完了した時点でエッチングを停止できるような条件を用いる。望ましくは、Ｗ膜２３とＨｆＯ２膜２４とのエッチングレート比が、１００以上となる条件を用いる。
【００５２】
このようなエッチング条件下では、中間層としてのＨｆＯ２膜２４を、薄膜化することが可能である。例えば、エッチングレート比が１００であり、Ｗ膜２３の膜厚が１００ｎｍであるとすると、中間層のＨｆＯ２膜２４の膜厚が１ｎｍ以上あれば、理論的に、Ｗ膜２３をエッチング加工することができる。実際には、オーバーエッチ等を行うために、その理論値に対して余裕度分を加算して、ＨｆＯ２膜２４を十数ｎｍ程度の膜厚にて形成して、エッチング加工を行うことになる。
【００５３】
なお、上述したように、中間層２４の膜厚は十数ｎｍ程度であるのに対して、レジスト層２５の膜厚は２００〜３００ｎｍである。したがって、中間層２４の膜厚は、レジスト層２５の膜厚の１０分の１以下となり、図３（ｃ）に示す工程において、上述したようなエッチング選択性の少ないイオンミリングによるエッチングが可能となる。
【００５４】
最後に、図３（ｅ）に示すように、所望のゲート絶縁層２２ａを形成する。
詳しくは、前工程で形成されたゲート電極２３ａをマスクとして、湿式エッチングにより、ＨｆＯ２膜２２の不要部分を除去して、ゲート絶縁層２２ａを形成する。
その後、イオン注入等の工程を経て、最終的にＦＥＴが形成される。
なお、本実施の形態２において、ＦＥＴにおけるゲート部以外のソース・ドレイン部等については、簡単のためその図示と説明とを省略した。
【００５５】
以上述べた製造方法にて製造された半導体装置としてのＦＥＴにおいて、ゲート電極２３ａは、電気抵抗の低い材料にて形成されるとともに、１５０ｎｍ以下の比較的薄い膜厚にて形成されているので、そのゲート長を１００ｎｍ以下にて形成しても、ゲート電極抵抗を低くすることができる。
さらに、ゲート絶縁層２２ａと、中間層２４ａとに、電子ビームに対する反射率が高く、かつ、比誘電率の高い、共通の材料を用いたので、電子ビームリソグラフィによる１００ｎｍ以下のゲート長のゲート電極２３ａが形成できるとともに、ゲート絶縁層２２ａでの静電容量が充分確保されて、さらに、エッチングレート比を大きく設定してエッチング精度を向上することができる。
【００５６】
以上説明したように、本実施の形態２のように構成された半導体装置の製造方法においては、電子ビームリソグラフィを用いて、極めてゲート長の短いゲート電極２３ａを形成するとともに、寄生効果が抑えられた高性能のＦＥＴを提供することができる。
【００５７】
なお、本実施の形態２では、ゲート電極層として、Ｗ膜２３を用いた。これに対して、ゲート電極層として、原子番号が７２以上の元素を含有するその他の材料を用いることができる。具体的には、ゲート電極層を、Ｈｆ、Ｔａ、Ｐｔ、それらのうち少なくとも２つを積層した積層膜、又は、それらのうち少なくとも１つを主成分とする化合物からなる膜を少なくとも１層備えた積層膜にて形成することができる。これらの材料はいずれも、電子ビームに対する反射率が高いとともに、電気抵抗が低い。さらに、これらは、耐熱性が高く高温処理を施しても変性しないために、本実施の形態２におけるＷ膜２３と同様に、ＭＯＳＦＥＴのゲート電極として好適な材料となる。
【００５８】
また、本実施の形態２では、ゲート絶縁層２２ａと、中間層２４ａとを、同一の材料ＨｆＯ２にて形成した。これに対して、中間層２４ａを、ゲート絶縁層２２ａを形成する元素と同一元素を含有する異材料とすることもできる。具体的には、ゲート絶縁層２２ａをＨｆＯ２にて形成し、中間層２４ａをＨｆＯ２膜とその他の膜からなる積層膜とすることもできる。この場合にも、本実施の形態２と同様の効果を奏することになる。
【００５９】
なお、本発明が上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態の中で示唆した以外にも、各実施の形態は適宜変更され得ることは明らかである。また、上記構成部材の数、位置、形状等は上記実施の形態に限定されず、本発明を実施する上で好適な数、位置、形状等にすることができる。
【００６０】
【発明の効果】
本発明は以上のように構成されているので、電子ビームリソグラフィを用いて、高解像度の極めて微細なパターンを形成するとともに、寄生効果が抑えられた高性能の電界効果型トランジスタを形成することができるパターン形成方法、半導体装置の製造方法、及び、半導体装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１を示すパターン形成方法において、パターン形成前の半導体装置を示す概略断面図である。
【図２】図１に示す半導体装置において、中間層の膜厚と解像度との関係を示すグラフである。
【図３】この発明の実施の形態２を示す半導体装置の製造方法において、各工程における半導体装置を示す概略断面図である。
【符号の説明】
１ 基板、 ２ Ｗ膜（ベース層）、 ３ ＳｉＯ２膜（中間層）、 ４ レジスト層、 ２１ 基板、 ２２ ＨｆＯ２膜（ゲート絶縁層）、 ２２ａ ゲート絶縁層、 ２３ Ｗ膜（ゲート電極層）、 ２３ａ ゲート電極、 ２４ ＨｆＯ２膜（中間層）、 ２４ａ 中間層（エッチングマスク）、 ２５ レジスト層、 ２５ａ レジストパターン、 Ｅ 電子ビーム。
【発明の属する技術分野】
この発明は、パターン形成方法、半導体装置の製造方法、及び、半導体装置に関するものであり、特に、電界効果型トランジスタ等の形成過程において電子ビームリソグラフィを用いて微細パターンを形成するためのパターン形成方法、半導体装置の製造方法、及び、半導体装置に関するものである。
【０００２】
【従来の技術】
近年の半導体集積回路の高集積化に対する要望にともなって、その回路を構成する配線幅をさらに狭小化し、また、配線を形成する導電性膜の膜厚をさらに薄膜化するための開発が行われている。
【０００３】
特に、電界効果型トランジスタ（以下、ＦＥＴと呼ぶ。）では、ゲート電極の線幅（ゲート長）を微細化することによって、原理的に、ＦＥＴの動作が急速に高速化されるというさらなる効果が期待できる。そのため、ＦＥＴのゲート長の微細化に対する開発が、盛んに進められている。
しかし、単純に、ゲート電極の素子寸法を微細化しようとすると、ゲート電極抵抗が大きくなり、かえってＦＥＴの性能向上が妨げられる。さらに、多結晶シリコン膜からなるゲート電極を有するＦＥＴにおいては、ゲート電極の微細化により空乏化が生じる等の問題が発生する。
したがって、ゲート電極の微細化を進めるには、ＦＥＴの性能が確実に向上するように、ゲート電極抵抗増加、空乏化等のいわゆる寄生効果の発生を抑える対策を講じる必要がある。
【０００４】
これらの寄生効果の発生を抑えてゲート電極の微細化を進めるために、例えば、特開平１０−２３３５０５号公報では、ゲート電極の材料として、タングステン（Ｗ）、窒化タングステン（ＷＮＸ）等の電気抵抗の低い高融点金属材料を用いる技術が開示されている。
さらに、このような高融点金属材料からなるゲート電極の形成過程において、ゲート絶縁層上に積層された高融点金属材料をドライエッチングしてゲート電極を形成するために、そのエッチングマスクとして、シリコン酸化膜、シリコン窒化膜等のドライエッチングに対する耐性の高い膜を用いる技術が開示されている。このようなシリコンを含有する無機材料は、ゲート絶縁層としてのＳｉＯ２膜に対して、化学的性質が近似する。そのために、エッチングマスクとゲート電極とのエッチングレート比と、ゲート絶縁層とゲート電極とのエッチングレート比とを、ほぼ同一の値で大きくすることができるという製法上のメリットを有する。
【０００５】
【発明が解決しようとする課題】
上記の従来技術において、低電気抵抗の高融点金属材料は、ＦＥＴのゲート電極の微細化を可能とする材料として有用である。他方、技術革新の目まぐるしい昨今においては、ＦＥＴのゲート長を１００ｎｍ以下までさらに微細化する要望があり、これを実現するために、従来の光リソグラフィにかえて、高い解像性能を有する電子ビームリソグラフィの開発が進められている。
【０００６】
しかし、上記の従来技術の構成では、電子ビームリソグラフィの性能を生かして、解像度の高いＦＥＴのゲート電極パターンを形成することが難しいと予想される。すなわち、光リソグラフィにおいては、基板による反射率が大きいときに、解像度の劣化が生じる。この光リソグラフィの場合と同様に、電子ビームリソグラフィの場合も、低電気抵抗の高融点金属材料の主成分となるタングステン等は原子番号が大きく電子ビームに対する反射率が高いために、高い解像度が得られない可能性がある。
【０００７】
詳しくは、電子ビームが、物質に入射したときの反射率は原子番号に依存する。すなわち、電子ビームは、入射した物質を構成する原子の原子核によるラザフォード散乱によって反射するために、入射した物質を構成する元素の原子番号が大きい程、反射率が高くなる。したがって、電子ビームリソグラフィの露光特性は、レジスト層の下地を構成する材料元素の原子番号に大きく依存すると考えられる。
ここで、従来技術の構成において、ゲート電極の材料は、シリコン等と比較して原子番号が極めて大きい材料であるために、電子ビームによる露光にてゲート電極を形成するときに、充分な解像性能が得られない可能性が大きい。
【０００８】
さらに、従来技術で述べた、タングステン等のゲート電極上に、シリコン酸化膜、シリコン窒化膜等の中間層を設けた場合を考える。この場合、シリコン酸化膜等の構成元素であるシリコンは原子番号が小さいために、レジスト層を透過して中間層に入射した電子ビームは、中間層を透過することになる。その後、電子は、ゲート電極で反射した後に、さらに中間層を透過してレジスト層に入射することになる。このように、原子番号の小さな中間層は、下地のゲート電極からの反射電子を遮蔽できないために、電子の後方散乱等の影響による解像度の悪化が予想される。
【０００９】
他方、ＦＥＴにおいてゲート長を短くする場合、ゲート電極と基板との間の静電容量を一定に保つために、その間に形成されるゲート絶縁層の膜厚を薄膜化する必要がある。ここで、従来技術の場合、微細化されたゲート長に対応した充分な静電容量を確保するためには、ゲート絶縁層としての酸化シリコン膜（ＳｉＯ２）の膜厚を、１ｎｍ程度に薄膜化する必要がある。しかし、この程度にまで薄膜化されたゲート酸化層においては、いわゆるトンネル効果により、ゲートのリーク電流が許容値を超えるという不具合が発生する。
【００１０】
この不具合を解消するために、ゲート絶縁層の材料として、比誘電率の大きな材料（以下、Ｈｉｇｈ−ｋ材料と呼ぶ。）を用いることが考えられる。これにより、充分大きな膜厚を形成してトンネル電流を抑制しつつ、所望の静電容量を確保することができる。
しかし、このようにゲート絶縁層としてＨｉｇｈ−ｋ材料を用いた場合には、その化学的性質が、エッチングマスクとしてのシリコン酸化膜（又はシリコン窒化膜）とは異なるために、上述の統一された大きなエッチングレート比を用いるという製法上のメリットを失うことになる。
【００１１】
この発明は、上述のような課題を解決するためになされたもので、電子ビームリソグラフィを用いて、高解像度の極めて微細なパターンを形成するとともに、寄生効果を抑えて高性能の電界効果型トランジスタを形成することができるパターン形成方法、半導体装置の製造方法、及び、半導体装置を提供することにある。
【００１２】
この発明の請求項１記載の発明にかかるパターン形成方法は、電子ビームを反射するベース層を基板上に形成する工程と、電子ビームに対する反射率が上記ベース層よりも低く電子ビームを透過する中間層を上記ベース層上に形成する工程と、レジスト層を上記中間層上に形成する工程と、上記レジスト層を電子ビームで露光して、上記レジスト層に所望のパターンを形成する工程とを備え、上記中間層は、原子番号が１４以下の元素からなるとともに、膜厚が５０ｎｍ以下にて形成されることを特徴とするものである。
【００１３】
また、請求項２記載の発明にかかるパターン形成方法は、上記請求項１記載の発明において、上記中間層は、シリコン膜、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜よりなる群から選ばれるいずれか１つの単層膜または２つ以上の膜により構成される積層膜であることを特徴とするものである。
【００１４】
また、請求項３記載の発明にかかるパターン形成方法は、ベース層を基板上に形成する工程と、酸化シリコンよりも高い反射率にて電子ビームを反射する中間層を上記ベース層上に形成する工程と、レジスト層を上記中間層上に形成する工程と、上記レジスト層を電子ビームで露光して上記レジスト層に所望のパターンを形成する工程とを備え、上記中間層は、チタン酸ストロンチウム膜、ＢＳＴ膜、Ｌａ ２ Ｏ ３ 膜、Ｐｒ ２ Ｏ ３ 膜、ＺｒＯ ２ 膜およびＨｆＯ ２ 膜よりなる群から選ばれるいずれか１つの単層膜または少なくとも１つの膜を備えた積層膜であることを特徴とするものである。
【００１５】
また、この発明の請求項４記載の発明にかかるパターン形成方法は、上記請求項１〜請求項３のいずれかに１に記載の発明において、上記ベース層は、原子番号が７２以上の元素を含有することを特徴とするものである。
【００１６】
また、請求項５記載の発明にかかるパターン形成方法は、上記請求項４記載の発明において、上記ベース層は、Ｈｆ膜、Ｔａ膜、Ｗ膜およびＰｔ膜よりなる群から選ばれるいずれか１つの単層膜または２つ以上の膜により構成される積層膜であることを特徴とするものである。
【００１７】
また、請求項６記載の発明にかかるパターン形成方法は、上記請求項４記載の発明において、上記ベース層は、Ｈｆ、Ｔａ、ＷおよびＰｔよりなる群から選ばれる少なくとも１つを主成分とする化合物からなる膜を少なくとも１層備えた積層膜であることを特徴とするものである。
【００１８】
また、請求項７記載の発明にかかるパターン形成方法は、上記請求項１〜請求項６のいずれか１に記載の発明において、上記ベース層は、膜厚が１５０ｎｍ以下にて形成されることを特徴とするものである。
【００１９】
また、請求項８記載の発明にかかる半導体装置は、上記請求項１〜請求項７のいずれか１に記載のパターン形成方法にて製造されたことを特徴とするものである。
【００２０】
また、請求項９記載の発明にかかる半導体装置の製造方法は、酸化シリコンよりも比誘電率の高いゲート絶縁層を基板上に形成する工程と、多結晶シリコンよりも電気抵抗の低いゲート電極層を上記ゲート絶縁層上に形成する工程と、上記ゲート絶縁層を形成する元素と同一元素を含有するとともに酸化シリコンよりも高い反射率にて電子ビームを反射する中間層を上記ゲート電極層上に形成する工程と、レジスト層を上記中間層上に形成する工程と、上記レジスト層を電子ビームで露光して上記レジスト層に所望のパターンを形成した後に、電界効果型トランジスタを形成する工程とを備え、上記ゲート絶縁層は、Ｌａ ２ Ｏ ３ 膜、Ｐｒ ２ Ｏ ３ 膜、ＺｒＯ ２ 膜およびＨｆＯ ２ 膜よりなる群から選ばれるいずれか１つの膜であることを特徴とするものである。
【００２３】
また、請求項１０記載の発明にかかる半導体装置の製造方法は、上記請求項９に記載の発明において、上記ゲート電極層は、原子番号が７２以上の元素を含有することを特徴とするものである。
【００２４】
また、請求項１１記載の発明にかかる半導体装置の製造方法は、上記請求項１０に記載の発明において、上記ゲート電極層は、Ｈｆ膜、Ｔａ膜、Ｗ膜およびＰｔ膜よりなる群から選ばれるいずれか１つの単層膜または２つ以上の膜により構成される積層膜であることを特徴とするものである。
【００２５】
また、請求項１２記載の発明にかかる半導体装置の製造方法は、上記請求項１０に記載の発明において、上記ゲート電極層は、Ｈｆ、Ｔａ、ＷおよびＰｔよりなる群から選ばれる少なくとも１つを主成分とする化合物からなる膜を少なくとも１層備えた積層膜であることを特徴とするものである。
【００２６】
また、請求項１３記載の発明にかかる半導体装置の製造方法は、上記請求項９〜１２のいずれか１に記載の発明において、上記ゲート電極層は、膜厚が１５０ｎｍ以下にて形成されることを特徴とするものである。
【００２８】
また、この発明の請求項１４記載の発明にかかる半導体装置は、上記請求項９〜請求項１３のいずれか１に記載の半導体装置の製造方法にて製造されたことを特徴とするものである。
【００２９】
【発明の実施の形態】
以下に、この発明の実施の形態について図面を参照して詳細に説明する。なお、各図中、同一または相当する部分には同一の符号を付しており、その重複説明は適宜に簡略化ないし省略する。
【００３０】
実施の形態１．
以下、この発明の実施の形態１を図面に基づいて詳細に説明する。図１は、この発明の実施の形態１を示すパターン形成方法において、パターン形成前の半導体装置を示す概略断面図である。
図１において、１はシリコン基板等の基板、２は電子ビームに対する反射率が高く電子ビームを反射するベース層としてのＷ膜（重金属膜）、３は電子ビームに対する反射率がＷ膜２より低く電子ビームを透過する中間層としてのＳｉＯ２膜、４は感光性材料からなるレジスト層、Ｅはレジスト層４に入射する電子ビームを示す。
【００３１】
以下、本実施の形態１におけるパターン形成の手順について、説明する。まず、Ｗ膜２が、１５０ｎｍ以下の膜厚となるように、基板１上にスパッタにより形成される。そして、ＳｉＯ２膜３が、５０ｎｍ以下の膜厚となるように、Ｗ膜２上にスパッタにより形成される。さらに、レジスト層４が、約３００ｎｍの膜厚にて、ＳｉＯ２膜３上に塗布される。ここで、レジスト層４は、例えば、住友化学工業製のネガ型電子線レジストＮＥＢ−２２を用いることができる。
【００３２】
以上のように積層された半導体装置において、同図の矢印に示すように、電子ビームＥにてレジスト層４を露光して、レジスト層４に所望の潜像パターンを形成する。
詳しくは、レジスト層４に入射した電子ビームＥの一部は、レジスト層４を透過した後に、ＳｉＯ２膜３に入射する。ここで、ＳｉＯ２膜３は、原子番号１４（シリコン）以下の元素からなるために、ＳｉＯ２膜３に入射した電子は、ＳｉＯ２膜３を透過することになる。そして、ＳｉＯ２膜３を透過した電子は、Ｗ膜２に入射する。ここで、Ｗ膜２は、原子番号７２以上の重金属元素を主成分として含有するものなので、Ｗ膜２に入射した電子ビームＥは、Ｗ膜２にて反射する。
【００３３】
その後、Ｗ膜２で反射した反射電子としての電子ビームＥは、軽元素からなるＳｉＯ２膜３を透過して、レジスト層４に至る。このように、レジスト層４は、入射する電子ビームＥと、反射による電子ビームＥとにより、露光されることになる。
ここで、ＳｉＯ２膜３は、軽元素からなるとともに、５０ｎｍ以下の薄い膜厚にて形成されているので、ＳｉＯ２膜３内を通過する入射及び反射に係わる電子ビームＥは、散乱がある程度制限される。すなわち、ＳｉＯ２膜３を通過する電子ビームＥは、空間的な広がりを生じることなくＷ膜２に達し、さらにＷ膜２で反射して空間的な広がりなくレジスト層４に達するので、レジスト層４における潜像の広がりを小さくすることができる。
【００３４】
なお、本実施の形態１では、中間層として、ＳｉＯ２膜３を用いた。これに対して、中間層として、原子番号が１４以下の元素からなるその他の材料を用いることができる。具体的には、中間層を、シリコン、窒化シリコン、酸窒化シリコン、又は、それらのうち少なくとも２つを積層した積層膜にて形成することができる。これらの材料はいずれも、電子ビームに対する反射率が低く透過性が高いとともに、半導体装置の製造に一般的に用いられている加工性の高い材料である。さらに、これらの下地となる層をドライエッチングする際の、エッチングマスクとして好適な材料である。
【００３５】
また、Ｗ膜２は、１５０ｎｍ以下の比較的薄い膜厚にて形成されているので、Ｗ膜２で反射した電子ビームは、空間的な広がりなく、レジスト層４に達することになる。これにより、レジスト層４に形成される潜像は、コントラストが向上して、高い解像度を得ることになる。
すなわち、電子ビームの反射は、微視的には、電子ビームが入射するＷ膜２表面からＷ膜２内部にかけての微小な立体領域で起こる。このため、Ｗ膜２の膜厚が厚い場合には、Ｗ膜２の深部で反射した電子が空間的に広がった後にレジスト層４に達することになり、レジスト層４に形成される潜像のコントラストは低下してしまう。
【００３６】
なお、本実施の形態１では、ベース層として、Ｗ膜２を用いた。これに対して、ベース層として、原子番号が７２以上の元素を含有するその他の材料を用いることができる。具体的には、ベース層を、Ｈｆ、Ｔａ、Ｐｔ、それらのうち少なくとも２つを積層した積層膜、又は、それらのうち少なくとも１つを主成分とする化合物からなる膜を少なくとも１層備えた積層膜にて形成することができる。これらの材料はいずれも、電子ビームに対する反射率が高いとともに、電気抵抗が低い。さらに、これらは、耐熱性が高く高温処理を施しても変性しないために、ＭＯＳＦＥＴのゲート電極として好適な材料である。
【００３７】
こうして、レジスト層４を電子ビームＥで露光した後に、所定のエッチング工程等を経て、レジスト層４に形成した潜像パターンに対応した所望のパターンを、Ｗ膜２に形成する。
なお、電子ビームＥによる露光は、一括転写型の電子ビーム露光装置を用いて行うことができる。そして、その電子ビーム露光装置において、例えば、加速電圧を１００ｋＶ、入射面におけるビーム収束半角を約１．５ｍｒａｄ、電流密度を１１．２ｍＡ／ｃｍ２とすることができる。
【００３８】
次に、図２にて、図１に示す半導体装置における、中間層としてのＳｉＯ２膜３の膜厚と、解像度との関係について説明する。
図２において、横軸は、中間層としてのＳｉＯ２膜３の膜厚を示し、縦軸は、ラインアンドスペースによる限界解像度を示す。
さらに、図２において、実線９は、図１に示す構成の半導体装置における、ＳｉＯ２膜３の膜厚と解像度との関係を示す直線である。一方、図中の破線５は、ベアシリコン基板上に同一条件の露光を行ったときの限界解像度を示す直線である。
【００３９】
ここで、ラインアンドスペースとは、電子ビームＥによりレジスト層４上に形成される露光パターンであり、露光部と非露光部とが１：１の比率で交互に形成される縞状パターンである。なお、同図において、ウェハ上でのラインアンドスペースによるライン幅は、５０〜１５０ｎｍの範囲で変動させた。
また、限界解像度とは、ライン幅の異なるラインアンドスペース像に対して、分離解像できる最小線幅をいう。
【００４０】
同図の点６に示すように、ＳｉＯ２膜の膜厚が１０ｎｍのときは、限度解像度は約５０ｎｍとなり、上述のベアシリコン上の限度解像度より高い解像度を得ることができる。また、点７に示すように、ＳｉＯ２膜の膜厚が５０ｎｍのときは、限度解像度は約６０ｎｍとなり、ベアシリコン上の限度解像度と同等の解像度となる。また、点８に示すように、ＳｉＯ２膜の膜厚が１００ｎｍのときは、限度解像度は約７０ｎｍとなり、ベアシリコン上の限度解像度より低い解像度となる。
このように、シリコンを主成分とする中間層としてのＳｉＯ２膜の膜厚を、５０ｎｍ以下とした場合に、ベース層としてのＷ膜上の解像度が向上する。
【００４１】
以上説明したように、本実施の形態１のように構成されたパターン形成方法においては、電子ビームリソグラフィを用いて、高解像度の極めて微細なパターンを形成することができる。
【００４２】
実施の形態２．
以下、この発明の実施の形態２を図面に基づいて詳細に説明する。図３（ａ）〜（ｅ）は、この発明の実施の形態２を示す半導体装置の製造方法において、各工程における半導体装置を示す概略断面図である。本実施の形態２では、半導体装置としてのＦＥＴの製造方法における、ゲート電極の形成工程を示している。
【００４３】
図３（ａ）〜（ｅ）において、２１はシリコン基板等の基板、２２は酸化シリコンよりも高い比誘電率を有するとともに電子ビームに対する反射率が酸化シリコンよりも高いゲート絶縁層としてのＨｆＯ２膜、２２ａはＦＥＴの所望のゲート絶縁層、２３は電気抵抗の低いゲート電極層としてのＷ膜、２３ａはＦＥＴの所望のゲート電極、２４はゲート絶縁層２２と同一材料で形成されるＨｆＯ２膜、２４ａはゲート電極２３ａ形成時のエッチングマスクとしての中間層、２５は感光性材料からなるレジスト層、２５ａはゲート電極２３ａ形成時のレジストパターン、Ｅはレジスト層２５に入射する電子ビームを示す。
【００４４】
以下、本実施の形態２における半導体装置の製造手順について、説明する。
まず、図３（ａ）に示すように、基板２１上に、ＨｆＯ２膜２２、Ｗ膜２３、ＨｆＯ２膜２４、レジスト層２５が、順次積層される。
詳しくは、まず、ＨｆＯ２膜２２が、数ｎｍの膜厚にて、基板２１上にＡＬＣＶＤ法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成される。次に、Ｗ膜２３が、１５０ｎｍ以下の膜厚となるように、例えば、１００ｎｍの膜厚にて、膜２２上にＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成される。そして、ＨｆＯ２膜２４が、十数〜数十ｎｍの膜厚にて、Ｗ膜２３上にＡＬＣＶＤ法により形成される。なお、Ｗ膜２３上へのＨｆＯ２膜２４の形成方法としては、ＡＬＣＶＤ法以外に、酸素ガスを用いてＨｆをスパッタする反応性スパッタ等の方法を用いることもできる。この場合、ＡＬＣＶＤ法と比較して堆積速度を向上することができる。
さらに、レジスト層２５が、２００〜３００ｎｍの膜厚にて、ＨｆＯ２膜２４上に塗布される。ここで、レジスト層２５として、例えば、耐熱性及び耐ドライエッチ性に優れるＰＨＳ（Ｐｏｌｙ Ｈｙｄｒｏｘｙ Ｓｔｙｒｅｎｅ）を主成分とするベース樹脂を用いたネガ型の化学増幅型レジストを用いることが好適である。
【００４５】
以上のように積層された半導体装置において、同図（ａ）の矢印に示すように、電子ビームＥにてレジスト層２５を露光して、レジスト層２５に所望の潜像パターンを形成する。ここで、電子ビームＥによる露光は、例えば、加速電圧が１００ｋＶ程度の一括転写型の電子ビーム露光装置を用いて行う。
【００４６】
詳しくは、レジスト層２５に入射した電子ビームＥは、レジスト層２５を透過した後に、中間層としての膜２４に入射する。ここで、ＨｆＯ２膜２４は、原子番号３８以上の元素を主成分として含有するもので電子ビームに対する反射率が高いので、ＨｆＯ２膜２４に入射した電子ビームＥは、入射点を頂点とする膜内の狭小な立体角内にて反射する。
その後、ＨｆＯ２膜２４で反射した反射電子としての電子ビームＥは、レジスト層４に至る。このように、レジスト層４は、図中の矢印方向から入射する電子ビームＥと、ほぼ垂直方向に反射する電子ビームＥとにより、露光され、コントラストの高い極めて微細な潜像を形成することになる。
【００４７】
なお、本実施の形態２では、中間層として、ＨｆＯ２膜２４を用いた。これに対して、中間層として、原子番号が３８以上の元素を含有するその他の材料を用いることができる。具体的には、中間層を、チタン酸ストロンチウム、ＢＳＴ、Ｌａ２Ｏ３、Ｐｒ２Ｏ３、ＺｒＯ２、ＨｆＯ２、又は、それらのうち１つからなる膜を少なくとも１層備えた積層膜にて形成することができる。これらの材料はいずれも、電子ビームに対する反射率が高い材料であり、電子ビームの反射層として機能するものである。したがって、前記実施の形態１に示した電子ビームの透過層としてのＳｉＯ２と比較して、膜厚の制限が少なくある程度膜厚を自由に設定できるために、下地となる層をエッチングする際のエッチングマスクとして好適な材料となる。
【００４８】
次に、図３（ｂ）に示すように、レジストパターン２５ａを形成する。
詳しくは、露光後の半導体装置を、ＰＥＢ（露光後ベーク）した後、有機アルカリであるＴＭＡＨ（Ｔｅｔｒａ Ｍｅｔｈｙｌ Ａｍｍｏｎｉｕｍ Ｈｙｄｒｏｘｉｄｅ）の水溶液で現像することにより、前工程で形成した潜像に対応したレジストパターン２５ａを形成する。
【００４９】
次に、図３（ｃ）に示すように、エッチングマスクとしての中間層２４ａを形成する。
詳しくは、前工程で形成したレジストパターン２５ａをマスクとして、例えば、イオンミリングにより、ＨｆＯ２膜２４を選択的にエッチングして除去する。その後、酸素アッシングにてレジストパターン２５ａを除去することにより、中間層２４ａを形成する。
【００５０】
次に、図３（ｄ）に示すように、所望のゲート電極２３ａを形成する。
詳しくは、前工程で形成した中間層２４ａをエッチングマスクとして、塩素系のガスを用いたドライエッチングにより、Ｗ膜２３をエッチングしてゲート電極２３ａを形成する。
【００５１】
ここで、中間層としてのＨｆＯ２膜２４は、ゲート絶縁層としてのＨｆＯ２膜２２と共通の材料にて形成されているので、双方のＷ膜２３に対するエッチングレート比を共通化することができる。
具体的には、ここでのエッチングに際して、後述する工程における、Ｗ膜２３とその下層のＨｆＯ２膜２２とのエッチングレート比が最大となる条件と同一条件を用いる。すなわち、本工程において、Ｗ膜２３の除去が完了した時点でエッチングを停止できるような条件を用いる。望ましくは、Ｗ膜２３とＨｆＯ２膜２４とのエッチングレート比が、１００以上となる条件を用いる。
【００５２】
このようなエッチング条件下では、中間層としてのＨｆＯ２膜２４を、薄膜化することが可能である。例えば、エッチングレート比が１００であり、Ｗ膜２３の膜厚が１００ｎｍであるとすると、中間層のＨｆＯ２膜２４の膜厚が１ｎｍ以上あれば、理論的に、Ｗ膜２３をエッチング加工することができる。実際には、オーバーエッチ等を行うために、その理論値に対して余裕度分を加算して、ＨｆＯ２膜２４を十数ｎｍ程度の膜厚にて形成して、エッチング加工を行うことになる。
【００５３】
なお、上述したように、中間層２４の膜厚は十数ｎｍ程度であるのに対して、レジスト層２５の膜厚は２００〜３００ｎｍである。したがって、中間層２４の膜厚は、レジスト層２５の膜厚の１０分の１以下となり、図３（ｃ）に示す工程において、上述したようなエッチング選択性の少ないイオンミリングによるエッチングが可能となる。
【００５４】
最後に、図３（ｅ）に示すように、所望のゲート絶縁層２２ａを形成する。
詳しくは、前工程で形成されたゲート電極２３ａをマスクとして、湿式エッチングにより、ＨｆＯ２膜２２の不要部分を除去して、ゲート絶縁層２２ａを形成する。
その後、イオン注入等の工程を経て、最終的にＦＥＴが形成される。
なお、本実施の形態２において、ＦＥＴにおけるゲート部以外のソース・ドレイン部等については、簡単のためその図示と説明とを省略した。
【００５５】
以上述べた製造方法にて製造された半導体装置としてのＦＥＴにおいて、ゲート電極２３ａは、電気抵抗の低い材料にて形成されるとともに、１５０ｎｍ以下の比較的薄い膜厚にて形成されているので、そのゲート長を１００ｎｍ以下にて形成しても、ゲート電極抵抗を低くすることができる。
さらに、ゲート絶縁層２２ａと、中間層２４ａとに、電子ビームに対する反射率が高く、かつ、比誘電率の高い、共通の材料を用いたので、電子ビームリソグラフィによる１００ｎｍ以下のゲート長のゲート電極２３ａが形成できるとともに、ゲート絶縁層２２ａでの静電容量が充分確保されて、さらに、エッチングレート比を大きく設定してエッチング精度を向上することができる。
【００５６】
以上説明したように、本実施の形態２のように構成された半導体装置の製造方法においては、電子ビームリソグラフィを用いて、極めてゲート長の短いゲート電極２３ａを形成するとともに、寄生効果が抑えられた高性能のＦＥＴを提供することができる。
【００５７】
なお、本実施の形態２では、ゲート電極層として、Ｗ膜２３を用いた。これに対して、ゲート電極層として、原子番号が７２以上の元素を含有するその他の材料を用いることができる。具体的には、ゲート電極層を、Ｈｆ、Ｔａ、Ｐｔ、それらのうち少なくとも２つを積層した積層膜、又は、それらのうち少なくとも１つを主成分とする化合物からなる膜を少なくとも１層備えた積層膜にて形成することができる。これらの材料はいずれも、電子ビームに対する反射率が高いとともに、電気抵抗が低い。さらに、これらは、耐熱性が高く高温処理を施しても変性しないために、本実施の形態２におけるＷ膜２３と同様に、ＭＯＳＦＥＴのゲート電極として好適な材料となる。
【００５８】
また、本実施の形態２では、ゲート絶縁層２２ａと、中間層２４ａとを、同一の材料ＨｆＯ２にて形成した。これに対して、中間層２４ａを、ゲート絶縁層２２ａを形成する元素と同一元素を含有する異材料とすることもできる。具体的には、ゲート絶縁層２２ａをＨｆＯ２にて形成し、中間層２４ａをＨｆＯ２膜とその他の膜からなる積層膜とすることもできる。この場合にも、本実施の形態２と同様の効果を奏することになる。
【００５９】
なお、本発明が上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態の中で示唆した以外にも、各実施の形態は適宜変更され得ることは明らかである。また、上記構成部材の数、位置、形状等は上記実施の形態に限定されず、本発明を実施する上で好適な数、位置、形状等にすることができる。
【００６０】
【発明の効果】
本発明は以上のように構成されているので、電子ビームリソグラフィを用いて、高解像度の極めて微細なパターンを形成するとともに、寄生効果が抑えられた高性能の電界効果型トランジスタを形成することができるパターン形成方法、半導体装置の製造方法、及び、半導体装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１を示すパターン形成方法において、パターン形成前の半導体装置を示す概略断面図である。
【図２】図１に示す半導体装置において、中間層の膜厚と解像度との関係を示すグラフである。
【図３】この発明の実施の形態２を示す半導体装置の製造方法において、各工程における半導体装置を示す概略断面図である。
【符号の説明】
１ 基板、 ２ Ｗ膜（ベース層）、 ３ ＳｉＯ２膜（中間層）、 ４ レジスト層、 ２１ 基板、 ２２ ＨｆＯ２膜（ゲート絶縁層）、 ２２ａ ゲート絶縁層、 ２３ Ｗ膜（ゲート電極層）、 ２３ａ ゲート電極、 ２４ ＨｆＯ２膜（中間層）、 ２４ａ 中間層（エッチングマスク）、 ２５ レジスト層、 ２５ａ レジストパターン、 Ｅ 電子ビーム。
Claims (14)
- 電子ビームを反射するベース層を基板上に形成する工程と、
電子ビームに対する反射率が上記ベース層よりも低く電子ビームを透過する中間層を上記ベース層上に形成する工程と、
レジスト層を上記中間層上に形成する工程と、
上記レジスト層を電子ビームで露光して、上記レジスト層に所望のパターンを形成する工程とを備え、
上記中間層は、原子番号が１４以下の元素からなるとともに、膜厚が５０ｎｍ以下にて形成されることを特徴とするパターン形成方法。 - 上記中間層は、シリコン膜、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜よりなる群から選ばれるいずれか１つの単層膜または２つ以上の膜により構成される積層膜である請求項１に記載のパターン形成方法。
- ベース層を基板上に形成する工程と、
酸化シリコンよりも高い反射率にて電子ビームを反射する中間層を上記ベース層上に形成する工程と、
レジスト層を上記中間層上に形成する工程と、
上記レジスト層を電子ビームで露光して上記レジスト層に所望のパターンを形成する工程とを備え、
上記中間層は、チタン酸ストロンチウム膜、ＢＳＴ膜、Ｌａ ２ Ｏ ３ 膜、Ｐｒ ２ Ｏ ３ 膜、ＺｒＯ ２ 膜およびＨｆＯ ２ 膜よりなる群から選ばれるいずれか１つの単層膜または少なくとも１つの膜を備えた積層膜であることを特徴とするパターン形成方法。 - 上記ベース層は、原子番号が７２以上の元素を含有する請求項１〜３のいずれか１に記載のパターン形成方法。
- 上記ベース層は、Ｈｆ膜、Ｔａ膜、Ｗ膜およびＰｔ膜よりなる群から選ばれるいずれか１つの単層膜または２つ以上の膜により構成される積層膜である請求項４に記載のパターン形成方法。
- 上記ベース層は、Ｈｆ、Ｔａ、ＷおよびＰｔよりなる群から選ばれる少なくとも１つを主成分とする化合物からなる膜を少なくとも１層備えた積層膜である請求項４に記載のパターン形成方法。
- 上記ベース層は、膜厚が１５０ｎｍ以下にて形成される請求項１〜６のいずれか１に記載のパターン形成方法。
- 請求項１〜７のいずれか１に記載のパターン形成方法にて製造されたことを特徴とする半導体装置。
- 酸化シリコンよりも比誘電率の高いゲート絶縁層を基板上に形成する工程と、
多結晶シリコンよりも電気抵抗の低いゲート電極層を上記ゲート絶縁層上に形成する工程と、
上記ゲート絶縁層を形成する元素と同一元素を含有するとともに酸化シリコンよりも高い反射率にて電子ビームを反射する中間層を上記ゲート電極層上に形成する工程と、
レジスト層を上記中間層上に形成する工程と、
上記レジスト層を電子ビームで露光して上記レジスト層に所望のパターンを形成した後に、電界効果型トランジスタを形成する工程とを備え、
上記ゲート絶縁層は、Ｌａ ２ Ｏ ３ 膜、Ｐｒ ２ Ｏ ３ 膜、ＺｒＯ ２ 膜およびＨｆＯ ２ 膜よりなる群から選ばれるいずれか１つの膜であることを特徴とする半導体装置の製造方法。 - 上記ゲート電極層は、原子番号が７２以上の元素を含有する請求項９に記載の半導体装置の製造方法。
- 上記ゲート電極層は、Ｈｆ膜、Ｔａ膜、Ｗ膜およびＰｔ膜よりなる群から選ばれるいずれか１つの単層膜または２つ以上の膜により構成される積層膜である請求項１０に記載の半導体装置の製造方法。
- 上記ゲート電極層は、Ｈｆ、Ｔａ、ＷおよびＰｔよりなる群から選 ばれる少なくとも１つを主成分とする化合物からなる膜を少なくとも１層備えた積層膜である請求項１０に記載の半導体装置の製造方法。
- 上記ゲート電極層は、膜厚が１５０ｎｍ以下にて形成される請求項９〜１２のいずれか１に記載の半導体装置の製造方法。
- 請求項９〜１３のいずれか１に記載の半導体装置の製造方法にて製造されたことを特徴とする半導体装置。
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