JP2003077799A - パターン形成方法、半導体装置の製造方法、及び、半導体装置 - Google Patents
パターン形成方法、半導体装置の製造方法、及び、半導体装置Info
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- JP2003077799A JP2003077799A JP2001263928A JP2001263928A JP2003077799A JP 2003077799 A JP2003077799 A JP 2003077799A JP 2001263928 A JP2001263928 A JP 2001263928A JP 2001263928 A JP2001263928 A JP 2001263928A JP 2003077799 A JP2003077799 A JP 2003077799A
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 電子ビームリソグラフィを用いて、高解像度
の極めて微細なパターンを形成するとともに、寄生効果
を抑えて高性能の電界効果型トランジスタを形成するこ
とができるパターン形成方法、半導体装置の製造方法、
及び、半導体装置を提供する。 【解決手段】 電子ビームＥを反射するベース層２を、
基板１上に形成する工程と、電子ビームＥに対する反射
率がベース層２よりも低く電子ビームＥを透過する中間
層３を、ベース層２上に形成する工程と、レジスト層４
を、中間層３上に形成する工程と、レジスト層４を電子
ビームＥで露光して、レジスト層４に所望のパターンを
形成する工程とを備えた。
の極めて微細なパターンを形成するとともに、寄生効果
を抑えて高性能の電界効果型トランジスタを形成するこ
とができるパターン形成方法、半導体装置の製造方法、
及び、半導体装置を提供する。 【解決手段】 電子ビームＥを反射するベース層２を、
基板１上に形成する工程と、電子ビームＥに対する反射
率がベース層２よりも低く電子ビームＥを透過する中間
層３を、ベース層２上に形成する工程と、レジスト層４
を、中間層３上に形成する工程と、レジスト層４を電子
ビームＥで露光して、レジスト層４に所望のパターンを
形成する工程とを備えた。
Description
【０００１】
【発明の属する技術分野】この発明は、パターン形成方
法、半導体装置の製造方法、及び、半導体装置に関する
ものであり、特に、電界効果型トランジスタ等の形成過
程において電子ビームリソグラフィを用いて微細パター
ンを形成するためのパターン形成方法、半導体装置の製
造方法、及び、半導体装置に関するものである。
法、半導体装置の製造方法、及び、半導体装置に関する
ものであり、特に、電界効果型トランジスタ等の形成過
程において電子ビームリソグラフィを用いて微細パター
ンを形成するためのパターン形成方法、半導体装置の製
造方法、及び、半導体装置に関するものである。
【０００２】
【従来の技術】近年の半導体集積回路の高集積化に対す
る要望にともなって、その回路を構成する配線幅をさら
に狭小化し、また、配線を形成する導電性膜の膜厚をさ
らに薄膜化するための開発が行われている。
る要望にともなって、その回路を構成する配線幅をさら
に狭小化し、また、配線を形成する導電性膜の膜厚をさ
らに薄膜化するための開発が行われている。
【０００３】特に、電界効果型トランジスタ（以下、Ｆ
ＥＴと呼ぶ。）では、ゲート電極の線幅（ゲート長）を
微細化することによって、原理的に、ＦＥＴの動作が急
速に高速化されるというさらなる効果が期待できる。そ
のため、ＦＥＴのゲート長の微細化に対する開発が、盛
んに進められている。しかし、単純に、ゲート電極の素
子寸法を微細化しようとすると、ゲート電極抵抗が大き
くなり、かえってＦＥＴの性能向上が妨げられる。さら
に、多結晶シリコン膜からなるゲート電極を有するＦＥ
Ｔにおいては、ゲート電極の微細化により空乏化が生じ
る等の問題が発生する。したがって、ゲート電極の微細
化を進めるには、ＦＥＴの性能が確実に向上するよう
に、ゲート電極抵抗増加、空乏化等のいわゆる寄生効果
の発生を抑える対策を講じる必要がある。
ＥＴと呼ぶ。）では、ゲート電極の線幅（ゲート長）を
微細化することによって、原理的に、ＦＥＴの動作が急
速に高速化されるというさらなる効果が期待できる。そ
のため、ＦＥＴのゲート長の微細化に対する開発が、盛
んに進められている。しかし、単純に、ゲート電極の素
子寸法を微細化しようとすると、ゲート電極抵抗が大き
くなり、かえってＦＥＴの性能向上が妨げられる。さら
に、多結晶シリコン膜からなるゲート電極を有するＦＥ
Ｔにおいては、ゲート電極の微細化により空乏化が生じ
る等の問題が発生する。したがって、ゲート電極の微細
化を進めるには、ＦＥＴの性能が確実に向上するよう
に、ゲート電極抵抗増加、空乏化等のいわゆる寄生効果
の発生を抑える対策を講じる必要がある。
【０００４】これらの寄生効果の発生を抑えてゲート電
極の微細化を進めるために、例えば、特開平１０−２３
３５０５号公報では、ゲート電極の材料として、タング
ステン(Ｗ)、窒化タングステン(ＷＮＸ)等の電気抵抗の
低い高融点金属材料を用いる技術が開示されている。さ
らに、このような高融点金属材料からなるゲート電極の
形成過程において、ゲート絶縁層上に積層された高融点
金属材料をドライエッチングしてゲート電極を形成する
ために、そのエッチングマスクとして、シリコン酸化
膜、シリコン窒化膜等のドライエッチングに対する耐性
の高い膜を用いる技術が開示されている。このようなシ
リコンを含有する無機材料は、ゲート絶縁層としてのＳ
ｉＯ２膜に対して、化学的性質が近似する。そのため
に、エッチングマスクとゲート電極とのエッチングレー
ト比と、ゲート絶縁層とゲート電極とのエッチングレー
ト比とを、ほぼ同一の値で大きくすることができるとい
う製法上のメリットを有する。
極の微細化を進めるために、例えば、特開平１０−２３
３５０５号公報では、ゲート電極の材料として、タング
ステン(Ｗ)、窒化タングステン(ＷＮＸ)等の電気抵抗の
低い高融点金属材料を用いる技術が開示されている。さ
らに、このような高融点金属材料からなるゲート電極の
形成過程において、ゲート絶縁層上に積層された高融点
金属材料をドライエッチングしてゲート電極を形成する
ために、そのエッチングマスクとして、シリコン酸化
膜、シリコン窒化膜等のドライエッチングに対する耐性
の高い膜を用いる技術が開示されている。このようなシ
リコンを含有する無機材料は、ゲート絶縁層としてのＳ
ｉＯ２膜に対して、化学的性質が近似する。そのため
に、エッチングマスクとゲート電極とのエッチングレー
ト比と、ゲート絶縁層とゲート電極とのエッチングレー
ト比とを、ほぼ同一の値で大きくすることができるとい
う製法上のメリットを有する。
【０００５】
【発明が解決しようとする課題】上記の従来技術におい
て、低電気抵抗の高融点金属材料は、ＦＥＴのゲート電
極の微細化を可能とする材料として有用である。他方、
技術革新の目まぐるしい昨今においては、ＦＥＴのゲー
ト長を１００ｎｍ以下までさらに微細化する要望があ
り、これを実現するために、従来の光リソグラフィにか
えて、高い解像性能を有する電子ビームリソグラフィの
開発が進められている。
て、低電気抵抗の高融点金属材料は、ＦＥＴのゲート電
極の微細化を可能とする材料として有用である。他方、
技術革新の目まぐるしい昨今においては、ＦＥＴのゲー
ト長を１００ｎｍ以下までさらに微細化する要望があ
り、これを実現するために、従来の光リソグラフィにか
えて、高い解像性能を有する電子ビームリソグラフィの
開発が進められている。
【０００６】しかし、上記の従来技術の構成では、電子
ビームリソグラフィの性能を生かして、解像度の高いＦ
ＥＴのゲート電極パターンを形成することが難しいと予
想される。すなわち、光リソグラフィにおいては、基板
による反射率が大きいときに、解像度の劣化が生じる。
この光リソグラフィの場合と同様に、電子ビームリソグ
ラフィの場合も、低電気抵抗の高融点金属材料の主成分
となるタングステン等は原子番号が大きく電子ビームに
対する反射率が高いために、高い解像度が得られない可
能性がある。
ビームリソグラフィの性能を生かして、解像度の高いＦ
ＥＴのゲート電極パターンを形成することが難しいと予
想される。すなわち、光リソグラフィにおいては、基板
による反射率が大きいときに、解像度の劣化が生じる。
この光リソグラフィの場合と同様に、電子ビームリソグ
ラフィの場合も、低電気抵抗の高融点金属材料の主成分
となるタングステン等は原子番号が大きく電子ビームに
対する反射率が高いために、高い解像度が得られない可
能性がある。
【０００７】詳しくは、電子ビームが、物質に入射した
ときの反射率は原子番号に依存する。すなわち、電子ビ
ームは、入射した物質を構成する原子の原子核によるラ
ザフォード散乱によって反射するために、入射した物質
を構成する元素の原子番号が大きい程、反射率が高くな
る。したがって、電子ビームリソグラフィの露光特性
は、レジスト層の下地を構成する材料元素の原子番号に
大きく依存すると考えられる。ここで、従来技術の構成
において、ゲート電極の材料は、シリコン等と比較して
原子番号が極めて大きい材料であるために、電子ビーム
による露光にてゲート電極を形成するときに、充分な解
像性能が得られない可能性が大きい。
ときの反射率は原子番号に依存する。すなわち、電子ビ
ームは、入射した物質を構成する原子の原子核によるラ
ザフォード散乱によって反射するために、入射した物質
を構成する元素の原子番号が大きい程、反射率が高くな
る。したがって、電子ビームリソグラフィの露光特性
は、レジスト層の下地を構成する材料元素の原子番号に
大きく依存すると考えられる。ここで、従来技術の構成
において、ゲート電極の材料は、シリコン等と比較して
原子番号が極めて大きい材料であるために、電子ビーム
による露光にてゲート電極を形成するときに、充分な解
像性能が得られない可能性が大きい。
【０００８】さらに、従来技術で述べた、タングステン
等のゲート電極上に、シリコン酸化膜、シリコン窒化膜
等の中間層を設けた場合を考える。この場合、シリコン
酸化膜等の構成元素であるシリコンは原子番号が小さい
ために、レジスト層を透過して中間層に入射した電子ビ
ームは、中間層を透過することになる。その後、電子
は、ゲート電極で反射した後に、さらに中間層を透過し
てレジスト層に入射することになる。このように、原子
番号の小さな中間層は、下地のゲート電極からの反射電
子を遮蔽できないために、電子の後方散乱等の影響によ
る解像度の悪化が予想される。
等のゲート電極上に、シリコン酸化膜、シリコン窒化膜
等の中間層を設けた場合を考える。この場合、シリコン
酸化膜等の構成元素であるシリコンは原子番号が小さい
ために、レジスト層を透過して中間層に入射した電子ビ
ームは、中間層を透過することになる。その後、電子
は、ゲート電極で反射した後に、さらに中間層を透過し
てレジスト層に入射することになる。このように、原子
番号の小さな中間層は、下地のゲート電極からの反射電
子を遮蔽できないために、電子の後方散乱等の影響によ
る解像度の悪化が予想される。
【０００９】他方、ＦＥＴにおいてゲート長を短くする
場合、ゲート電極と基板との間の静電容量を一定に保つ
ために、その間に形成されるゲート絶縁層の膜厚を薄膜
化する必要がある。ここで、従来技術の場合、微細化さ
れたゲート長に対応した充分な静電容量を確保するため
には、ゲート絶縁層としての酸化シリコン膜(ＳｉＯ ２)
の膜厚を、１ｎｍ程度に薄膜化する必要がある。しかし、
この程度にまで薄膜化されたゲート酸化層においては、
いわゆるトンネル効果により、ゲートのリーク電流が許
容値を超えるという不具合が発生する。
場合、ゲート電極と基板との間の静電容量を一定に保つ
ために、その間に形成されるゲート絶縁層の膜厚を薄膜
化する必要がある。ここで、従来技術の場合、微細化さ
れたゲート長に対応した充分な静電容量を確保するため
には、ゲート絶縁層としての酸化シリコン膜(ＳｉＯ ２)
の膜厚を、１ｎｍ程度に薄膜化する必要がある。しかし、
この程度にまで薄膜化されたゲート酸化層においては、
いわゆるトンネル効果により、ゲートのリーク電流が許
容値を超えるという不具合が発生する。
【００１０】この不具合を解消するために、ゲート絶縁
層の材料として、比誘電率の大きな材料（以下、High-k
材料と呼ぶ。）を用いることが考えられる。これによ
り、充分大きな膜厚を形成してトンネル電流を抑制しつ
つ、所望の静電容量を確保することができる。しかし、
このようにゲート絶縁層としてHigh-k材料を用いた場合
には、その化学的性質が、エッチングマスクとしてのシ
リコン酸化膜（又はシリコン窒化膜）とは異なるため
に、上述の統一された大きなエッチングレート比を用い
るという製法上のメリットを失うことになる。
層の材料として、比誘電率の大きな材料（以下、High-k
材料と呼ぶ。）を用いることが考えられる。これによ
り、充分大きな膜厚を形成してトンネル電流を抑制しつ
つ、所望の静電容量を確保することができる。しかし、
このようにゲート絶縁層としてHigh-k材料を用いた場合
には、その化学的性質が、エッチングマスクとしてのシ
リコン酸化膜（又はシリコン窒化膜）とは異なるため
に、上述の統一された大きなエッチングレート比を用い
るという製法上のメリットを失うことになる。
【００１１】この発明は、上述のような課題を解決する
ためになされたもので、電子ビームリソグラフィを用い
て、高解像度の極めて微細なパターンを形成するととも
に、寄生効果を抑えて高性能の電界効果型トランジスタ
を形成することができるパターン形成方法、半導体装置
の製造方法、及び、半導体装置を提供することにある。
ためになされたもので、電子ビームリソグラフィを用い
て、高解像度の極めて微細なパターンを形成するととも
に、寄生効果を抑えて高性能の電界効果型トランジスタ
を形成することができるパターン形成方法、半導体装置
の製造方法、及び、半導体装置を提供することにある。
【００１２】
【課題を解決するための手段】この発明の請求項１記載
の発明にかかるパターン形成方法は、電子ビームを反射
するベース層を、基板上に形成する工程と、電子ビーム
に対する反射率が上記ベース層よりも低く電子ビームを
透過する中間層を、上記ベース層上に形成する工程と、
レジスト層を、上記中間層上に形成する工程と、上記レ
ジスト層を電子ビームで露光して、上記レジスト層に所
望のパターンを形成する工程とを備えたものである。
の発明にかかるパターン形成方法は、電子ビームを反射
するベース層を、基板上に形成する工程と、電子ビーム
に対する反射率が上記ベース層よりも低く電子ビームを
透過する中間層を、上記ベース層上に形成する工程と、
レジスト層を、上記中間層上に形成する工程と、上記レ
ジスト層を電子ビームで露光して、上記レジスト層に所
望のパターンを形成する工程とを備えたものである。
【００１３】また、請求項２記載の発明にかかるパター
ン形成方法は、上記請求項１記載の発明において、上記
中間層は、原子番号が１４以下の元素からなるととも
に、膜厚が５０ｎｍ以下にて形成されるものである。
ン形成方法は、上記請求項１記載の発明において、上記
中間層は、原子番号が１４以下の元素からなるととも
に、膜厚が５０ｎｍ以下にて形成されるものである。
【００１４】また、請求項３記載の発明にかかるパター
ン形成方法は、上記請求項２記載の発明において、上記
中間層は、シリコン、酸化シリコン、窒化シリコン、酸
窒化シリコン、又は、それらのうち少なくとも２つを積
層した積層膜からなるものである。
ン形成方法は、上記請求項２記載の発明において、上記
中間層は、シリコン、酸化シリコン、窒化シリコン、酸
窒化シリコン、又は、それらのうち少なくとも２つを積
層した積層膜からなるものである。
【００１５】また、この発明の請求項４記載の発明にか
かるパターン形成方法は、ベース層を、基板上に形成す
る工程と、酸化シリコンよりも高い反射率にて電子ビー
ムを反射する中間層を、上記ベース層上に形成する工程
と、レジスト層を、上記中間層上に形成する工程と、上
記レジスト層を電子ビームで露光して、上記レジスト層
に所望のパターンを形成する工程とを備えたものであ
る。
かるパターン形成方法は、ベース層を、基板上に形成す
る工程と、酸化シリコンよりも高い反射率にて電子ビー
ムを反射する中間層を、上記ベース層上に形成する工程
と、レジスト層を、上記中間層上に形成する工程と、上
記レジスト層を電子ビームで露光して、上記レジスト層
に所望のパターンを形成する工程とを備えたものであ
る。
【００１６】また、請求項５記載の発明にかかるパター
ン形成方法は、上記請求項４記載の発明において、上記
中間層は、原子番号が３８以上の元素を含有するもので
ある。
ン形成方法は、上記請求項４記載の発明において、上記
中間層は、原子番号が３８以上の元素を含有するもので
ある。
【００１７】また、請求項６記載の発明にかかるパター
ン形成方法は、上記請求項５記載の発明において、上記
中間層は、チタン酸ストロンチウム、ＢＳＴ、Ｌａ２Ｏ
３、Ｐr２Ｏ３、ＺrＯ２、ＨｆＯ２、又は、それらのう
ち１つからなる膜を少なくとも１層備えた積層膜からな
るものである。
ン形成方法は、上記請求項５記載の発明において、上記
中間層は、チタン酸ストロンチウム、ＢＳＴ、Ｌａ２Ｏ
３、Ｐr２Ｏ３、ＺrＯ２、ＨｆＯ２、又は、それらのう
ち１つからなる膜を少なくとも１層備えた積層膜からな
るものである。
【００１８】また、請求項７記載の発明にかかるパター
ン形成方法は、上記請求項１〜請求項６のいずれかに記
載の発明において、上記ベース層は、原子番号が７２以
上の元素を含有するものである。
ン形成方法は、上記請求項１〜請求項６のいずれかに記
載の発明において、上記ベース層は、原子番号が７２以
上の元素を含有するものである。
【００１９】また、請求項８記載の発明にかかるパター
ン形成方法は、上記請求項７記載の発明において、上記
ベース層は、Ｈｆ、Ｔａ、Ｗ、Ｐｔ、それらのうち少な
くとも２つを積層した積層膜、又は、それらのうち少な
くとも１つを主成分とする化合物からなる膜を少なくと
も１層備えた積層膜からなるものである。
ン形成方法は、上記請求項７記載の発明において、上記
ベース層は、Ｈｆ、Ｔａ、Ｗ、Ｐｔ、それらのうち少な
くとも２つを積層した積層膜、又は、それらのうち少な
くとも１つを主成分とする化合物からなる膜を少なくと
も１層備えた積層膜からなるものである。
【００２０】また、請求項９記載の発明にかかるパター
ン形成方法は、上記請求項１〜請求項８のいずれかに記
載の発明において、上記ベース層は、膜厚が１５０ｎｍ
以下にて形成されるものである。
ン形成方法は、上記請求項１〜請求項８のいずれかに記
載の発明において、上記ベース層は、膜厚が１５０ｎｍ
以下にて形成されるものである。
【００２１】また、この発明の請求項１０記載の発明に
かかる半導体装置は、請求項１〜請求項９のいずれかに
記載のパターン形成方法にて製造されたものである。
かかる半導体装置は、請求項１〜請求項９のいずれかに
記載のパターン形成方法にて製造されたものである。
【００２２】また、この発明の請求項１１記載の発明に
かかる半導体装置の製造方法は、酸化シリコンよりも比
誘電率の高いゲート絶縁層を、基板上に形成する工程
と、多結晶シリコンよりも電気抵抗の低いゲート電極層
を、上記ゲート絶縁層上に形成する工程と、上記ゲート
絶縁層を形成する元素と同一元素を含有するとともに酸
化シリコンよりも高い反射率にて電子ビームを反射する
中間層を、上記ベース層上に形成する工程と、レジスト
層を、上記中間層上に形成する工程と、上記レジスト層
を電子ビームで露光して上記レジスト層に所望のパター
ンを形成した後に、電界効果型トランジスタを形成する
工程とを備えたものである。
かかる半導体装置の製造方法は、酸化シリコンよりも比
誘電率の高いゲート絶縁層を、基板上に形成する工程
と、多結晶シリコンよりも電気抵抗の低いゲート電極層
を、上記ゲート絶縁層上に形成する工程と、上記ゲート
絶縁層を形成する元素と同一元素を含有するとともに酸
化シリコンよりも高い反射率にて電子ビームを反射する
中間層を、上記ベース層上に形成する工程と、レジスト
層を、上記中間層上に形成する工程と、上記レジスト層
を電子ビームで露光して上記レジスト層に所望のパター
ンを形成した後に、電界効果型トランジスタを形成する
工程とを備えたものである。
【００２３】また、請求項１２記載の発明にかかる半導
体装置の製造方法は、上記請求項１１記載の発明におい
て、上記ゲート絶縁層は、原子番号が３８以上の元素を
含有するものである。
体装置の製造方法は、上記請求項１１記載の発明におい
て、上記ゲート絶縁層は、原子番号が３８以上の元素を
含有するものである。
【００２４】また、請求項１３記載の発明にかかる半導
体装置の製造方法は、上記請求項１２記載の発明におい
て、上記ゲート絶縁層は、Ｌａ２Ｏ３、Ｐr２Ｏ３、Ｚr
Ｏ２、又は、ＨｆＯ２からなるものである。
体装置の製造方法は、上記請求項１２記載の発明におい
て、上記ゲート絶縁層は、Ｌａ２Ｏ３、Ｐr２Ｏ３、Ｚr
Ｏ２、又は、ＨｆＯ２からなるものである。
【００２５】また、請求項１４記載の発明にかかる半導
体装置の製造方法は、上記請求項１１〜請求項１３のい
ずれかに記載の発明において、上記ゲート電極層は、原
子番号が７２以上の元素を含有するものである。
体装置の製造方法は、上記請求項１１〜請求項１３のい
ずれかに記載の発明において、上記ゲート電極層は、原
子番号が７２以上の元素を含有するものである。
【００２６】また、請求項１５記載の発明にかかる半導
体装置の製造方法は、上記請求項１４記載の発明におい
て、上記ゲート電極層は、Ｈｆ、Ｔａ、Ｗ、Ｐｔ、それ
らのうち少なくとも２つを積層した積層膜、又は、それ
らのうち少なくとも１つを主成分とする化合物からなる
膜を少なくとも１層備えた積層膜からなるものである。
体装置の製造方法は、上記請求項１４記載の発明におい
て、上記ゲート電極層は、Ｈｆ、Ｔａ、Ｗ、Ｐｔ、それ
らのうち少なくとも２つを積層した積層膜、又は、それ
らのうち少なくとも１つを主成分とする化合物からなる
膜を少なくとも１層備えた積層膜からなるものである。
【００２７】また、請求項１６記載の発明にかかる半導
体装置の製造方法は、上記請求項１１〜請求項１５のい
ずれかに記載の発明において、上記ゲート電極層は、膜
厚が１５０ｎｍ以下にて形成されるものである。
体装置の製造方法は、上記請求項１１〜請求項１５のい
ずれかに記載の発明において、上記ゲート電極層は、膜
厚が１５０ｎｍ以下にて形成されるものである。
【００２８】また、この発明の請求項１７記載の発明に
かかる半導体装置は、請求項１１〜請求項１６のいずれ
かに記載の半導体装置の製造方法にて製造されたもので
ある。
かかる半導体装置は、請求項１１〜請求項１６のいずれ
かに記載の半導体装置の製造方法にて製造されたもので
ある。
【００２９】
【発明の実施の形態】以下に、この発明の実施の形態に
ついて図面を参照して詳細に説明する。なお、各図中、
同一または相当する部分には同一の符号を付しており、
その重複説明は適宜に簡略化ないし省略する。
ついて図面を参照して詳細に説明する。なお、各図中、
同一または相当する部分には同一の符号を付しており、
その重複説明は適宜に簡略化ないし省略する。
【００３０】実施の形態１．以下、この発明の実施の形
態１を図面に基づいて詳細に説明する。図１は、この発
明の実施の形態１を示すパターン形成方法において、パ
ターン形成前の半導体装置を示す概略断面図である。図
１において、１はシリコン基板等の基板、２は電子ビー
ムに対する反射率が高く電子ビームを反射するベース層
としてのＷ膜（重金属膜）、３は電子ビームに対する反
射率がＷ膜２より低く電子ビームを透過する中間層とし
てのＳｉＯ２膜、４は感光性材料からなるレジスト層、
Ｅはレジスト層４に入射する電子ビームを示す。
態１を図面に基づいて詳細に説明する。図１は、この発
明の実施の形態１を示すパターン形成方法において、パ
ターン形成前の半導体装置を示す概略断面図である。図
１において、１はシリコン基板等の基板、２は電子ビー
ムに対する反射率が高く電子ビームを反射するベース層
としてのＷ膜（重金属膜）、３は電子ビームに対する反
射率がＷ膜２より低く電子ビームを透過する中間層とし
てのＳｉＯ２膜、４は感光性材料からなるレジスト層、
Ｅはレジスト層４に入射する電子ビームを示す。
【００３１】以下、本実施の形態１におけるパターン形
成の手順について、説明する。まず、Ｗ膜２が、１５０
ｎｍ以下の膜厚となるように、基板１上にスパッタによ
り形成される。そして、ＳｉＯ２膜３が、５０ｎｍ以下
の膜厚となるように、Ｗ膜２上にスパッタにより形成さ
れる。さらに、レジスト層４が、約３００ｎｍの膜厚に
て、ＳｉＯ２膜３上に塗布される。ここで、レジスト層
４は、例えば、住友化学工業製のネガ型電子線レジスト
ＮＥＢ-２２を用いることができる。
成の手順について、説明する。まず、Ｗ膜２が、１５０
ｎｍ以下の膜厚となるように、基板１上にスパッタによ
り形成される。そして、ＳｉＯ２膜３が、５０ｎｍ以下
の膜厚となるように、Ｗ膜２上にスパッタにより形成さ
れる。さらに、レジスト層４が、約３００ｎｍの膜厚に
て、ＳｉＯ２膜３上に塗布される。ここで、レジスト層
４は、例えば、住友化学工業製のネガ型電子線レジスト
ＮＥＢ-２２を用いることができる。
【００３２】以上のように積層された半導体装置におい
て、同図の矢印に示すように、電子ビームＥにてレジス
ト層４を露光して、レジスト層４に所望の潜像パターン
を形成する。詳しくは、レジスト層４に入射した電子ビ
ームＥの一部は、レジスト層４を透過した後に、ＳｉＯ
２膜３に入射する。ここで、ＳｉＯ２膜３は、原子番号
１４（シリコン）以下の元素からなるために、ＳｉＯ２
膜３に入射した電子は、ＳｉＯ２膜３を透過することに
なる。そして、ＳｉＯ２膜３を透過した電子は、Ｗ膜２
に入射する。ここで、Ｗ膜２は、原子番号７２以上の重
金属元素を主成分として含有するものなので、Ｗ膜２に
入射した電子ビームＥは、Ｗ膜２にて反射する。
て、同図の矢印に示すように、電子ビームＥにてレジス
ト層４を露光して、レジスト層４に所望の潜像パターン
を形成する。詳しくは、レジスト層４に入射した電子ビ
ームＥの一部は、レジスト層４を透過した後に、ＳｉＯ
２膜３に入射する。ここで、ＳｉＯ２膜３は、原子番号
１４（シリコン）以下の元素からなるために、ＳｉＯ２
膜３に入射した電子は、ＳｉＯ２膜３を透過することに
なる。そして、ＳｉＯ２膜３を透過した電子は、Ｗ膜２
に入射する。ここで、Ｗ膜２は、原子番号７２以上の重
金属元素を主成分として含有するものなので、Ｗ膜２に
入射した電子ビームＥは、Ｗ膜２にて反射する。
【００３３】その後、Ｗ膜２で反射した反射電子として
の電子ビームＥは、軽元素からなるＳｉＯ２膜３を透過
して、レジスト層４に至る。このように、レジスト層４
は、入射する電子ビームＥと、反射による電子ビームＥ
とにより、露光されることになる。ここで、ＳｉＯ２膜
３は、軽元素からなるとともに、５０ｎｍ以下の薄い膜
厚にて形成されているので、ＳｉＯ２膜３内を通過する
入射及び反射に係わる電子ビームＥは、散乱がある程度
制限される。すなわち、ＳｉＯ２膜３を通過する電子ビ
ームＥは、空間的な広がりを生じることなくＷ膜２に達
し、さらにＷ膜２で反射して空間的な広がりなくレジス
ト層４に達するので、レジスト層４における潜像の広が
りを小さくすることができる。
の電子ビームＥは、軽元素からなるＳｉＯ２膜３を透過
して、レジスト層４に至る。このように、レジスト層４
は、入射する電子ビームＥと、反射による電子ビームＥ
とにより、露光されることになる。ここで、ＳｉＯ２膜
３は、軽元素からなるとともに、５０ｎｍ以下の薄い膜
厚にて形成されているので、ＳｉＯ２膜３内を通過する
入射及び反射に係わる電子ビームＥは、散乱がある程度
制限される。すなわち、ＳｉＯ２膜３を通過する電子ビ
ームＥは、空間的な広がりを生じることなくＷ膜２に達
し、さらにＷ膜２で反射して空間的な広がりなくレジス
ト層４に達するので、レジスト層４における潜像の広が
りを小さくすることができる。
【００３４】なお、本実施の形態１では、中間層とし
て、ＳｉＯ２膜３を用いた。これに対して、中間層とし
て、原子番号が１４以下の元素からなるその他の材料を
用いることができる。具体的には、中間層を、シリコ
ン、窒化シリコン、酸窒化シリコン、又は、それらのう
ち少なくとも２つを積層した積層膜にて形成することが
できる。これらの材料はいずれも、電子ビームに対する
反射率が低く透過性が高いとともに、半導体装置の製造
に一般的に用いられている加工性の高い材料である。さ
らに、これらの下地となる層をドライエッチングする際
の、エッチングマスクとして好適な材料である。
て、ＳｉＯ２膜３を用いた。これに対して、中間層とし
て、原子番号が１４以下の元素からなるその他の材料を
用いることができる。具体的には、中間層を、シリコ
ン、窒化シリコン、酸窒化シリコン、又は、それらのう
ち少なくとも２つを積層した積層膜にて形成することが
できる。これらの材料はいずれも、電子ビームに対する
反射率が低く透過性が高いとともに、半導体装置の製造
に一般的に用いられている加工性の高い材料である。さ
らに、これらの下地となる層をドライエッチングする際
の、エッチングマスクとして好適な材料である。
【００３５】また、Ｗ膜２は、１５０ｎｍ以下の比較的
薄い膜厚にて形成されているので、Ｗ膜２で反射した電
子ビームは、空間的な広がりなく、レジスト層４に達す
ることになる。これにより、レジスト層４に形成される
潜像は、コントラストが向上して、高い解像度を得るこ
とになる。すなわち、電子ビームの反射は、微視的に
は、電子ビームが入射するＷ膜２表面からＷ膜２内部に
かけての微小な立体領域で起こる。このため、Ｗ膜２の
膜厚が厚い場合には、Ｗ膜２の深部で反射した電子が空
間的に広がった後にレジスト層４に達することになり、
レジスト層４に形成される潜像のコントラストは低下し
てしまう。
薄い膜厚にて形成されているので、Ｗ膜２で反射した電
子ビームは、空間的な広がりなく、レジスト層４に達す
ることになる。これにより、レジスト層４に形成される
潜像は、コントラストが向上して、高い解像度を得るこ
とになる。すなわち、電子ビームの反射は、微視的に
は、電子ビームが入射するＷ膜２表面からＷ膜２内部に
かけての微小な立体領域で起こる。このため、Ｗ膜２の
膜厚が厚い場合には、Ｗ膜２の深部で反射した電子が空
間的に広がった後にレジスト層４に達することになり、
レジスト層４に形成される潜像のコントラストは低下し
てしまう。
【００３６】なお、本実施の形態１では、ベース層とし
て、Ｗ膜２を用いた。これに対して、ベース層として、
原子番号が７２以上の元素を含有するその他の材料を用
いることができる。具体的には、ベース層を、Ｈｆ、Ｔ
ａ、Ｐｔ、それらのうち少なくとも２つを積層した積層
膜、又は、それらのうち少なくとも１つを主成分とする
化合物からなる膜を少なくとも１層備えた積層膜にて形
成することができる。これらの材料はいずれも、電子ビ
ームに対する反射率が高いとともに、電気抵抗が低い。
さらに、これらは、耐熱性が高く高温処理を施しても変
性しないために、ＭＯＳＦＥＴのゲート電極として好適
な材料である。
て、Ｗ膜２を用いた。これに対して、ベース層として、
原子番号が７２以上の元素を含有するその他の材料を用
いることができる。具体的には、ベース層を、Ｈｆ、Ｔ
ａ、Ｐｔ、それらのうち少なくとも２つを積層した積層
膜、又は、それらのうち少なくとも１つを主成分とする
化合物からなる膜を少なくとも１層備えた積層膜にて形
成することができる。これらの材料はいずれも、電子ビ
ームに対する反射率が高いとともに、電気抵抗が低い。
さらに、これらは、耐熱性が高く高温処理を施しても変
性しないために、ＭＯＳＦＥＴのゲート電極として好適
な材料である。
【００３７】こうして、レジスト層４を電子ビームＥで
露光した後に、所定のエッチング工程等を経て、レジス
ト層４に形成した潜像パターンに対応した所望のパター
ンを、Ｗ膜２に形成する。なお、電子ビームＥによる露
光は、一括転写型の電子ビーム露光装置を用いて行うこ
とができる。そして、その電子ビーム露光装置におい
て、例えば、加速電圧を１００ｋＶ、入射面におけるビ
ーム収束半角を約１．５ｍｒａｄ、電流密度を１１．２
ｍＡ/ｃｍ２とすることができる。
露光した後に、所定のエッチング工程等を経て、レジス
ト層４に形成した潜像パターンに対応した所望のパター
ンを、Ｗ膜２に形成する。なお、電子ビームＥによる露
光は、一括転写型の電子ビーム露光装置を用いて行うこ
とができる。そして、その電子ビーム露光装置におい
て、例えば、加速電圧を１００ｋＶ、入射面におけるビ
ーム収束半角を約１．５ｍｒａｄ、電流密度を１１．２
ｍＡ/ｃｍ２とすることができる。
【００３８】次に、図２にて、図１に示す半導体装置に
おける、中間層としてのＳｉＯ２膜３の膜厚と、解像度
との関係について説明する。図２において、横軸は、中
間層としてのＳｉＯ２膜３の膜厚を示し、縦軸は、ライ
ンアンドスペースによる限界解像度を示す。さらに、図
２において、実線９は、図１に示す構成の半導体装置に
おける、ＳｉＯ２膜３の膜厚と解像度との関係を示す直
線である。一方、図中の破線５は、ベアシリコン基板上
に同一条件の露光を行ったときの限界解像度を示す直線
である。
おける、中間層としてのＳｉＯ２膜３の膜厚と、解像度
との関係について説明する。図２において、横軸は、中
間層としてのＳｉＯ２膜３の膜厚を示し、縦軸は、ライ
ンアンドスペースによる限界解像度を示す。さらに、図
２において、実線９は、図１に示す構成の半導体装置に
おける、ＳｉＯ２膜３の膜厚と解像度との関係を示す直
線である。一方、図中の破線５は、ベアシリコン基板上
に同一条件の露光を行ったときの限界解像度を示す直線
である。
【００３９】ここで、ラインアンドスペースとは、電子
ビームＥによりレジスト層４上に形成される露光パター
ンであり、露光部と非露光部とが１：１の比率で交互に
形成される縞状パターンである。なお、同図において、
ウェハ上でのラインアンドスペースによるライン幅は、
５０〜１５０ｎｍの範囲で変動させた。また、限界解像
度とは、ライン幅の異なるラインアンドスペース像に対
して、分離解像できる最小線幅をいう。
ビームＥによりレジスト層４上に形成される露光パター
ンであり、露光部と非露光部とが１：１の比率で交互に
形成される縞状パターンである。なお、同図において、
ウェハ上でのラインアンドスペースによるライン幅は、
５０〜１５０ｎｍの範囲で変動させた。また、限界解像
度とは、ライン幅の異なるラインアンドスペース像に対
して、分離解像できる最小線幅をいう。
【００４０】同図の点６に示すように、ＳｉＯ２膜の膜
厚が１０ｎｍのときは、限度解像度は約５０ｎｍとな
り、上述のベアシリコン上の限度解像度より高い解像度
を得ることができる。また、点７に示すように、ＳｉＯ
２膜の膜厚が５０ｎｍのときは、限度解像度は約６０ｎ
ｍとなり、ベアシリコン上の限度解像度と同等の解像度
となる。また、点８に示すように、ＳｉＯ２膜の膜厚が
１００ｎｍのときは、限度解像度は約７０ｎｍとなり、
ベアシリコン上の限度解像度より低い解像度となる。こ
のように、シリコンを主成分とする中間層としてのＳｉ
Ｏ２膜の膜厚を、５０ｎｍ以下とした場合に、ベース層
としてのＷ膜上の解像度が向上する。
厚が１０ｎｍのときは、限度解像度は約５０ｎｍとな
り、上述のベアシリコン上の限度解像度より高い解像度
を得ることができる。また、点７に示すように、ＳｉＯ
２膜の膜厚が５０ｎｍのときは、限度解像度は約６０ｎ
ｍとなり、ベアシリコン上の限度解像度と同等の解像度
となる。また、点８に示すように、ＳｉＯ２膜の膜厚が
１００ｎｍのときは、限度解像度は約７０ｎｍとなり、
ベアシリコン上の限度解像度より低い解像度となる。こ
のように、シリコンを主成分とする中間層としてのＳｉ
Ｏ２膜の膜厚を、５０ｎｍ以下とした場合に、ベース層
としてのＷ膜上の解像度が向上する。
【００４１】以上説明したように、本実施の形態１のよ
うに構成されたパターン形成方法においては、電子ビー
ムリソグラフィを用いて、高解像度の極めて微細なパタ
ーンを形成することができる。
うに構成されたパターン形成方法においては、電子ビー
ムリソグラフィを用いて、高解像度の極めて微細なパタ
ーンを形成することができる。
【００４２】実施の形態２．以下、この発明の実施の形
態２を図面に基づいて詳細に説明する。図３（ａ）〜
（ｅ）は、この発明の実施の形態２を示す半導体装置の
製造方法において、各工程における半導体装置を示す概
略断面図である。本実施の形態２では、半導体装置とし
てのＦＥＴの製造方法における、ゲート電極の形成工程
を示している。
態２を図面に基づいて詳細に説明する。図３（ａ）〜
（ｅ）は、この発明の実施の形態２を示す半導体装置の
製造方法において、各工程における半導体装置を示す概
略断面図である。本実施の形態２では、半導体装置とし
てのＦＥＴの製造方法における、ゲート電極の形成工程
を示している。
【００４３】図３（ａ）〜（ｅ）において、２１はシリ
コン基板等の基板、２２は酸化シリコンよりも高い比誘
電率を有するとともに電子ビームに対する反射率が酸化
シリコンよりも高いゲート絶縁層としてのＨｆＯ２膜、
２２ａはＦＥＴの所望のゲート絶縁層、２３は電気抵抗
の低いゲート電極層としてのＷ膜、２３ａはＦＥＴの所
望のゲート電極、２４はゲート絶縁層２２と同一材料で
形成されるＨｆＯ２膜、２４ａはゲート電極２３ａ形成
時のエッチングマスクとしての中間層、２５は感光性材
料からなるレジスト層、２５ａはゲート電極２３ａ形成
時のレジストパターン、Ｅはレジスト層２５に入射する
電子ビームを示す。
コン基板等の基板、２２は酸化シリコンよりも高い比誘
電率を有するとともに電子ビームに対する反射率が酸化
シリコンよりも高いゲート絶縁層としてのＨｆＯ２膜、
２２ａはＦＥＴの所望のゲート絶縁層、２３は電気抵抗
の低いゲート電極層としてのＷ膜、２３ａはＦＥＴの所
望のゲート電極、２４はゲート絶縁層２２と同一材料で
形成されるＨｆＯ２膜、２４ａはゲート電極２３ａ形成
時のエッチングマスクとしての中間層、２５は感光性材
料からなるレジスト層、２５ａはゲート電極２３ａ形成
時のレジストパターン、Ｅはレジスト層２５に入射する
電子ビームを示す。
【００４４】以下、本実施の形態２における半導体装置
の製造手順について、説明する。まず、図３（ａ）に示
すように、基板２１上に、ＨｆＯ２膜２２、Ｗ膜２３、
ＨｆＯ２膜２４、レジスト層２５が、順次積層される。
詳しくは、まず、ＨｆＯ２膜２２が、数ｎｍの膜厚に
て、基板２１上にALCVD法（Atomic Layer Chemical Vap
or Deposition）により形成される。次に、Ｗ膜２３
が、１５０ｎｍ以下の膜厚となるように、例えば、１０
０ｎｍの膜厚にて、膜２２上にCVD法(Chemical Vapor D
eposition)により形成される。そして、ＨｆＯ２膜２４
が、十数〜数十ｎｍの膜厚にて、Ｗ膜２３上にALCVD法
により形成される。なお、Ｗ膜２３上へのＨｆＯ２膜２
４の形成方法としては、ALCVD法以外に、酸素ガスを用
いてＨｆをスパッタする反応性スパッタ等の方法を用い
ることもできる。この場合、ALCVD法と比較して堆積速
度を向上することができる。さらに、レジスト層２５
が、２００〜３００ｎｍの膜厚にて、ＨｆＯ２膜２４上
に塗布される。ここで、レジスト層２５として、例え
ば、耐熱性及び耐ドライエッチ性に優れるPHS(Poly Hyd
roxy Styrene)を主成分とするベース樹脂を用いたネガ
型の化学増幅型レジストを用いることが好適である。
の製造手順について、説明する。まず、図３（ａ）に示
すように、基板２１上に、ＨｆＯ２膜２２、Ｗ膜２３、
ＨｆＯ２膜２４、レジスト層２５が、順次積層される。
詳しくは、まず、ＨｆＯ２膜２２が、数ｎｍの膜厚に
て、基板２１上にALCVD法（Atomic Layer Chemical Vap
or Deposition）により形成される。次に、Ｗ膜２３
が、１５０ｎｍ以下の膜厚となるように、例えば、１０
０ｎｍの膜厚にて、膜２２上にCVD法(Chemical Vapor D
eposition)により形成される。そして、ＨｆＯ２膜２４
が、十数〜数十ｎｍの膜厚にて、Ｗ膜２３上にALCVD法
により形成される。なお、Ｗ膜２３上へのＨｆＯ２膜２
４の形成方法としては、ALCVD法以外に、酸素ガスを用
いてＨｆをスパッタする反応性スパッタ等の方法を用い
ることもできる。この場合、ALCVD法と比較して堆積速
度を向上することができる。さらに、レジスト層２５
が、２００〜３００ｎｍの膜厚にて、ＨｆＯ２膜２４上
に塗布される。ここで、レジスト層２５として、例え
ば、耐熱性及び耐ドライエッチ性に優れるPHS(Poly Hyd
roxy Styrene)を主成分とするベース樹脂を用いたネガ
型の化学増幅型レジストを用いることが好適である。
【００４５】以上のように積層された半導体装置におい
て、同図（ａ）の矢印に示すように、電子ビームＥにて
レジスト層２５を露光して、レジスト層２５に所望の潜
像パターンを形成する。ここで、電子ビームＥによる露
光は、例えば、加速電圧が１００ｋＶ程度の一括転写型
の電子ビーム露光装置を用いて行う。
て、同図（ａ）の矢印に示すように、電子ビームＥにて
レジスト層２５を露光して、レジスト層２５に所望の潜
像パターンを形成する。ここで、電子ビームＥによる露
光は、例えば、加速電圧が１００ｋＶ程度の一括転写型
の電子ビーム露光装置を用いて行う。
【００４６】詳しくは、レジスト層２５に入射した電子
ビームＥは、レジスト層２５を透過した後に、中間層と
しての膜２４に入射する。ここで、ＨｆＯ２膜２４は、
原子番号３８以上の元素を主成分として含有するもので
電子ビームに対する反射率が高いので、ＨｆＯ２膜２４
に入射した電子ビームＥは、入射点を頂点とする膜内の
狭小な立体角内にて反射する。その後、ＨｆＯ２膜２４
で反射した反射電子としての電子ビームＥは、レジスト
層４に至る。このように、レジスト層４は、図中の矢印
方向から入射する電子ビームＥと、ほぼ垂直方向に反射
する電子ビームＥとにより、露光され、コントラストの
高い極めて微細な潜像を形成することになる。
ビームＥは、レジスト層２５を透過した後に、中間層と
しての膜２４に入射する。ここで、ＨｆＯ２膜２４は、
原子番号３８以上の元素を主成分として含有するもので
電子ビームに対する反射率が高いので、ＨｆＯ２膜２４
に入射した電子ビームＥは、入射点を頂点とする膜内の
狭小な立体角内にて反射する。その後、ＨｆＯ２膜２４
で反射した反射電子としての電子ビームＥは、レジスト
層４に至る。このように、レジスト層４は、図中の矢印
方向から入射する電子ビームＥと、ほぼ垂直方向に反射
する電子ビームＥとにより、露光され、コントラストの
高い極めて微細な潜像を形成することになる。
【００４７】なお、本実施の形態２では、中間層とし
て、ＨｆＯ２膜２４を用いた。これに対して、中間層と
して、原子番号が３８以上の元素を含有するその他の材
料を用いることができる。具体的には、中間層を、チタ
ン酸ストロンチウム、ＢＳＴ、Ｌａ２Ｏ３、Ｐr
２Ｏ３、ＺrＯ２、ＨｆＯ２、又は、それらのうち１つ
からなる膜を少なくとも１層備えた積層膜にて形成する
ことができる。これらの材料はいずれも、電子ビームに
対する反射率が高い材料であり、電子ビームの反射層と
して機能するものである。したがって、前記実施の形態
１に示した電子ビームの透過層としてのＳｉＯ２と比較
して、膜厚の制限が少なくある程度膜厚を自由に設定で
きるために、下地となる層をエッチングする際のエッチ
ングマスクとして好適な材料となる。
て、ＨｆＯ２膜２４を用いた。これに対して、中間層と
して、原子番号が３８以上の元素を含有するその他の材
料を用いることができる。具体的には、中間層を、チタ
ン酸ストロンチウム、ＢＳＴ、Ｌａ２Ｏ３、Ｐr
２Ｏ３、ＺrＯ２、ＨｆＯ２、又は、それらのうち１つ
からなる膜を少なくとも１層備えた積層膜にて形成する
ことができる。これらの材料はいずれも、電子ビームに
対する反射率が高い材料であり、電子ビームの反射層と
して機能するものである。したがって、前記実施の形態
１に示した電子ビームの透過層としてのＳｉＯ２と比較
して、膜厚の制限が少なくある程度膜厚を自由に設定で
きるために、下地となる層をエッチングする際のエッチ
ングマスクとして好適な材料となる。
【００４８】次に、図３（ｂ）に示すように、レジスト
パターン２５ａを形成する。詳しくは、露光後の半導体
装置を、PEB(露光後ベーク)した後、有機アルカリであ
るTMAH(Tetra Methyl Ammonium Hydroxide)の水溶液で
現像することにより、前工程で形成した潜像に対応した
レジストパターン２５ａを形成する。
パターン２５ａを形成する。詳しくは、露光後の半導体
装置を、PEB(露光後ベーク)した後、有機アルカリであ
るTMAH(Tetra Methyl Ammonium Hydroxide)の水溶液で
現像することにより、前工程で形成した潜像に対応した
レジストパターン２５ａを形成する。
【００４９】次に、図３（ｃ）に示すように、エッチン
グマスクとしての中間層２４ａを形成する。詳しくは、
前工程で形成したレジストパターン２５ａをマスクとし
て、例えば、イオンミリングにより、ＨｆＯ２膜２４を
選択的にエッチングして除去する。その後、酸素アッシ
ングにてレジストパターン２５ａを除去することによ
り、中間層２４ａを形成する。
グマスクとしての中間層２４ａを形成する。詳しくは、
前工程で形成したレジストパターン２５ａをマスクとし
て、例えば、イオンミリングにより、ＨｆＯ２膜２４を
選択的にエッチングして除去する。その後、酸素アッシ
ングにてレジストパターン２５ａを除去することによ
り、中間層２４ａを形成する。
【００５０】次に、図３（ｄ）に示すように、所望のゲ
ート電極２３ａを形成する。詳しくは、前工程で形成し
た中間層２４ａをエッチングマスクとして、塩素系のガ
スを用いたドライエッチングにより、Ｗ膜２３をエッチ
ングしてゲート電極２３ａを形成する。
ート電極２３ａを形成する。詳しくは、前工程で形成し
た中間層２４ａをエッチングマスクとして、塩素系のガ
スを用いたドライエッチングにより、Ｗ膜２３をエッチ
ングしてゲート電極２３ａを形成する。
【００５１】ここで、中間層としてのＨｆＯ２膜２４
は、ゲート絶縁層としてのＨｆＯ２膜２２と共通の材料
にて形成されているので、双方のＷ膜２３に対するエッ
チングレート比を共通化することができる。具体的に
は、ここでのエッチングに際して、後述する工程におけ
る、Ｗ膜２３とその下層のＨｆＯ２膜２２とのエッチン
グレート比が最大となる条件と同一条件を用いる。すな
わち、本工程において、Ｗ膜２３の除去が完了した時点
でエッチングを停止できるような条件を用いる。望まし
くは、Ｗ膜２３とＨｆＯ２膜２４とのエッチングレート
比が、１００以上となる条件を用いる。
は、ゲート絶縁層としてのＨｆＯ２膜２２と共通の材料
にて形成されているので、双方のＷ膜２３に対するエッ
チングレート比を共通化することができる。具体的に
は、ここでのエッチングに際して、後述する工程におけ
る、Ｗ膜２３とその下層のＨｆＯ２膜２２とのエッチン
グレート比が最大となる条件と同一条件を用いる。すな
わち、本工程において、Ｗ膜２３の除去が完了した時点
でエッチングを停止できるような条件を用いる。望まし
くは、Ｗ膜２３とＨｆＯ２膜２４とのエッチングレート
比が、１００以上となる条件を用いる。
【００５２】このようなエッチング条件下では、中間層
としてのＨｆＯ２膜２４を、薄膜化することが可能であ
る。例えば、エッチングレート比が１００であり、Ｗ膜
２３の膜厚が１００ｎｍであるとすると、中間層のＨｆ
Ｏ２膜２４の膜厚が１ｎｍ以上あれば、理論的に、Ｗ膜
２３をエッチング加工することができる。実際には、オ
ーバーエッチ等を行うために、その理論値に対して余裕
度分を加算して、ＨｆＯ２膜２４を十数ｎｍ程度の膜厚
にて形成して、エッチング加工を行うことになる。
としてのＨｆＯ２膜２４を、薄膜化することが可能であ
る。例えば、エッチングレート比が１００であり、Ｗ膜
２３の膜厚が１００ｎｍであるとすると、中間層のＨｆ
Ｏ２膜２４の膜厚が１ｎｍ以上あれば、理論的に、Ｗ膜
２３をエッチング加工することができる。実際には、オ
ーバーエッチ等を行うために、その理論値に対して余裕
度分を加算して、ＨｆＯ２膜２４を十数ｎｍ程度の膜厚
にて形成して、エッチング加工を行うことになる。
【００５３】なお、上述したように、中間層２４の膜厚
は十数ｎｍ程度であるのに対して、レジスト層２５の膜
厚は２００〜３００ｎｍである。したがって、中間層２
４の膜厚は、レジスト層２５の膜厚の１０分の１以下と
なり、図３（ｃ）に示す工程において、上述したような
エッチング選択性の少ないイオンミリングによるエッチ
ングが可能となる。
は十数ｎｍ程度であるのに対して、レジスト層２５の膜
厚は２００〜３００ｎｍである。したがって、中間層２
４の膜厚は、レジスト層２５の膜厚の１０分の１以下と
なり、図３（ｃ）に示す工程において、上述したような
エッチング選択性の少ないイオンミリングによるエッチ
ングが可能となる。
【００５４】最後に、図３（ｅ）に示すように、所望の
ゲート絶縁層２２ａを形成する。詳しくは、前工程で形
成されたゲート電極２３ａをマスクとして、湿式エッチ
ングにより、ＨｆＯ２膜２２の不要部分を除去して、ゲ
ート絶縁層２２ａを形成する。その後、イオン注入等の
工程を経て、最終的にＦＥＴが形成される。なお、本実
施の形態２において、ＦＥＴにおけるゲート部以外のソ
ース・ドレイン部等については、簡単のためその図示と
説明とを省略した。
ゲート絶縁層２２ａを形成する。詳しくは、前工程で形
成されたゲート電極２３ａをマスクとして、湿式エッチ
ングにより、ＨｆＯ２膜２２の不要部分を除去して、ゲ
ート絶縁層２２ａを形成する。その後、イオン注入等の
工程を経て、最終的にＦＥＴが形成される。なお、本実
施の形態２において、ＦＥＴにおけるゲート部以外のソ
ース・ドレイン部等については、簡単のためその図示と
説明とを省略した。
【００５５】以上述べた製造方法にて製造された半導体
装置としてのＦＥＴにおいて、ゲート電極２３ａは、電
気抵抗の低い材料にて形成されるとともに、１５０ｎｍ
以下の比較的薄い膜厚にて形成されているので、そのゲ
ート長を１００ｎｍ以下にて形成しても、ゲート電極抵
抗を低くすることができる。さらに、ゲート絶縁層２２
ａと、中間層２４ａとに、電子ビームに対する反射率が
高く、かつ、比誘電率の高い、共通の材料を用いたの
で、電子ビームリソグラフィによる１００ｎｍ以下のゲ
ート長のゲート電極２３ａが形成できるとともに、ゲー
ト絶縁層２２ａでの静電容量が充分確保されて、さら
に、エッチングレート比を大きく設定してエッチング精
度を向上することができる。
装置としてのＦＥＴにおいて、ゲート電極２３ａは、電
気抵抗の低い材料にて形成されるとともに、１５０ｎｍ
以下の比較的薄い膜厚にて形成されているので、そのゲ
ート長を１００ｎｍ以下にて形成しても、ゲート電極抵
抗を低くすることができる。さらに、ゲート絶縁層２２
ａと、中間層２４ａとに、電子ビームに対する反射率が
高く、かつ、比誘電率の高い、共通の材料を用いたの
で、電子ビームリソグラフィによる１００ｎｍ以下のゲ
ート長のゲート電極２３ａが形成できるとともに、ゲー
ト絶縁層２２ａでの静電容量が充分確保されて、さら
に、エッチングレート比を大きく設定してエッチング精
度を向上することができる。
【００５６】以上説明したように、本実施の形態２のよ
うに構成された半導体装置の製造方法においては、電子
ビームリソグラフィを用いて、極めてゲート長の短いゲ
ート電極２３ａを形成するとともに、寄生効果が抑えら
れた高性能のＦＥＴを提供することができる。
うに構成された半導体装置の製造方法においては、電子
ビームリソグラフィを用いて、極めてゲート長の短いゲ
ート電極２３ａを形成するとともに、寄生効果が抑えら
れた高性能のＦＥＴを提供することができる。
【００５７】なお、本実施の形態２では、ゲート電極層
として、Ｗ膜２３を用いた。これに対して、ゲート電極
層として、原子番号が７２以上の元素を含有するその他
の材料を用いることができる。具体的には、ゲート電極
層を、Ｈｆ、Ｔａ、Ｐｔ、それらのうち少なくとも２つ
を積層した積層膜、又は、それらのうち少なくとも１つ
を主成分とする化合物からなる膜を少なくとも１層備え
た積層膜にて形成することができる。これらの材料はい
ずれも、電子ビームに対する反射率が高いとともに、電
気抵抗が低い。さらに、これらは、耐熱性が高く高温処
理を施しても変性しないために、本実施の形態２におけ
るＷ膜２３と同様に、ＭＯＳＦＥＴのゲート電極として
好適な材料となる。
として、Ｗ膜２３を用いた。これに対して、ゲート電極
層として、原子番号が７２以上の元素を含有するその他
の材料を用いることができる。具体的には、ゲート電極
層を、Ｈｆ、Ｔａ、Ｐｔ、それらのうち少なくとも２つ
を積層した積層膜、又は、それらのうち少なくとも１つ
を主成分とする化合物からなる膜を少なくとも１層備え
た積層膜にて形成することができる。これらの材料はい
ずれも、電子ビームに対する反射率が高いとともに、電
気抵抗が低い。さらに、これらは、耐熱性が高く高温処
理を施しても変性しないために、本実施の形態２におけ
るＷ膜２３と同様に、ＭＯＳＦＥＴのゲート電極として
好適な材料となる。
【００５８】また、本実施の形態２では、ゲート絶縁層
２２ａと、中間層２４ａとを、同一の材料ＨｆＯ２にて
形成した。これに対して、中間層２４ａを、ゲート絶縁
層２２ａを形成する元素と同一元素を含有する異材料と
することもできる。具体的には、ゲート絶縁層２２ａを
ＨｆＯ２にて形成し、中間層２４ａをＨｆＯ２膜とその
他の膜からなる積層膜とすることもできる。この場合に
も、本実施の形態２と同様の効果を奏することになる。
２２ａと、中間層２４ａとを、同一の材料ＨｆＯ２にて
形成した。これに対して、中間層２４ａを、ゲート絶縁
層２２ａを形成する元素と同一元素を含有する異材料と
することもできる。具体的には、ゲート絶縁層２２ａを
ＨｆＯ２にて形成し、中間層２４ａをＨｆＯ２膜とその
他の膜からなる積層膜とすることもできる。この場合に
も、本実施の形態２と同様の効果を奏することになる。
【００５９】なお、本発明が上記各実施の形態に限定さ
れず、本発明の技術思想の範囲内において、各実施の形
態の中で示唆した以外にも、各実施の形態は適宜変更さ
れ得ることは明らかである。また、上記構成部材の数、
位置、形状等は上記実施の形態に限定されず、本発明を
実施する上で好適な数、位置、形状等にすることができ
る。
れず、本発明の技術思想の範囲内において、各実施の形
態の中で示唆した以外にも、各実施の形態は適宜変更さ
れ得ることは明らかである。また、上記構成部材の数、
位置、形状等は上記実施の形態に限定されず、本発明を
実施する上で好適な数、位置、形状等にすることができ
る。
【００６０】
【発明の効果】本発明は以上のように構成されているの
で、電子ビームリソグラフィを用いて、高解像度の極め
て微細なパターンを形成するとともに、寄生効果が抑え
られた高性能の電界効果型トランジスタを形成すること
ができるパターン形成方法、半導体装置の製造方法、及
び、半導体装置を提供することができる。
で、電子ビームリソグラフィを用いて、高解像度の極め
て微細なパターンを形成するとともに、寄生効果が抑え
られた高性能の電界効果型トランジスタを形成すること
ができるパターン形成方法、半導体装置の製造方法、及
び、半導体装置を提供することができる。
【図１】 この発明の実施の形態１を示すパターン形成
方法において、パターン形成前の半導体装置を示す概略
断面図である。
方法において、パターン形成前の半導体装置を示す概略
断面図である。
【図２】 図１に示す半導体装置において、中間層の膜
厚と解像度との関係を示すグラフである。
厚と解像度との関係を示すグラフである。
【図３】 この発明の実施の形態２を示す半導体装置の
製造方法において、各工程における半導体装置を示す概
略断面図である。
製造方法において、各工程における半導体装置を示す概
略断面図である。
【符号の説明】
１ 基板、 ２ Ｗ膜（ベース層）、 ３ ＳｉＯ２膜
（中間層）、 ４ レジスト層、 ２１ 基板、 ２２
ＨｆＯ２膜（ゲート絶縁層）、 ２２ａ ゲート絶縁
層、 ２３ Ｗ膜（ゲート電極層）、 ２３ａ ゲート
電極、 ２４ＨｆＯ２膜（中間層）、 ２４ａ 中間層
（エッチングマスク）、 ２５ レジスト層、 ２５ａ
レジストパターン、 Ｅ 電子ビーム。
（中間層）、 ４ レジスト層、 ２１ 基板、 ２２
ＨｆＯ２膜（ゲート絶縁層）、 ２２ａ ゲート絶縁
層、 ２３ Ｗ膜（ゲート電極層）、 ２３ａ ゲート
電極、 ２４ＨｆＯ２膜（中間層）、 ２４ａ 中間層
（エッチングマスク）、 ２５ レジスト層、 ２５ａ
レジストパターン、 Ｅ 電子ビーム。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 21/3065 Ｈ０１Ｌ 21/30 ５４１Ｐ ５Ｆ０５６
29/43 21/302 Ｊ ５Ｆ１４０
29/78 29/78 ３０１Ｇ
３０１Ｆ
29/62 Ｇ
Ｆターム(参考） 2H025 AA02 AB16 AC06 AD01 DA40
FA03 FA12 FA17 FA41
2H097 AA03 CA16 FA01 FA06 LA10
4M104 AA01 BB06 BB13 BB17 BB18
CC05 DD62 DD71 EE05 EE16
EE17 GG09
5F004 AA04 AA16 DB03 DB08 DB10
EA03 EA05 EA06 EA28 EB02
5F046 AA20 PA03 PA05
5F056 DA02 DA08
5F140 AA39 BA01 BD11 BE10 BE14
BF01 BF05 BF07 BF11 BF15
BF17 BF56 BG28 BG38 BG39
BK13 CE13 CE14
Claims (17)
- 【請求項１】 電子ビームを反射するベース層を、基板
上に形成する工程と、 電子ビームに対する反射率が上記ベース層よりも低く電
子ビームを透過する中間層を、上記ベース層上に形成す
る工程と、 レジスト層を、上記中間層上に形成する工程と、 上記レジスト層を電子ビームで露光して、上記レジスト
層に所望のパターンを形成する工程とを備えたことを特
徴とするパターン形成方法。 - 【請求項２】 上記中間層は、原子番号が１４以下の元
素からなるとともに、膜厚が５０ｎｍ以下にて形成され
ることを特徴とする請求項１に記載のパターン形成方
法。 - 【請求項３】 上記中間層は、シリコン、酸化シリコ
ン、窒化シリコン、酸窒化シリコン、又は、それらのう
ち少なくとも２つを積層した積層膜からなることを特徴
とする請求項２に記載のパターン形成方法。 - 【請求項４】 ベース層を、基板上に形成する工程と、 酸化シリコンよりも高い反射率にて電子ビームを反射す
る中間層を、上記ベース層上に形成する工程と、 レジスト層を、上記中間層上に形成する工程と、 上記レジスト層を電子ビームで露光して、上記レジスト
層に所望のパターンを形成する工程とを備えたことを特
徴とするパターン形成方法。 - 【請求項５】 上記中間層は、原子番号が３８以上の元
素を含有することを特徴とする請求項４に記載のパター
ン形成方法。 - 【請求項６】 上記中間層は、チタン酸ストロンチウ
ム、ＢＳＴ、Ｌａ２Ｏ ３、Ｐr２Ｏ３、ＺrＯ２、ＨｆＯ
２、又は、それらのうち１つからなる膜を少なくとも１
層備えた積層膜からなることを特徴とする請求項５に記
載のパターン形成方法。 - 【請求項７】 上記ベース層は、原子番号が７２以上の
元素を含有することを特徴とする請求項１〜請求項６の
いずれかに記載のパターン形成方法。 - 【請求項８】 上記ベース層は、Ｈｆ、Ｔａ、Ｗ、Ｐ
ｔ、それらのうち少なくとも２つを積層した積層膜、又
は、それらのうち少なくとも１つを主成分とする化合物
からなる膜を少なくとも１層備えた積層膜からなること
を特徴とする請求項７に記載のパターン形成方法。 - 【請求項９】 上記ベース層は、膜厚が１５０ｎｍ以下
にて形成されることを特徴とする請求項１〜請求項８の
いずれかに記載のパターン形成方法。 - 【請求項１０】 請求項１〜請求項９のいずれかに記載
のパターン形成方法にて製造されたことを特徴とする半
導体装置。 - 【請求項１１】 酸化シリコンよりも比誘電率の高いゲ
ート絶縁層を、基板上に形成する工程と、 多結晶シリコンよりも電気抵抗の低いゲート電極層を、
上記ゲート絶縁層上に形成する工程と、 上記ゲート絶縁層を形成する元素と同一元素を含有する
とともに酸化シリコンよりも高い反射率にて電子ビーム
を反射する中間層を、上記ベース層上に形成する工程
と、 レジスト層を、上記中間層上に形成する工程と、 上記レジスト層を電子ビームで露光して上記レジスト層
に所望のパターンを形成した後に、電界効果型トランジ
スタを形成する工程とを備えたことを特徴とする半導体
装置の製造方法。 - 【請求項１２】 上記ゲート絶縁層は、原子番号が３８
以上の元素を含有することを特徴とする請求項１１に記
載の半導体装置の製造方法。 - 【請求項１３】 上記ゲート絶縁層は、Ｌａ２Ｏ３、Ｐ
r２Ｏ３、ＺrＯ２、又は、ＨｆＯ２からなることを特徴
とする請求項１２に記載の半導体装置の製造方法。 - 【請求項１４】 上記ゲート電極層は、原子番号が７２
以上の元素を含有することを特徴とする請求項１１〜請
求項１３のいずれかに記載の半導体装置の製造方法。 - 【請求項１５】 上記ゲート電極層は、Ｈｆ、Ｔａ、
Ｗ、Ｐｔ、それらのうち少なくとも２つを積層した積層
膜、又は、それらのうち少なくとも１つを主成分とする
化合物からなる膜を少なくとも１層備えた積層膜からな
ることを特徴とする請求項１４に記載の半導体装置の製
造方法。 - 【請求項１６】 上記ゲート電極層は、膜厚が１５０ｎ
ｍ以下にて形成されることを特徴とする請求項１１〜請
求項１５に記載の半導体装置の製造方法。 - 【請求項１７】 請求項１１〜請求項１６のいずれかに
記載の半導体装置の製造方法にて製造されたことを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001263928A JP3612297B2 (ja) | 2001-08-31 | 2001-08-31 | パターン形成方法、半導体装置の製造方法、及び、半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001263928A JP3612297B2 (ja) | 2001-08-31 | 2001-08-31 | パターン形成方法、半導体装置の製造方法、及び、半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003077799A true JP2003077799A (ja) | 2003-03-14 |
| JP3612297B2 JP3612297B2 (ja) | 2005-01-19 |
Family
ID=19090607
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001263928A Expired - Fee Related JP3612297B2 (ja) | 2001-08-31 | 2001-08-31 | パターン形成方法、半導体装置の製造方法、及び、半導体装置 |
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|---|---|
| JP (1) | JP3612297B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015531169A (ja) * | 2012-08-08 | 2015-10-29 | コミサリヤ・ア・レネルジ・アトミク・エ・オ・エネルジ・アルテルナテイブ | 高解像度電子リソグラフィー用基板および対応するリソグラフィー方法 |
| WO2016194644A1 (ja) * | 2015-05-29 | 2016-12-08 | 株式会社ダイセル | ナノインプリント用光硬化性組成物 |
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|---|---|---|---|---|
| WO2008075599A1 (ja) * | 2006-12-18 | 2008-06-26 | Tokyo Electron Limited | 電子線描画方法 |
-
2001
- 2001-08-31 JP JP2001263928A patent/JP3612297B2/ja not_active Expired - Fee Related
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| JP3612297B2 (ja) | 2005-01-19 |
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