JPH10312994A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、半導体装置製造のリソグラフィ工
程において微細パターンを形成する際に、疎なパターン
に対しても十分な焦点深度を確保すると共に、不要なレ
ジスト残渣によるパターン転写欠陥が発生することを防
止することができる半導体装置の製造方法を提供するこ
とを課題とする。 【解決手段】 線幅１．０μｍの主ライン・パターン１
２の左右に線幅０．６２５μｍの補助パターン１４ａ、
１４ｂを配置したマスクを用い、露光・現像により、線
幅０．２０μｍの主ライン・パターンのレジスト像２６
及び線幅０．０５μｍの補助パターンのレジスト像２８
ａ、２８ｂを解像した後、等方的なレジスト・アッシン
グにより、補助パターンのレジスト像２８ａ、２８ｂを
完全に除去すると共に、主ライン・パターンのレジスト
像２６を０．０５μｍ膜減りさせ、線幅０．１５μｍの
主ライン・パターンのレジスト像３０を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特に半導体装置製造のリソグラフィ工程に
おける微細パターンの形成方法に関するものである。従
って、微細集積化が進行したロジック等の高集積半導体
回路の製造に利用することができるものである。

【０００２】

【従来の技術】半導体装置の高集積化、微細化の進展に
伴って、半導体装置製造のリソグラフィ工程において微
細パターンを形成する際に、その解像度と焦点深度（Ｄ
ＯＦ；depth of focus）を両立させることが要求され、
そのための様々な技術が開発されてきた。例えば図１８
に示すような、透明マスク基板８０上に密な繰り返しパ
ターン８２が形成されたマスクを用いて、このマスクパ
ターンをウェーハ上のレジスト膜に露光転写する場合、
密な繰り返しパターン８２の焦点深度を拡大する方法と
して、露光装置のコヒーレンス・ファクタσを大きくす
る方法や、輪帯照明や四重極証明などの斜入射照明法等
が知られている。

【０００３】しかし、これらの方法は図１８に示すよう
な密な繰り返しパターン８２に対しては高い効果を発揮
するものの、疎なパターンに対しては余り有効ではな
い。即ち、疎なパターンの場合、コヒーレンス・ファク
タσを大きくしたり、斜入射照明法を用いたりしても、
その焦点深度は余り拡大しない。

【０００４】図１９の図表に、ＫｒＦエキシマ・レーザ
・ステッパを用い、露光装置２次光源がフラット（ｆｌ
ａｔ）のコヒーレンス・ファクタσ＝０．５５の場合
と、フラットのコヒーレンス・ファクタσ＝０．８０の
場合と、斜入射照明の一種である四重極照明を用いた場
合について、０．２０μｍのＬ／Ｓ（ライン・アンド・
スペース）のレジスト・パターン形成を行ったときと、
線幅０．２０μｍの孤立ラインのレジスト・パターン形
成を行ったときのそれぞれの焦点深度を示す。

【０００５】この図１９の図表が示すように、Ｌ／Ｓの
焦点深度は、コヒーレンス・ファクタσを大きくした
り、四重極照明を用いたりすることによって、拡大す
る。しかし、孤立ラインの焦点深度はこうした方法によ
っては拡大せず、Ｌ／Ｓの焦点深度よりも小さくなって
いる。

【０００６】このような密なパターンの焦点深度拡大方
法に着目して、疎なパターンの周辺に補助パターンを配
置することにより疑似的な繰り返しパターンを形成する
方法が、疎なパターンの焦点深度拡大方法として提案さ
れている。例えば図２０に示すように、透明マスク基板
８０上に疎な主ライン・パターン８４とその左右に補助
パターン８６ａ、８６ｂがそれぞれ配置されたマスクを
作製し、このマスクを用いて、その主ライン・パターン
８４をウェーハ上のレジスト膜に露光転写する。

【０００７】このとき、主ライン・パターン８４の線幅
ｗ１が２．０μｍであり、主ライン・パターン８４と補
助パターン８６ａ、８６ｂとの間隔ｓが共に２．０μｍ
である場合について、主ライン・パターン８４の焦点深
度と補助パターン８６ａ、８６ｂの線幅ｗ２との関係を
光強度計算により求めると、その結果は図２１のグラフ
に示すようになる。なお、この図２１のグラフにおい
て、横軸に示す補助パターンの線幅はウェーハ上に投影
した値に換算したものである。

【０００８】この図２１のグラフから明らかなように、
補助パターン８６ａ、８６ｂを配置することによって主
ライン・パターン８４の焦点深度は拡大し、また補助パ
ターン８６ａ、８６ｂを配置した場合の主ライン・パタ
ーン８４の焦点深度は、補助パターン８６ａ、８６ｂの
線幅ｗ２が主ライン・パターン８４の線幅ｗ１に近くな
るほど大きくなる傾向にある。

【０００９】しかし、補助パターン８６ａ、８６ｂの線
幅ｗ２が余り大きいと、露光・現像によって主ライン・
パターン８４のレジスト像を解像する際に、同時に補助
パターン８６ａ、８６ｂのレジスト像までも解像してし
まうことになる。このため、主ライン・パターン８４の
レジスト像をマスクとするエッチングにより下地基板に
転写する際に、この補助パターン８６ａ、８６ｂのレジ
スト像が不要なレジスト残渣となり、エッチング後のパ
ターン転写欠陥が発生し、半導体装置の特性不良や信頼
性劣化を招く恐れがある。

【００１０】こうした問題を回避するため、疎なパター
ンの周辺に補助パターンを配置する場合には、補助パタ
ーンの線幅を露光装置の解像限界寸法より小さい寸法と
するなどして、補助パターンのレジスト像が確実に解像
しないようにしている（特開昭６２−１３５８３７号公
報、特開平０３−８９５３０号公報、特開平０６−５９
４３２号公報、松尾隆弘他「超解像を用いたＫｒＦエキ
シマレーザリソグラフィ」（９３年春季応用物理学会予
稿集 ３０ｐ−Ｌ−１６）参照）。しかし、このように
補助パターンの線幅を小さくすると、図２１のグラフか
らわかるように、主ライン・パターンの焦点深度拡大効
果が不十分になるという問題が生じる。また、補助パタ
ーンの線幅を小さくしすぎると、マスク・パターン作成
時において、欠陥検査、欠陥修正ができなくなったり、
寸法精度が保証できなくなるという問題が生じる。

【００１１】また、主ライン・パターンの焦点深度拡大
効果を確保すると共に、高精度のマスク作成を可能にす
るために、補助パターンの線幅を主ライン・パターンの
線幅と等しくし、かつ補助パターンを半透明にして、補
助パターンのレジスト像が解像されないようする方法も
ある（橋本修一他「透過率変更型補助パターンによる孤
立ラインの焦点深度向上」（９５年秋季応用物理学会予
稿集 ２７ａ−ＺＳ−２）参照）。しかし、この場合
は、補助パターンの透過率及び位相を高精度に制御しな
ければならないため、マスク作成の工程が複雑になり、
コストも増大するという問題が生じる。

【００１２】

【発明が解決しようとする課題】以上のように、疎なパ
ターンの焦点深度を拡大するために、この疎なパターン
の周辺に補助パターンを配置することにより疑似的な繰
り返しパターンを形成する従来の方法は、一方におい
て、補助パターンの線幅を露光装置の解像限界寸法より
小さくすると、疎なパターンのの焦点深度拡大効果が不
十分になったり、寸法精度を保証することができる高精
度のマスク作成が不可能になったりするという問題を生
じ、他方において、補助パターンの線幅を露光装置の解
像限界寸法より大きくすると、解像された補助パターン
のレジスト像が不要なレジスト残渣となってパターン転
写欠陥を発生させ、半導体装置の特性不良や信頼性劣化
を招くという問題を生じる。

【００１３】そこで本発明は、上記問題点を鑑みてなさ
れたものであり、半導体装置製造のリソグラフィ工程に
おいて微細パターンを形成する際に、疎なパターンに対
しても十分な焦点深度を確保すると共に、不要なレジス
ト残渣によるパターン転写欠陥が発生することを防止す
ることができる半導体装置の製造方法を提供することを
目的とする。

【００１４】

【課題を解決するための手段】上記課題は、以下の本発
明に係る半導体装置の製造方法により達成される。即
ち、請求項１に係る半導体装置の製造方法は、設計パタ
ーン周辺にこの設計パターンよりも小さいパターン幅の
補助パターンを配置したマスクを作成する工程と、この
マスクを用いて、設計パターン及び補助パターンを下地
基板上のレジスト膜に露光転写した後、現像により設計
パターン及び補助パターンのレジスト像を解像する工程
と、これらの設計パターン及び補助パターンのレジスト
像のアッシングを行い、設計パターンのレジスト像を所
定のパターン幅に形成する工程とを有することを特徴と
する。

【００１５】このように請求項１に係る半導体装置の製
造方法においては、設計パターン周辺にパターン幅のよ
り小さい補助パターンを配置したマスクを用いて、設計
パターン及び補助パターンを下地基板上のレジスト膜に
露光転写した後、現像によりこれらの設計パターン及び
補助パターンのレジスト像を解像することにより、設計
パターンが疎なパターンの場合や繰り返しパターンのエ
ッジ・パターンの場合であっても、この設計パターン周
辺に補助パターンが配置されて、疎なパターンが疑似的
に密なパターンになってて露光されるため、しかも、補
助パターンのパターン幅が設計パターンのパターン幅よ
り小さいものの、現像によって解像することが可能な程
度には大きいため、設計パターンの焦点深度が十分に大
きくなり、パターン密度に起因した寸法ばらつきが抑制
される。

【００１６】また、設計パターン及び補助パターンのレ
ジスト像を解像した後、これらの設計パターン及び補助
パターンのレジスト像のアッシングを行って、設計パタ
ーンのレジスト像を所定のパターン幅に形成することに
より、設計パターンのレジスト像が膜減りし、解像後の
設計パターンのパターン幅が更に小さくなるため、従来
の解像限界とされていた寸法より更に微細なパターンが
良好に形成される。

【００１７】また、請求項２に係る半導体装置の製造方
法は、上記請求項１に係る半導体装置の製造方法におい
て、補助パターンのパターン幅がマスク欠陥検査可能な
寸法より大きい構成とすることにより、マスクの欠陥検
査や欠陥修正を行って寸法精度を保証することが可能に
なるため、高精度のマスク作成が容易になる。

【００１８】また、請求項３に係る半導体装置の製造方
法は、上記請求項１に係る半導体装置の製造方法におい
て、設計パターン及び補助パターンのレジスト像のアッ
シングを行い、設計パターンのレジスト像を所定のパタ
ーン幅に形成する工程が、同時に補助パターンのレジス
ト像を除去する工程である構成とすることにより、補助
パターンのレジスト像が解像されても、設計パターン及
び補助パターンのレジスト像をマスクとして下地基板を
エッチングする前にこの補助パターンのレジスト像が除
去されるため、エッチングによって設計パターンを下地
基板上に転写する際に、所望しない補助パターンが下地
基板に転写されて半導体装置の欠陥の原因となることが
防止される。

【００１９】また、請求項４に係る半導体装置の製造方
法は、上記請求項１に係る半導体装置の製造方法におい
て、設計パターン及び補助パターンのレジスト像のアッ
シングを行い、設計パターンのレジスト像を所定のパタ
ーン幅に形成する工程が、同時に設計パターン及び補助
パターンのレジスト像をマスクとして前記下地基板をエ
ッチングする際の下地基板への転写可能な最小寸法より
小さくなるまで、補助パターンのレジスト像のパターン
幅を小さくする工程である構成とすることにより、補助
パターンのレジスト像が解像されても、設計パターン及
び補助パターンのレジスト像をマスクとして下地基板を
エッチングする前にこの補助パターンのレジスト像が下
地基板への転写可能な最小寸法より小さくなるため、上
記請求項３の場合と同様に、エッチングによって設計パ
ターンを下地基板上に転写する際に、所望しない補助パ
ターンが下地基板に転写されて半導体装置の欠陥の原因
となることが防止される。

【００２０】また、請求項５に係る半導体装置の製造方
法は、上記請求項１に係る半導体装置の製造方法におい
て、補助パターンが複数個の補助パターンからなる構成
とすることにより、疎なパターンが疑似的に密なパター
ンになってて露光される際の疑似的に密なパターンの繰
り返し性が増大するため、上記請求項１の場合の作用を
奏することに加えて、設計パターンの焦点深度が更に大
きくなる。

【００２１】

【発明の実施の形態】以下、添付図面を参照しながら、
本発明の実施の形態を説明する。 （第１の実施形態）本発明の第１の実施形態に係る微細
パターンの形成方法を、図１〜図６を用いて説明する。
ここで、図１（ａ）は本実施形態に係る微細パターンの
形成に使用するマスクを示す平面図、図１（ｂ）は図１
（ａ）のＡ−Ａ線断面図、図２〜図４はそれぞれ本実施
形態に係る微細パターンの形成方法を説明するための工
程断面図、図５は本実施形態に係る微細パターンの形成
に使用するアッシャ（ａｓｈｅｒ）のレジスト・アッシ
ング速度を示すグラフ、図６は補助パターンの線幅を変
化させたときの主ライン・パターンの焦点深度と補助パ
ターンの解像寸法を示すグラフである。

【００２２】本実施形態においては、半導体リソグラフ
ィ工程において、線幅０．１５μｍの孤立ラインを良好
に形成する場合について具体的に述べる。先ず、図１
（ａ）、（ｂ）に示すように、透明マスク基板１０上に
孤立ライン・パターンである主ライン・パターン１２と
その左右にそれぞれ配置された補助パターン１４ａ、１
４ｂとが形成されたマスクを作製する。このとき、これ
らの主ライン・パターン１２及び補助パターン１４ａ、
１４ｂの材質としてはＣｒ（クロム）膜を用いる。ま
た、このマスク上における主ライン・パターン１２の線
幅ｗ１は１．０μｍとし、補助パターン１４ａ、１４ｂ
の線幅ｗ２は共に０．６２５μｍとし、主ライン・パタ
ーン１２と補助パターン１４ａ、１４ｂとの間隔ｓは共
に１．０μｍとする。

【００２３】次いで、図２に示すように、Ｓｉ（シリコ
ン）ウェーハ２０上の下地基板２２表面に、スピン・コ
ート法によりポジ型化学増幅（ｃｈｅｍｉｃａｌ ａｍ
ｐｌｉｆｉｃａｔｉｏｎ）レジスト膜２４を膜厚０．６
μｍになるように塗布する。

【００２４】続いて、露光波長２４８ｎｍ、縮小倍率１
／５のＫｒＦエキシマ・レーザ・ステッパを用いて、通
常の露光方法により、図１に示すマスクの主ライン・パ
ターン１２及び補助パターン１４ａ、１４ｂをポジ型化
学増幅レジスト膜２４上に露光転写した後、現像を行
う。なお、ここで、ＫｒＦエキシマ・レーザ・ステッパ
の開口数ＮＡを０．５５に、コヒーレンス・ファクタσ
を０．８に設定し、また主ライン・パターン１２のレジ
スト仕上がり寸法が０．２０μｍの線幅になるように露
光量を設定する。その結果、図３に示すように、下地基
板２２上に、主ライン・パターンのレジスト像２６が線
幅０．２０μｍに形成され、補助パターンのレジスト像
２８ａ、２８ｂが線幅０．０５μｍに形成される。

【００２５】続いて、アッシャとしてのマグネトロンＲ
ＩＥ（Reactive Ion Etching）装置の酸素プラズマを用
いて、レジストが０．０５μｍ膜減りする条件により、
主ライン・パターンのレジスト像２６及び補助パターン
のレジスト像２８ａ、２８ｂを等方的にレジスト・アッ
シングする。その結果、図４に示すように、補助パター
ンのレジスト像２８ａ、２８ｂが完全に除去されると共
に、線幅０．２０μｍの主ライン・パターンのレジスト
像２６が０．０５μｍ膜減りして、線幅０．１５μｍの
主ライン・パターンのレジスト像３０になる。なお、こ
こでアッシャとして使用するマグネトロンＲＩＥ装置
は、図５のグラフに示されるようなレジスト・アッシン
グ速度をもっていることから、上記のように０．０５μ
ｍの膜減りを達成するためには、アッシング時間を１９
秒に設定する。

【００２６】次に、図１に示すマスクの補助パターン１
４ａ、１４ｂの線幅ｗ２を変化させる一方で、その他の
条件は上記の場合と同様にに設定して、露光及び現像に
より目標寸法０．２０μｍの主ライン・パターンのレジ
スト像及び補助パターンのレジスト像を形成する際の、
主ライン・パターンの焦点深度と補助パターンの解像寸
法を光強度計算から求めると、図６のグラフに示すよう
になる。なお、この図６のグラフにおいて、横軸に示す
補助パターンの線幅はウェーハ上に投影した値に換算し
たものである。

【００２７】この図６のグラフから予測すると、上記の
ような補助パターン１４ａ、１４ｂの線幅ｗ２を０．６
２５μｍ（ウェーハ上換算の場合、０．１２５μｍ）に
した場合、アッシング後のレジスト像３０の線幅が０．
１５μｍになる主ライン・パターン１２の焦点深度でも
１．２μｍ近く得られる。なお、従来のように、露光・
現像後のレジスト・アッシングを併用しない場合には、
線幅０．１５μｍのライン・パターンの焦点深度が殆ど
得られなかった。

【００２８】以上のように、本実施形態によれば、孤立
ライン・パターンである線幅１．０μｍの主ライン・パ
ターン１２の左右に補助パターン１４ａ、１４ｂがそれ
ぞれ配置されていることにより、疎なパターンを疑似的
に密なパターンにして露光するため、しかも、これらの
補助パターン１４ａ、１４ｂの線幅が共に０．６２５μ
ｍと解像可能な程度に大きいため、主ライン・パターン
１２の焦点深度を１．２μｍ近くまで大きくすることが
でき、パターン密度に起因した寸法ばらつきを抑制する
ことができる。

【００２９】また、露光・現像により、線幅０．２０μ
ｍの主ライン・パターンのレジスト像２６及び線幅０．
０５μｍの補助パターンのレジスト像２８ａ、２８ｂを
解像した後、レジストが０．０５μｍ膜減りする条件に
よる等方的なレジスト・アッシングを行って、補助パタ
ーンのレジスト像２８ａ、２８ｂを完全に除去すると共
に、主ライン・パターンのレジスト像２６を０．０５μ
ｍ膜減りさせるため、補助パターンのレジスト像２８
ａ、２８ｂの残渣によるエッチング後のパターン転写欠
陥の発生を防止することができると共に、従来の解像限
界とされていた寸法より更に微細な線幅０．１５μｍの
主ライン・パターンのレジスト像３０を形成することが
できる。

【００３０】また、マスク上における補助パターン１４
ａ、１４ｂの線幅が共に０．６２５μｍとマスク欠陥検
査可能な寸法より大きく、欠陥検査、欠陥修正を行って
寸法精度を保証することが可能になるため、従来の微細
な補助パターンの場合と比較して、高精度のマスク作成
を容易にすることができる。

【００３１】なお、上記第１の実施形態においては、線
幅１．０μｍの主ライン・パターン１２に対して線幅
０．６２５μｍの補助パターン１４ａ、１４ｂを配置
し、露光・現像により線幅０．２０μｍの主ライン・パ
ターンのレジスト像２６を解像する際に線幅０．０５μ
ｍの補助パターンのレジスト像２８ａ、２８ｂを解像
し、レジスト・アッシングにより、主ライン・パターン
のレジスト像２６を膜減りさせて線幅０．１５μｍの主
ライン・パターンのレジスト像３０を形成する際に補助
パターンのレジスト像２８ａ、２８ｂを完全に除去して
いるが、この代わりに、線幅１．０μｍの主ライン・パ
ターン１２に対する補助パターン１４ａ、１４ｂの線幅
を０．６２５μｍよりも大きくして、線幅０．１５μｍ
の主ライン・パターンのレジスト像３０を形成する際
に、補助パターンのレジスト像２８ａ、２８ｂを完全に
は除去せず、０．０５μｍ膜減りした状態で残存させて
もよい。但し、その際には、残存させた補助パターンの
レジスト像の線幅を下地基板への転写可能な最小寸法よ
り小さくして、この残存させた補助パターンのレジスト
像をマスクとして下地基板をエッチングしても、この補
助パターンが下地基板に転写されないようにすることが
必要である。

【００３２】この場合、図６のグラフから明らかなよう
に、補助パターンの線幅が大きくなって主ライン・パタ
ーンの線幅に近付いた分だけ、主ライン・パターンの焦
点深度を更に向上することができる。また、主ライン・
パターンのレジスト像をマスクとして下地基板をエッチ
ングする際に、補助パターンのレジスト像も残存してい
るが、この残存する補助パターンのレジスト像線幅が転
写可能な最小寸法より小さいため、補助パターンのレジ
スト像を完全に除去した場合と同様に、補助パターンの
レジスト像の残渣によるエッチング後のパターン転写欠
陥の発生を防止することができる。

【００３３】（第２の実施形態）本発明の第２の実施形
態に係る微細パターンの形成方法を、図７〜図１０を用
いて説明する。ここで、図７（ａ）は本実施形態に係る
微細パターンの形成に使用するマスクを示す平面図、図
７（ｂ）は図７（ａ）のＡ−Ａ線断面図、図８〜図１０
はそれぞれ本実施形態に係る微細パターンの形成方法を
説明するための工程断面図である。なお、上記図１〜図
４に示す構成要素と同一の要素には同一の符号を付して
説明を省略する。

【００３４】本実施形態においては、上記第１の実施形
態の場合と同様に、半導体リソグラフィ工程において、
線幅０．１５μｍの孤立ラインを良好に形成する場合に
ついて具体的に述べる。先ず、図７（ａ）、（ｂ）に示
すように、透明マスク基板１０上に孤立ライン・パター
ンである主ライン・パターン１２と、主ライン・パター
ン１２の左側に配置された２個の補助パターン１４ａ、
１４ｃと、主ライン・パターン１２の右側に配置された
２個の補助パターン１４ｂ、１４ｄとが形成されたマス
クを作製する。即ち、このマスクは、上記図１（ａ）、
（ｂ）に示すマスクにおける補助パターン１４ａの更に
外側に補助パターン１４ｃを配置し、補助パターン１４
ｂの更に外側に補助パターン１４ｄを配置して、補助パ
ターンの数が左右２個ずつになるように増加させたもの
である。

【００３５】このとき、Ｃｒ膜からなる主ライン・パタ
ーン１２の線幅は１．０μｍとし、同じくＣｒ膜からな
る補助パターン１４ａ、１４ｂ、１４ｃ、１４ｄの線幅
は共に０．６２５μｍとし、主ライン・パターン１２と
補助パターン１４ａ、１４ｂとの間隔、補助パターン１
４ａと補助パターン１４ｃとの間隔、補助パターン１４
ｂと補助パターン１４ｄとの間隔は共に１．０μｍとす
る。

【００３６】次いで、図８に示すように、Ｓｉウェーハ
２０上の下地基板２２表面に、スピン・コート法により
ポジ型化学増幅レジスト膜２４を膜厚０．６μｍになる
ように塗布する。

【００３７】続いて、露光波長２４８ｎｍ、縮小倍率１
／５のＫｒＦエキシマ・レーザ・ステッパを用いて、通
常の露光方法により、図７に示すマスクの主ライン・パ
ターン１２及び補助パターン１４ａ、１４ｂ、１４ｃ、
１４ｄをポジ型化学増幅レジスト膜２４上に露光転写し
た後、現像を行う。ここで、ＫｒＦエキシマ・レーザ・
ステッパの開口数ＮＡを０．５５に、コヒーレンス・フ
ァクタσを０．８に設定し、主ライン・パターン１２の
レジスト仕上がり寸法が０．２０μｍの線幅になるよう
に露光量を設定する。その結果、図９に示すように、下
地基板２２上に、主ライン・パターンのレジスト像２６
が線幅０．２０μｍに形成され、補助パターンのレジス
ト像２８ａ、２８ｂ、２８ｃ、２８ｄが線幅０．０５μ
ｍに形成される。

【００３８】続いて、アッシャとしてのマグネトロンＲ
ＩＥ装置の酸素プラズマを用いて、レジストが０．０５
μｍ膜減りする条件により、主ライン・パターンのレジ
スト像２６及び補助パターンのレジスト像２８ａ、２８
ｂ、２８ｃ、２８ｄを等方的にレジスト・アッシングす
る。その結果、図１０に示すように、補助パターンのレ
ジスト像２８ａ、２８ｂ、２８ｃ、２８ｄが完全に除去
されると共に、線幅０．２０μｍの主ライン・パターン
のレジスト像２６が０．０５μｍ膜減りして、線幅０．
１５μｍの主ライン・パターンのレジスト像３０にな
る。

【００３９】以上のように、本実施形態によれば、孤立
ライン・パターンである線幅１．０μｍの主ライン・パ
ターン１２の左右に線幅０．６２５μｍの補助パターン
１４ａ、１４ｃ及び補助パターン１４ａ、１４ｄがそれ
ぞれ配置されていることにより、上記第１の実施形態の
場合よりも補助パターンの数が増加し、疑似的に密なパ
ターンの繰り返し性が増すため、上記第１の実施形態の
場合と同様の効果を奏することに加え、上記第１の実施
形態の場合よりも更に主ライン・パターン１２の焦点深
度を大きくすることができる。

【００４０】なお、上記第２の実施形態においては、主
ライン・パターン１２の左右に補助パターン１４ａ、１
４ｃ及び補助パターン１４ａ、１４ｄがそれぞれ２個ず
つ配置されているが、補助パターンの数は２個に限定さ
れるものではなく、例えば３個以上の補助パターンを配
置してもよい。この場合、更にパターンの繰り返し性が
増すため、主ライン・パターンの焦点深度を更に大きく
することができる。従って、必要に応じて、主パターン
の周辺に配置する補助パターンの数を調整することが望
ましい。

【００４１】また、上記第２の実施形態においては、線
幅１．０μｍの主ライン・パターン１２に対して線幅
０．６２５μｍの補助パターン１４ａ、１４ｂ、１４
ｃ、１４ｄを配置し、露光・現像後のレジスト・アッシ
ングにより、線幅０．１５μｍの主ライン・パターンの
レジスト像３０を形成する際に、補助パターンのレジス
ト像２８ａ、２８ｂ、２８ｃ、２８ｄを完全に除去して
いるが、この代わりに、線幅１．０μｍの主ライン・パ
ターン１２に対する補助パターン１４ａ、１４ｂ、１４
ｃ、１４ｄの線幅を０．６２５μｍよりも大きくして、
線幅０．１５μｍの主ライン・パターンのレジスト像３
０を形成する際に、補助パターンのレジスト像２８ａ、
２８ｂ、２８ｃ、２８ｄを完全には除去せず、０．０５
μｍ膜減りした状態で残存させてもよい。但し、その際
にも、残存させた補助パターンのレジスト像の線幅を下
地基板への転写可能な最小寸法より小さくして、この残
存させた補助パターンのレジスト像をマスクとして下地
基板をエッチングしても、この補助パターンが下地基板
に転写されないようにすることが必要である。

【００４２】この場合、補助パターンの線幅が大きくな
って主ライン・パターンの線幅に近付いた分だけ、主ラ
イン・パターンの焦点深度を更に向上することができ
る。また、主ライン・パターンのレジスト像をマスクと
して下地基板をエッチングする際に、残存する補助パタ
ーンのレジスト像線幅は転写可能な最小寸法より小さい
ため、補助パターンのレジスト像を完全に除去した場合
と同様に、補助パターンのレジスト像の残渣によるエッ
チング後のパターン転写欠陥の発生を防止することがで
きる。

【００４３】（第３の実施形態）本発明の第３の実施形
態に係る微細パターンの形成方法を、図１１を用いて説
明する。ここで、図１１は本実施形態に係る微細パター
ンの形成に使用するマスクを示す平面図である。なお、
上記図１に示す構成要素と同一の要素には同一の符号を
付して説明を省略する。本実施形態においては、半導体
リソグラフィ工程において、０．１５μｍのＬ／Ｓの繰
り返しライン・パターン、特にそのエッジ・パターンを
良好に形成する場合について具体的に述べる。

【００４４】先ず、図１１に示すように、透明マスク基
板１０上に、Ｌ／Ｓの密集した繰り返しライン・パター
ン３２ａ、３２ｂ、３２ｃ、…とそのエッジ・パターン
３２ａの左側にそれぞれ配置された２個の補助パターン
３４ａ、３４ｂとが形成されたマスクを作製する。この
とき、Ｃｒ膜からなるＬ／Ｓの繰り返しライン・パター
ン３２ａ、３２ｂ、３２ｃ、…の線幅及び間隔は１．０
μｍとし、同じくＣｒ膜からなる補助パターン３４ａ、
３４ｂの線幅は共に０．６２５μｍとし、エッジ・パタ
ーン３２ａと補助パターン３４ａとの間隔、補助パター
ン３４ａと補助パターン３４ｂとの間隔は共に１．０μ
ｍとする。

【００４５】次いで、Ｓｉウェーハ上の下地基板表面
に、スピン・コート法によりポジ型化学増幅レジスト膜
を膜厚０．６μｍになるように塗布する。続いて、露光
波長２４８ｎｍ、縮小倍率１／５のＫｒＦエキシマ・レ
ーザ・ステッパを用いて、通常の露光方法により、図１
１に示すマスクの繰り返しライン・パターン３２ａ、３
２ｂ、３２ｃ、…及び補助パターン３４ａ、３４ｂをポ
ジ型化学増幅レジスト膜上に露光転写した後、現像を行
う。ここで、ＫｒＦエキシマ・レーザ・ステッパの開口
数ＮＡを０．５５に、コヒーレンス・ファクタσを０．
８に設定し、繰り返しライン・パターン３２ａ、３２
ｂ、３２ｃ、…のレジスト仕上がり寸法が０．２０μｍ
の線幅になるように露光量を設定する。その結果、下地
基板上に、繰り返しライン・パターンのレジスト像が線
幅０．２０μｍに形成され、補助パターンのレジスト像
が線幅０．０５μｍに形成される。

【００４６】続いて、アッシャとしてのマグネトロンＲ
ＩＥ装置の酸素プラズマを用いて、レジストが０．０５
μｍ膜減りする条件により、繰り返しライン・パターン
のレジスト像及び補助パターンのレジスト像を等方的に
レジスト・アッシングする。その結果、補助パターンの
レジスト像が完全に除去されると共に、線幅０．２０μ
ｍの繰り返しライン・パターンのレジスト像が０．０５
μｍ膜減りして、線幅０．１５μｍの繰り返しライン・
パターンのレジスト像になる。

【００４７】以上のように、本実施形態によれば、１．
０μｍのＬ／Ｓの密集した繰り返しライン・パターン３
２ａ、３２ｂ、３２ｃ、…のエッジ・パターン３２ａの
左側に２個の補助パターン３４ａ、３４ｂがそれぞれ配
置されていることにより、エッジ・パターン３２ａを疑
似的に密なパターンにして露光するため、上記第２の実
施形態の場合と同様の効果を奏して、エッジ・パターン
３２ａの焦点深度を大きくすることができ、エッジ・パ
ターン３２ａの寸法ばらつきを抑制することができる。

【００４８】なお、上記第３の実施形態においては、線
幅１．０μｍの繰り返しライン・パターン３２ａ、３２
ｂ、３２ｃ、…のエッジ・パターン３２ａに対して線幅
０．６２５μｍの補助パターン３４ａ、３４ｂを配置
し、露光・現像後のレジスト・アッシングにより、線幅
０．１５μｍの繰り返しライン・パターンのレジスト像
を形成する際に補助パターンのレジスト像を完全に除去
しているが、この代わりに、線幅１．０μｍのエッジ・
パターン３２ａに対する補助パターン３４ａ、３４ｂの
線幅を０．６２５μｍよりも大きくして、線幅０．１５
μｍの繰り返しライン・パターンのレジスト像を形成す
る際に、補助パターンのレジスト像を完全には除去せ
ず、０．０５μｍ膜減りした状態で残存させてもよい。
但し、その際にも、残存させた補助パターンのレジスト
像の線幅を下地基板への転写可能な最小寸法より小さく
して、この残存させた補助パターンのレジスト像をマス
クとして下地基板をエッチングしても、この補助パター
ンが下地基板に転写されないようにすることが必要であ
る。

【００４９】この場合、補助パターンの線幅が大きくな
ってエッジ・パターンの線幅に近付いた分だけ、エッジ
・パターンの焦点深度を更に向上することができる。ま
た、繰り返しライン・パターンのレジスト像をマスクと
して下地基板をエッチングする際に、残存する補助パタ
ーンのレジスト像線幅は転写可能な最小寸法より小さい
ため、補助パターンのレジスト像を完全に除去した場合
と同様に、補助パターンのレジスト像の残渣によるエッ
チング後のパターン転写欠陥の発生を防止することがで
きる。

【００５０】（第４の実施形態）本発明の第４の実施形
態に係る微細パターンの形成方法を、図１２〜図１７を
用いて説明する。ここで、図１２は本実施形態に係る微
細パターンの形成に使用するマスクを示す平面図、図１
３〜図１７はそれぞれ本実施形態に係る微細パターンの
形成方法を説明するための工程断面図である。本実施形
態においては、半導体装置の製造工程において、ＡＳＩ
Ｃ（Application Specific Integrated Circuit ）デバ
イスのゲート長０．１５μｍのロジック・ゲート・パタ
ーンを良好に形成する場合について具体的に述べる。

【００５１】先ず、図１２に示すように、透明マスク基
板４０上にロジック・ゲート・パターン４２ａ、４２ｂ
と、これらの中間に配置された補助パターン４４ａと、
ロジック・ゲート・パターン４２ａの左側に配置された
補助パターン４４ｂと、ロジック・ゲート・パターン４
２ｂの右側に配置された補助パターン４４ｃとが形成さ
れたマスクを作製する。このとき、Ｃｒ膜からなるロジ
ック・ゲート・パターン４２ａ、４２ｂの最小線幅は
１．０μｍとし、同じくＣｒ膜からなる補助パターン４
４ａ、４４ｂ、４４ｃの線幅は共に０．６２５μｍと
し、ロジック・ゲート・パターン４２ａと補助パターン
４４ａ、４４ｂとの間隔、ロジック・ゲート・パターン
４２ｂと補助パターン４４ａと補助パターン４４ｃとの
間隔は共に１．０μｍ以上とする。

【００５２】次いで、図１３に示すように、半導体装置
の製造工程における素子分離形成工程を行った後、Ｓｉ
基板５０上にゲート酸化膜５２を形成する。そして、こ
のゲート酸化膜５２上に、ＣＶＤ（Chemical Vapor Dep
osition ）法を用いてポリシリコン層５４を形成した
後、このポリシリコン層５４上に、ＣＶＤ法を用いてタ
ングステンシリサイド層５６を形成する。更に、このタ
ングステンシリサイド層５６上に、ＣＶＤ法を用いて反
射防止用ＳｉＯ_X Ｎ_Y ：Ｈ膜５８を形成した後、この反
射防止用ＳｉＯ_X Ｎ_Y ：Ｈ膜５８上に、ＣＶＤ法を用い
てシリコン酸化膜６０を形成する。そして、このシリコ
ン酸化膜６０上に、スピン・コート法を用いてポジ型化
学増幅レジスト膜６２を膜厚０．６μｍになるように塗
付する。

【００５３】続いて、露光波長２４８ｎｍ、縮小倍率１
／５のＫｒＦエキシマ・レーザ・ステッパを用いて、通
常の露光法により、図１２に示すマスクのロジック・ゲ
ート・パターン４２ａ、４２ｂ及び補助パターン４４
ａ、４４ｂ、４４ｃをポジ型化学増幅レジスト膜６２上
に露光転写した後、現像を行う。ここで、ＫｒＦエキシ
マ・レーザ・ステッパの開口数ＮＡを０．５５に、コヒ
ーレンス・ファクタσを０．８に設定し、ロジック・ゲ
ート・パターン４２ａ、４２ｂのゲート部のレジスト仕
上がり寸法が０．２０μｍの線幅になるように露光量を
設定する。その結果、図１４に示すように、シリコン酸
化膜６０上に、ロジック・ゲート・パターンのレジスト
像６４ａ、６４ｂがゲート部の線幅、即ちゲート長０．
２０μｍになるように形成され、補助パターンのレジス
ト像６６ａ、６６ｂ、６６ｃが線幅０．０５μｍに形成
される。

【００５４】続いて、アッシャとしてのマグネトロンＲ
ＩＥ装置の酸素プラズマを用いて、レジストが０．０５
μｍ膜減りする条件により、ロジック・ゲート・パター
ンのレジスト像６４ａ、６４ｂ及び補助パターンのレジ
スト像６６ａ、６６ｂ、６６ｃを等方的にレジスト・ア
ッシングする。その結果、図１５に示すように、補助パ
ターンのレジスト像６６ａ、６６ｂ、６６ｃが完全に除
去されると共に、ゲート長０．２０μｍのロジック・ゲ
ート・パターンのレジスト像６４ａ、６４ｂが０．０５
μｍ膜減りして、ゲート長０．１５μｍのロジック・ゲ
ート・パターンのレジスト像６８ａ、６８ｂになる。

【００５５】続いて、マグネトロン・エッチャ（etche
r）を用い、これらのロジック・ゲート・パターンのレ
ジスト像６８ａ、６８ｂをマスクとしてシリコン酸化膜
６０を異方的にエッチングし、その後、ロジック・ゲー
ト・パターンのレジスト像６８ａ、６８ｂを完全に剥離
する。その結果、図１６に示すように、ゲート長０．１
５μｍのロジック・ゲート・パターンのシリコン酸化膜
７０ａ、７０ｂが形成される。

【００５６】続いて、ＥＣＲ（Electron Cyclotron Res
onance）エッチャを用い、これらのロジック・ゲート・
パターンのシリコン酸化膜７０ａ、７０ｂをマスクとし
て反射防止用ＳｉＯ_X Ｎ_Y ：Ｈ膜５８、タングステンシ
リサイド層５６、及びポリシリコン層５４を異方的にエ
ッチングし、その後、ロジック・ゲート・パターンのシ
リコン酸化膜７０ａ、７０ｂを除去する。その結果、図
１７に示すように、ゲート長０．１５μｍのロジック・
ゲート・パターンの反射防止用ＳｉＯ_X Ｎ_Y ：Ｈ膜７２
ａ、７２ｂ、タングステンシリサイド層７４ａ、７４
ｂ、及びポリシリコン層７６ａ、７６ｂが形成される。
こうして、ロジック・ゲート・パターンのタングステン
シリサイド層７４ａ及びポリシリコン層７６ａからなる
ロジック・ゲート電極７８ａ、並びにタングステンシリ
サイド層７４ｂ及びポリシリコン層７６ｂからなるロジ
ック・ゲート電極７８ａ、７８ｂがそれぞれ形成され
る。

【００５７】以上のように、本実施形態によれば、最小
線幅１．０μｍのロジック・ゲート・パターン４２ａ、
４２ｂの周辺に補助パターン４４ａ、４４ｂ、４４ｃが
それぞれ配置されていることにより、疎なパターンを疑
似的に密なパターンにして露光するため、上記第１の実
施形態の場合と同様の効果を奏して、ロジック・ゲート
・パターン４２ａ、４２ｂの焦点深度を大きくすること
ができ、パターン密度に起因したゲート長の寸法ばらつ
きを抑制することができる。従って、高性能、高信頼性
のロジック系の半導体装置を作製することが可能にな
る。

【００５８】また、線幅０．２０μｍのロジック・ゲー
ト・パターンのレジスト像６４ａ、６４ｂ及び線幅０．
０５μｍの補助パターンのレジスト像６６ａ、６６ｂ、
６６ｃを解像した後、レジストが０．０５μｍ膜減りす
る条件による等方的なレジスト・アッシングを行って、
補助パターンのレジスト像６６ａ、６６ｂ、６６ｃを完
全に除去すると共に、ロジック・ゲート・パターンのレ
ジスト像６４ａ、６４ｂを０．０５μｍ膜減りすること
により、補助パターンのレジスト像６６ａ、６６ｂ、６
６ｃの残渣によるエッチング後のパターン転写欠陥の発
生を防止することができると共に、従来の解像限界とさ
れていた寸法より更に微細なゲート長０．１５μｍのロ
ジック・ゲート・パターンのレジスト像６８ａ、６８ｂ
を形成することができる。従って、高信頼性、高性能の
ロジック系の半導体装置を作製することが可能になる。

【００５９】また、マスク上における補助パターン４４
ａ、４４ｂ、４４ｃの線幅が共に０．６２５μｍとマス
ク欠陥検査可能な寸法より大きく、欠陥検査、欠陥修正
を行って寸法精度を保証することが可能になるため、従
来の微細な補助パターンの場合と比較して、高精度のマ
スク作成を容易にすることができる。

【００６０】なお、上記第４の実施形態においては、本
発明をロジック系半導体装置のロジック・ゲート・パタ
ーンを形成する場合に適用したが、ロジック・ゲート・
パターンに限定する必要はなく、ロジック配線パターン
を形成する場合に適用してもよい。この場合、従来の解
像限界とされていた寸法より更に微細な配線を形成する
ことができるため、高集積のロジック系半導体装置を作
製することが可能になる。

【００６１】また、本発明をロジックとメモリが混載さ
れた半導体装置のゲート・パターンや配線パターンを形
成する場合に適用してもよい。この場合、疎なパターン
も補助パターンを配置することにより疑似的に密なパタ
ーンになり、パターン密度による寸法ばらつきを抑制す
ることができると共に、従来の解像限界とされていた寸
法よりも更に微細なパターンを形成することができるた
め、高性能、高信頼性、高集積のロジックとメモリが混
載された半導体装置を作製することが可能になる。ま
た、このとき、パターン密度が疎なパターンのみに本発
明を適用してもよい。

【００６２】また、上記第４の実施形態においても、最
小線幅１．０μｍのロジック・ゲート・パターン４２
ａ、４２ｂに対して線幅０．６２５μｍの補助パターン
４４ａ、４４ｂ、４４ｃを配置し、露光・現像後のレジ
スト・アッシングにより、ゲート長０．１５μｍのロジ
ック・ゲート・パターンのレジスト像６８ａ、６８ｂを
形成する際に補助パターンのレジスト像６６ａ、６６
ｂ、６６ｃを完全に除去しているが、この代わりに、最
小線幅１．０μｍのロジック・ゲート・パターン４２
ａ、４２ｂに対する補助パターン４２ａ、４２ｂの線幅
を０．６２５μｍよりも大きくして、ゲート長０．１５
μｍのロジック・ゲート・パターンのレジスト像６８
ａ、６８ｂを形成する際に、補助パターンのレジスト像
６６ａ、６６ｂ、６６ｃを完全には除去せず、膜減りし
た状態で残存させてもよい。但し、その際にも、残存さ
せた補助パターンのレジスト像の線幅をシリコン酸化膜
６０への転写可能な最小寸法より小さくして、この残存
させた補助パターンのレジスト像をマスクとしてシリコ
ン酸化膜６０をエッチングしても、この補助パターンが
シリコン酸化膜６０に転写されないようにすることが必
要である。

【００６３】この場合、補助パターンの線幅が大きくな
ってロジック・ゲート・パターンの最小線幅に近付いた
分だけ、ロジック・ゲート・パターンの焦点深度を更に
向上することができる。また、ロジック・ゲート・パタ
ーンのレジスト像をマスクとしてシリコン酸化膜をエッ
チングする際、残存する補助パターンのレジスト像線幅
は転写可能な最小寸法より小さいため、補助パターンの
レジスト像を完全に除去した場合と同様に、補助パター
ンのレジスト像の残渣によるエッチング後のパターン転
写欠陥の発生を防止することができる。

【００６４】更にまた、上記第１〜第４の実施形態にお
いては、通常の露光方法を用いているが、この代わり
に、輪帯照明や四重極照明等の斜入射照明法を用いても
よい。この斜入射照明法は繰り返しパターンの解像度と
焦点深度を拡大する技術であるため、この場合、本発明
の効果を更に増大することが可能になる。また、上記第
１〜第４の実施形態においては、ポジ型化学増幅レジス
ト膜２４、６２を用いているが、こうしたポジ型レジス
ト膜の代わりに、ネガ型レジスト膜を用いてもよい。

【００６５】また、上記第１〜第４の実施形態において
は、露光装置としてＫｒＦエキシマ・レーザ・ステッパ
を用い、露光波長２４８ｎｍのＫｒＦエキシマ・レーザ
光による露光を行っているが、このＫｒＦエキシマ・レ
ーザ光の代わりに、形成するパターン寸法に応じて、例
えば露光波長４３６ｎｍのｇ線、露光波長３６５ｎｍの
ｉ線、露光波長１９３ｎｍのＡｒＦエキシマ・レーザ
光、又はＸ線による露光を行ってもよい。また、露光装
置として、ステッパの代わりにスキャナを用いてもよ
い。

【００６６】

【発明の効果】以上、詳細に説明した通り、本発明に係
る半導体装置の製造方法によれば、次のような効果を奏
することができる。即ち、請求項１に係る半導体装置の
製造方法によれば、設計パターン周辺にパターン幅のよ
り小さい補助パターンを配置したマスクを用いて、設計
パターン及び補助パターンを下地基板上のレジスト膜に
露光転写し、現像によりこれらの設計パターン及び補助
パターンのレジスト像を解像することにより、設計パタ
ーンが疎なパターンの場合や繰り返しパターンのエッジ
・パターンの場合であっても、疎なパターンが疑似的に
密なパターンになってて露光されるため、しかも、補助
パターンのパターン幅が設計パターンのパターン幅より
小さいものの、現像によって解像することが可能な程度
には大きいため、設計パターンの焦点深度を大幅に拡大
することができる。また、設計パターン及び補助パター
ンのレジスト像を解像した後、これらの設計パターン及
び補助パターンのレジスト像のアッシングを行って、設
計パターンのレジスト像を所定のパターン幅に形成する
ことにより、設計パターンのレジスト像が膜減りし、解
像後の設計パターンのパターン幅が更に小さくなるた
め、従来の解像限界とされていた寸法より更に微細なパ
ターンを良好に形成することができる。

【００６７】また、請求項２に係る半導体装置の製造方
法によれば、補助パターンのパターン幅がマスク欠陥検
査可能な寸法より大きい構成とすることにより、マスク
の欠陥検査や欠陥修正を行って寸法精度を保証すること
が可能になるため、高精度のマスクを容易に作成するこ
とができる。

【００６８】また、請求項３に係る半導体装置の製造方
法によれば、設計パターン及び補助パターンのレジスト
像のアッシングを行い、設計パターンのレジスト像を所
定のパターン幅に形成する際に、同時に補助パターンの
レジスト像を除去することにより、補助パターンのレジ
スト像が解像されても、設計パターン及び補助パターン
のレジスト像をマスクとして下地基板をエッチングする
前に補助パターンのレジスト像が除去されるため、エッ
チングによって設計パターンを下地基板上に転写する際
に、所望しない補助パターンが下地基板に転写されて半
導体装置の欠陥の原因となることを防止することができ
る。

【００６９】また、請求項４に係る半導体装置の製造方
法によれば、設計パターン及び補助パターンのレジスト
像のアッシングを行い、設計パターンのレジスト像を所
定のパターン幅に形成する際に、同時に設計パターン及
び補助パターンのレジスト像をマスクとして下地基板を
エッチングする際の下地基板への転写可能な最小寸法よ
り小さくなるまで補助パターンのレジスト像のパターン
幅を小さくすることにより、補助パターンのレジスト像
が解像されても、設計パターン及び補助パターンのレジ
スト像をマスクとして下地基板をエッチングする前にこ
の補助パターンのレジスト像が下地基板への転写可能な
最小寸法より小さくなるため、上記請求項３の場合の場
合と同様に、エッチングによって設計パターンを下地基
板上に転写する際に、所望しない補助パターンが下地基
板に転写されて半導体装置の欠陥の原因となることを防
止することができる。

【００７０】また、請求項５に係る半導体装置の製造方
法によれば、補助パターンが複数個の補助パターンから
なっていることにより、疎なパターンが疑似的に密なパ
ターンになって露光される際の疑似的に密なパターンの
繰り返し性が増大するため、上記請求項１の場合の場合
よりも更に設計パターンの焦点深度を拡大することがで
きる。従って、本発明をロジック系の半導体装置やロジ
ックとメモリが混載された半導体装置の製造工程に適用
することにより、補助パターンのレジスト像の残渣によ
るエッチング後のパターン転写欠陥を発生させることな
く、従来の解像限界とされていた寸法より更に微細なゲ
ート長や配線を実現することが可能になるため、ロジッ
ク系やロジック及びメモリ混載の半導体装置における高
性能化、高信頼性化、高集積化を実現することが可能に
なる。

【図面の簡単な説明】

【図１】（ａ）は本発明の第１の実施形態に係る微細パ
ターンの形成に使用するマスクを示す平面図、（ｂ）は
（ａ）のＡ−Ａ線断面図である。

【図２】本発明の第１の実施形態に係る微細パターンの
形成方法を説明するための工程断面図（その１）であ
る。

【図３】本発明の第１の実施形態に係る微細パターンの
形成方法を説明するための工程断面図（その２）であ
る。

【図４】本発明の第１の実施形態に係る微細パターンの
形成方法を説明するための工程断面図（その３）であ
る。

【図５】本発明の第１の実施形態に係る微細パターンの
形成に使用するアッシャのレジスト・アッシング速度を
示すグラフである。

【図６】本発明の第１の実施形態に係る微細パターンの
形成において、補助パターンの線幅を変化させたときの
主ライン・パターンの焦点深度と補助パターンの解像寸
法を示すグラフである。

【図７】（ａ）は本発明の第２の実施形態に係る微細パ
ターンの形成に使用するマスクを示す平面図、（ｂ）は
（ａ）のＡ−Ａ線断面図である。

【図８】本発明の第２の実施形態に係る微細パターンの
形成方法を説明するための工程断面図（その１）であ
る。

【図９】本発明の第２の実施形態に係る微細パターンの
形成方法を説明するための工程断面図（その２）であ
る。

【図１０】本発明の第２の実施形態に係る微細パターン
の形成方法を説明するための工程断面図（その３）であ
る。

【図１１】本発明の第３の実施形態に係る微細パターン
の形成に使用するマスクを示す平面図である。

【図１２】本発明の第４の実施形態に係る微細パターン
の形成に使用するマスクを示す平面図である。

【図１３】本発明の第４の実施形態に係る微細パターン
の形成方法を説明するための工程断面図（その１）であ
る。

【図１４】本発明の第４の実施形態に係る微細パターン
の形成方法を説明するための工程断面図（その２）であ
る。

【図１５】本発明の第４の実施形態に係る微細パターン
の形成方法を説明するための工程断面図（その３）であ
る。

【図１６】本発明の第４の実施形態に係る微細パターン
の形成方法を説明するための工程断面図（その４）であ
る。

【図１７】本発明の第４の実施形態に係る微細パターン
の形成方法を説明するための工程断面図（その５）であ
る。

【図１８】従来の密な繰り返しパターンの形成に使用す
るマスクを示す平面図である。

【図１９】ＫｒＦエキシマ・レーザ・ステッパを用いて
コヒーレンス・ファクタσを変化させた場合、四重極照
明を用いた場合について、Ｌ／Ｓと孤立ラインのそれぞ
れのレジスト・パターン形成を行ったときの焦点深度を
示す図表である。

【図２０】従来の主ライン・パターンの周辺に補助パタ
ーンを配置したマスクを示す平面図である。

【図２１】主ライン・パターンの焦点深度と補助パター
ンの線幅との関係を光強度計算により求めた結果を示す
グラフである。

【符号の説明】

１０：斐透明マスク基板、１２：主ライン・パターン、
１４ａ、１４ｂ：補助パターン、２０：Ｓｉウェーハ、
２２：下地基板、２４：ポジ型化学増幅レジスト膜、２
６：主ライン・パターンのレジスト像、２８ａ、２８
ｂ：補助パターンのレジスト像、３０：主ライン・パタ
ーンのレジスト像、３２ａ、３２ｂ、３２ｃ、…：繰り
返しライン・パターン、３２ａ：エッジ・パターン、３
４ａ、３４ｂ：補助パターン、４０：透明マスク基板、
４２ａ、４２ｂ：ロジック・ゲート・パターン、４４
ａ、４４ｂ、４４ｃ：補助パターン、５０：Ｓｉ基板、
５２：ゲート酸化膜、５４：ポリシリコン層、５６：タ
ングステンシリサイド層、５８：反射防止用ＳｉＯ_X Ｎ
_Y ：Ｈ膜、６０：シリコン酸化膜、６２：ポジ型化学増
幅レジスト膜、６４ａ、６４ｂ：ロジック・ゲート・パ
ターンのレジスト像、６６ａ、６６ｂ、６６ｃ補助パタ
ーンのレジスト像：、６８ａ、６８ｂ：ロジック・ゲー
ト・パターンのレジスト像、７０ａ、７０ｂ：ロジック
・ゲート・パターンのシリコン酸化膜、７２ａ、７２
ｂ：ロジック・ゲート・パターンの反射防止用ＳｉＯ_X
Ｎ_Y ：Ｈ膜、７４ａ、７４ｂ：ロジック・ゲート・パタ
ーンのタングステンシリサイド層、７６ａ、７６ｂ：ロ
ジック・ゲート・パターンのポリシリコン層、７８ａ、
７８ｂ：ロジック・ゲート電極、８０：透明マスク基
板、８２：密な繰り返しパターン、８４：主ライン・パ
ターン、８６ａ、８６ｂ：補助パターン。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 設計パターン周辺に前記設計パターンよ
   りも小さいパターン幅の補助パターンを配置したマスク
   を作成する工程と、前記マスクを用いて、前記設計パタ
   ーン及び前記補助パターンを下地基板上のレジスト膜に
   露光転写した後、現像により前記設計パターン及び前記
   補助パターンのレジスト像を解像する工程と、前記設計
   パターン及び前記補助パターンのレジスト像のアッシン
   グを行い、前記設計パターンのレジスト像を所定のパタ
   ーン幅に形成する工程とを有することを特徴とする半導
   体装置の製造方法。
2. 【請求項２】 請求項１記載の半導体装置の製造方法に
   おいて、 前記補助パターンのパターン幅が、マスク欠陥検査可能
   な寸法より大きいことを特徴とする半導体装置の製造方
   法。
3. 【請求項３】 請求項１記載の半導体装置の製造方法に
   おいて、 前記設計パターン及び前記補助パターンのレジスト像の
   アッシングを行い、前記設計パターンのレジスト像を所
   定のパターン幅に形成する工程が、同時に、前記補助パ
   ターンのレジスト像を除去する工程であることを特徴と
   する半導体装置の製造方法。
4. 【請求項４】 請求項１記載の半導体装置の製造方法に
   おいて、 前記設計パターン及び前記補助パターンのレジスト像の
   アッシングを行い、前記設計パターンのレジスト像を所
   定のパターン幅に形成する工程が、同時に、前記設計パ
   ターン及び前記補助パターンのレジスト像をマスクとし
   て前記下地基板をエッチングする際の前記下地基板への
   転写可能な最小寸法より小さくなるまで、前記補助パタ
   ーンのレジスト像のパターン幅を小さくする工程である
   ことを特徴とする半導体装置の製造方法。
5. 【請求項５】 請求項１記載の半導体装置の製造方法に
   おいて、 前記補助パターンが、複数個の補助パターンからなるこ
   とを特徴とする半導体装置の製造方法。