JPH1031617A - プログラマブルコントローラ - Google Patents

Abstract

(57)【要約】 【課題】 スキャン時間の短縮化と一定性が図れるとと
もに、転送データの同時性が保たれる有効なプログラマ
ブルコントローラを提供する。 【解決手段】 プログラマブルコントローラの演算制御
手段にメモリ制御手段を設け、このメモリ制御手段を、
マンマシン処理部１０のマンマシンプロセッサ１１から
演算処理部２０の演算プロセッサ２１に送られるデータ
読出し信号ＲＥＱと前記演算プロセッサ２１から前記マ
ンマシンプロセッサ１１に送られる確認信号を入力とす
るバッファ制御回路２８と、該バッファ制御回路２８の
制御信号に応じて動作するバッファ２６ａ，２６ｃと、
該バッファを介してデータの書き込み読み出しを行う２
ポートＲＡＭ２７によって構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プログラマブルコ
ントローラに係り、特にマンマシン処理部、演算処理部
および入出力処理部からなるプログラマブルコントロー
ラに関する。

【０００２】

【従来の技術】プログラマブルコントローラの機能を大
別すると、演算処理、入出力処理およびマンマシン処理
の３つに大別される。近年、マンマシン機能等の高機能
化に伴い、マルチＣＰＵ（中央処理ユニット）構成をと
ることにり、各処理を別々のプロセッサで分担させる方
式が採用されている。マルチＣＰＵ方式のプログラマブ
ルコントローラのブロック図を図２に示す。

【０００３】図２において、１０はマンマシン処理部、
２０は演算処理部、３０は入出力処理部、４０はリモー
トＩ／Ｏ処理部、５０はビジュアルプログラミングパネ
ル、６０はシステムバスである。

【０００４】マンマシン処理部１０は、マンマシン用プ
ロセッサ（ＣＰＵ）１１、リードオンリメモリ（ＲＯ
Ｍ）１２、ランダムアクセスメモリ（ＲＯＭ）１３、送
受信用集積回路（通信用ＩＣ）１４からなり、それぞれ
ローカルバス１５を通してデータの授受を行う。

【０００５】演算処理部２０は、演算用ＣＰＵ２１、プ
ログラムメモリ２２、データメモリ２３、バッファ２６
ａ，２６ｂからなり、それぞれローカルバス２５を通し
てデータの授受を行う。

【０００６】入出力処理部３０は、入出力処理用のＣＰ
Ｕ３１、ＲＯＭ３２、ＲＡＭ３３、通信用ＩＣ３４、ロ
ーカルバス３５、バッファ３６ａ，３６ｂおよびデュア
ルポートメモリ３７からなり、入出力処理を実行する。

【０００７】図２のプログラマブルコントローラにおい
ては、演算用、入出力用、マンマシン用に専用のプロセ
ッサを持っている。演算用ＣＰＵ２１はプログラムメモ
リ２２にロードされているユーザプログラムに従って演
算を行い、その結果はデータメモリ２３にセーブされ
る。演算が終了すると入出力データのリフレッシュの為
にリモートＩ／Ｏ処理部４０と入出力データの授受を行
う。この授受の方法はシステムバスの仕様によって異な
る。バスマスタが演算処理部のみの場合は、演算プロセ
ッサ２１がデータメモリ２３とリモートＩ／Ｏ処理部４
０間のデータ転送を行い、マルチバスマスタの場合は、
演算プロセッサ２１はローカルバスを開放することによ
り、リモートＩ／Ｏ処理部４０がデータ転送を行う。

【０００８】マンマシン処理部１０は、ビジュアルプロ
グラミングパネル５０を使ったマンマシンサービスを行
う部分で、ユーザプログラムのロード／セーブ、モニタ
等の処理を行う。

【０００９】マンマシン処理を行う場合は、演算プロセ
ッサ２１はローカルバスを開放することにより、マンマ
シンプロセッサ１１がデータメモリ２３のアクセスを可
能にしている。

【００１０】

【発明が解決しようとする課題】マルチＣＰＵ構成をと
っても、各ＣＰＵ間でのデータ授受はデータメモリを介
して行われるので、図３に示すように、演算、入出力デ
ータリフレッシュ、マンマシンデータ転送はシリーズに
行われる。近年、高速化技術の進歩により演算処理速度
は向上しているが、入出力データリフレッシュ，マンマ
シンデータ転送がシリーズに行われることにより、トー
タルで見た時のスキャン時間（シーケンスが繰り返し実
行される周期）はそれ程向上していない。演算入出力デ
ータリフレッシュは毎スキャン実行される処理であるが
マンマシンデータ転送は通常運転中には殆ど行われず、
人間がビジュアルプログラミングパネルを操作して要求
した時のみ行われるので、毎スキャン，マンマシンデー
タ転送用に時間を確保することは無駄時間を作っている
とも言える。通常運転時はマンマシンデータ転送用の時
間はとらずに必要な時のみ時間をとるという方式も考え
られるが、スキャン時間の一定性に欠ける欠点がある。
マンマシンデータ転送用には比較的短い時間を確保し、
長いデータ転送は複数回のスキャンに分割して行う手法
も考えられるが、転送データの同時性が保たれない欠点
がある。

【００１１】本発明は上述の問題点に鑑みてなされたも
ので、その目的はスキャン時間の短縮化と一定性が図れ
るとともに、転送データの同時性が保たれる有効なプロ
グラマブルコントローラを提供することである。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、本発明のプログラマブルコントローラは、少なくと
も、マンマシンサービスを行うための処理を実行するマ
ンマシン処理部と、該マンマシン処理部の処理結果をも
とに演算処理を実行する演算処理部とを有する、プログ
ラマブルコントローラであって、前記マンマシン処理部
を、予めプログラム指令データを格納したプログラム指
令メモリと、外部からのプログラム指令に応答して前記
プログラム指令データにもとづいてマンマシン演算処理
を行うマンマシンプロセッサ、および該マンマシンプロ
セッサの演算データを書き込み読み出し可能なマンマシ
ンデータメモリによって構成し、前記演算処理部を、演
算プログラムデータを格納したプログラムメモリと、前
記マンマシンプロセッサからのデータ読み出し要求信号
を受け、該要求信号に応答して前記マンマシンプロセッ
サに確認信号を与えるとともに、前記プログラムメモリ
に格納された演算プログラムデータに従って演算処理す
る演算プロセッサと、該演算プロセッサの演算データを
格納するデータメモリ、およびデータ書込時は前記演算
プロセッサの演算データを格納するとともにデータ読み
出し時は格納された演算データを前記マンマシンプロセ
ッサによって読み出すメモリ制御手段によって構成し
た、ことを特徴とする。

【００１３】また、本発明のプログラマブルコントロー
ラは、前記メモリ制御手段が、前記マンマシン処理部の
マンマシンプロセッサから前記演算処理部の演算プロセ
ッサに送られるデータ読み出し信号と前記演算プロセッ
サから前記マンマシンプロセッサに送られる確認信号を
入力とするバッファ制御回路と、該バッファ制御回路の
制御信号に応じて動作するバッファと、該バッファを介
してデータの書き込み読み出しを行う２ポートＲＡＭに
よって構成したことを特徴とする。

【００１４】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図１を参照しながら説明する。

【００１５】図１において、図２のものと同一部材又は
相当部分には同一符号が付されており、本実施の形態に
おいては、演算処理部２０にデータメモリ２３とは別に
２ポートＲＡＭ２７が設けられていることを特徴とする
とともに、さらにバッファ制御回路２８とバッファ２６
ｃが設けられている。

【００１６】さらに詳しくは、本実施の形態において、
マンマシン処理部１０はマンマシンプロセッサ１１，予
めプログラム指令データを格納したプログラム指令メモ
リ（ＲＯＭ）１２，マンマシンプロセッサ１１の演算デ
ータを書き込み読み出し可能なマンマシンデータメモリ
（ＲＯＭ）１３および通信用ＩＣ１４およびローカルバ
ス１５によって構成されている。演算処理部２０は演算
プロセッサ２１，演算プログラムデータを格納したプロ
グラムメモリ２２，演算プロセッサ２１の演算データを
格納するデータメモリ２３，ローカルバス２５，バッフ
ァ２６ａ〜２６ｃ，２ポートＲＡＭ２７およびバッファ
制御回路２８によって構成されている。

【００１７】マンマシン処理部１０のマンマシンプロセ
ッサ１１は演算処理部２０の演算プロセッサ２１にＲＥ
Ｑ信号（要求信号）をアクセス可能であり、演算プロセ
ッサ１１はマンマシンプロセッサにＡＣＫ信号（確認信
号）をアクセス可能である。バッファ制御回路２８はＲ
ＥＱ信号とＡＣＫ信号に応じてバッファ２６ａと２６ｃ
を制御する。

【００１８】２ポートＲＡＭ２７は、通常、演算プロセ
ッサ２１にアクセス権があり、データメモリ書き込み時
には同時に書き込まれるが、データ読み出し時にはディ
セーブルに制御される。

【００１９】通常運転時のマンマシン処理としては、デ
ータモニタ、トレース等、読み出しが殆どである。この
場合、マンマシンプロセッサ１１は、演算プロセッサ２
１に対して、データ読出し要求となるＲＥＱ信号を出
す。

【００２０】演算プロセッサ２１は演算、入出力リフレ
ッシュ終了のタイミングを同期化させ、ＡＣＫ信号を出
すことによって、２ポートＲＡＭ２７のアクセス権をマ
ンマシンプロセッサ１１に渡す。ＡＣＫ信号を受けたマ
ンマシンプロセッサ１１は、その後は演算、入出力リフ
レッシュ処理と並行して、自由に２ポートＲＡＭ２７の
読出しが可能となる。

【００２１】ＡＣＫ信号が出ている間は、演算プロセッ
サ２１によってデータ更新が行われないので、トレース
時のデータ同時性も保証されている。マンマシン処理が
終了すると、ＲＥＱ信号をオフにするとともに、演算プ
ロセッサ２１により、スキャン同期化されたタイミング
でＡＣＫ信号がオフになり、演算プロセッサ２１にアク
セス権が戻り、再度、データ更新が行われる。

【００２２】

【発明の効果】本発明は、上述の如くであって、少なく
とも、マンマシンサービスを行うための処理を実行する
マンマシン処理部と、該マンマシン処理部の処理結果を
もとに演算処理を実行する演算処理部とを有する、プロ
グラマブルコントローラであって、前記演算処理部を、
演算プログラムデータを格納したプログラムメモリと、
前記マンマシンプロセッサからのデータ読み出し要求信
号を受け、該要求信号に応答して前記マンマシンプロセ
ッサに確認信号を与えるとともに、前記プログラムメモ
リに格納された演算プログラムデータに従って演算処理
する演算プロセッサと、該演算プロセッサの演算データ
を格納するデータメモリ、およびデータ書込時は前記演
算プロセッサの演算データを格納するとともにデータ読
み出し時は格納された演算データを前記マンマシンプロ
セッサによって読み出すメモリ制御手段によって構成し
たものであるから、１スキャン中にマンマシン転送の時
間を確保する必要がなくなり、スキャン時間の短縮化と
一定性が図れるとともに、転送データの同時性が保たれ
る有効なプログラマブルコントローラが得られる。

【図面の簡単な説明】

【図１】本発明の実施の形態によるプログラムコントロ
ーラのブロック図。

【図２】従来のプログラマブルコントローラのブロック
図。

【図３】図２のプログラマブルコントローラにおけるデ
ータメモリのアクセスから見たタイムスケジュール図。

【符号の説明】

１０…マンマシン処理部 １１…マンマシンプロセッサ（ＣＰＵ） １２…プログラム指令メモリ（ＲＯＭ） １３…マンマシンデータメモリ（ＲＡＭ） １４…通信用ＩＣ １５…ローカルバス ２０…演算処理部 ２１…演算プロセッサ（ＣＰＵ） ２２…プログラムメモリ ２３…データメモリ ２５…ローカルバス ２６ａ〜２６ｃ…バッファ ２７…２ポートＲＡＭ ２８…バッファ制御回路 ３０…入出力処理部 ４０…リモートＩ／Ｏ ６０…システムバス

Claims (2)

【特許請求の範囲】
1. 【請求項１】 少なくとも、マンマシンサービスを行う
   ための処理を実行するマンマシン処理部と、該マンマシ
   ン処理部の処理結果をもとに演算処理を実行する演算処
   理部とを有する、プログラマブルコントローラであっ
   て、 前記マンマシン処理部を、予めプログラム指令データを
   格納したプログラム指令メモリと、外部からのプログラ
   ム指令に応答して前記プログラム指令データにもとづい
   てマンマシン演算処理を行うマンマシンプロセッサ、お
   よび該マンマシンプロセッサの演算データを書き込み読
   み出し可能なマンマシンデータメモリによって構成し、 前記演算処理部を、演算プログラムデータを格納したプ
   ログラムメモリと、前記マンマシンプロセッサからのデ
   ータ読み出し要求信号を受け、該要求信号に応答して前
   記マンマシンプロセッサに確認信号を与えるとともに、
   前記プログラムメモリに格納された演算プログラムデー
   タに従って演算処理する演算プロセッサと、該演算プロ
   セッサの演算データを格納するデータメモリ、およびデ
   ータ書込時は前記演算プロセッサの演算データを格納す
   るとともにデータ読み出し時は格納された演算データを
   前記マンマシンプロセッサによって読み出すメモリ制御
   手段によって構成した、ことを特徴とするプログラムコ
   ントローラ。
2. 【請求項２】 前記メモリ制御手段が、前記マンマシン
   処理部のマンマシンプロセッサから前記演算処理部の演
   算プロセッサに送られるデータ読み出し信号と前記演算
   プロセッサから前記マンマシンプロセッサに送られる確
   認信号を入力とするバッファ制御回路と、該バッファ制
   御回路の制御信号に応じて動作するバッファと、該バッ
   ファを介してデータの書き込み読み出しを行う２ポート
   ＲＡＭによって構成したことを特徴とする、請求項１に
   記載のプログラマブルコントローラ。