JPH10304222A - 垂直同期分離回路 - Google Patents

Abstract

(57)【要約】 【課題】 広範囲な周波数領域の水平・垂直同期信号成
分から成る複合同期信号から最小限の遅延時間で垂直同
期信号を分離する垂直同期分離回路を提供するものであ
る。 【解決手段】 同期分離回路１０の出力にカウンタ１１
のリセット入力を接続し、カウンタ１１の出力にラッチ
１２を設け、ラッチ１２の出力をコンパレータ１３の一
方の入力に、他方の入力に判定タイミングデータ値ｇを
接続し、コンパレータ１３の出力をＡＮＤゲート１４の
一方の入力に、他方の入力に同期分離回路１０のＶＳ信
号ｄを接続し、ＡＮＤゲート１４の出力をカウンタ１５
のクロック入力に接続し、カウンタ１５の出力を同期分
離回路１０のサンプリングデータ値ｃにすることによ
り、複合同期信号から最小限の遅延時間で垂直同期信号
を分離する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マルチスキャン機
能を有する画像表示装置に表示する映像信号同期用の水
平同期信号と垂直同期信号で構成される複合同期信号の
ディジタル方式による垂直同期分離回路に関するもので
ある。

【０００２】

【従来の技術】従来の画像表示装置の高精度な垂直同期
分離回路としては例えば、特開平７−１９３７２９号公
報に示すように、同期分離用の積分回路を入力同期信号
の周波数に応じて切り替えることにより、分離精度を高
めるという方法があった。

【０００３】しかし、この方式はアナログ回路を基本と
しており、ディジタルＩＣの中に組み込むことはできな
い。

【０００４】ディジタル方式の垂直同期分離回路の例と
して、特開平８−２２３４４７号公報に示すように、複
合同期信号のＬレベルとＨレベルの期間をそれぞれカウ
ントするカウンタを有し、所要カウント以上の場合を垂
直同期期間と判断して出力する方法があった。

【０００５】また、別のディジタル方式による垂直同期
分離回路例の構成を図３の電気ブロック図に基づき以下
説明すると、１は複合同期信号（以下、ＣＳ信号と略
す）を入力とし、その立上り・立下りエッジを検出し、
前記ＣＳ信号ａパルスの立上り・立下りごとに基準クロ
ック信号（以下、クロック信号と略す）ｂに従って、エ
ッジ信号ｅを出力するパルスエッジ検出回路であり、２
は前記パルスエッジ検出回路１の出力である前記エッジ
信号ｅをリセット信号とし、前記クロック信号ｂをクロ
ック入力とするカウンタであり、３は前記カウンタ２の
出力信号を一方の入力とし、もう一方の入力を同期分離
のため前記ＣＳ信号ａのレベルをサンプリングするタイ
ミングを指示するためのサンプリングデータ値ｃとし、
前記カウンタ２の出力値と前記サンプリングデータ値ｃ
の値が一致したらサンプリング信号ｆを出力するコンパ
レータであり、４は前記ＣＳ信号ａをＤ入力とし、前記
サンプリング信号ｆをクロック入力とし、垂直同期信号
（以下、ＶＳ信号と略す）ｄを出力するＤフリップフロ
ップである。

【０００６】以上の構成の垂直同期分離の動作概要を図
４の動作タイミング図に基づき以下説明すると、図４
（ａ）のように、前記ＣＳ信号ａがパルスエッジ検出回
路１に入力されると、前記パルスエッジ検出回路１で図
４（ｂ）のような前記エッジ信号ｅが出力される。前記
カウンタ２は前記エッジ信号ｅによりリセットされ、前
記クロック信号ｂに従ってカウントアップを行う。

【０００７】前記コンパレータ３は、前記カウンタ２の
カウント値と前記サンプリングデータ値ｃを比較し、双
方の値が一致したら前記サンプリング信号ｆを図４
（ｃ）のように出力する。前記Ｄフリップフロップ４は
前記サンプリング信号ｆをクロックとして前記ＣＳ信号
ａをサンプリングし、図４（ｄ）のように前記ＶＳ信号
ｄを出力する。

【０００８】以上のようにして垂直同期分離処理が行わ
れるが、ここでサンプリングタイミングを規定する前記
サンプリングデータ値ｃは、水平同期信号パルス幅（図
４（ａ）のＨＷ）よりも大きく、かつ垂直同期信号パル
ス幅（図４（ａ）のＶＷ）よりも小さい値を設定する必
要がある。

【０００９】また、マルチスキャン対応の場合、水平・
垂直同期信号の周波数範囲も例えば水平同期信号が１５
ｋＨｚから１２０ｋＨｚ、垂直同期信号が５０Ｈｚから
２００Ｈｚなどのように広範囲になりつつあり、前記範
囲内の全ての複合同期信号に対して正常に垂直同期分離
を行うためには、前記サンプリングデータ値ｃは前記範
囲内で想定し得る最大の水平同期信号パルス幅（例えば
ＮＴＳＣ規格のテレビジョン信号の場合は４．６μＳか
ら４．８μＳ）よりも大きな値（例えば５．０μＳ）を
前記クロック信号の周期（例えば０．１μＳ）で除算し
た値の整数値（例えば５０）にしておかなければならな
い。

【００１０】

【発明が解決しようとする課題】しかしながら、前記サ
ンプリングデータ値ｃを前記範囲内で想定し得る最大の
水平同期信号パルス幅よりも大きな値（例えば５．０μ
Ｓ）に対応して設定した場合、その値が図４（ｄ）のＶ
Ｓ信号ｄにおいてＶｄｅｌａｙで示すように、ほぼその
まま同期分離遅延の値になってしまい、前記水平同期信
号の周波数範囲（例えば１５ｋＨｚから１２０ｋＨｚ）
で一律に例えば５．０μＳという分離遅延時間となり、
特に周波数の高い信号、例えば水平同期信号の周波数が
１２０ｋＨＺ（周期約８．３μＳ）の場合などは例えば
垂直同期信号に等価パルスが付加されている時は等価パ
ルスの周期約４．２μＳよりも垂直同期信号の分離遅延
時間が大きくなってしまうため、正常に分離できなくな
ってしまったり、等価パルスの無い時と分離遅延時間が
異なってしまい、画面の垂直ポジションがずれるなどの
問題があった。また、同様に特開平８−２２３４４７で
提示された方法によっても周波数追従の手段が無く、図
３で示した例と同様の問題が想定される。

【００１１】

【課題を解決するための手段】前記課題を解決するため
に、本発明の垂直同期分離回路は、映像信号の水平同期
信号と垂直同期信号で構成される複合同期信号から分離
した垂直同期信号の周期を測定して正規の垂直同期信号
であるかどうか判定する回路を備え、前記正規の垂直同
期信号ではないと判定されたら前記複合同期信号をサン
プリングするためのサンプリングデータ値を変更し、前
記判定回路により前記正規の垂直同期信号と判定される
まで前記サンプリングデータ値の変更を繰り返すことを
特徴とする垂直同期分離回路である。

【００１２】本発明によれば、広範囲にわたる複合同期
信号に対応して、垂直同期分離に必要最小限のサンプリ
ングタイミングで垂直同期信号を正常に分離でき、等価
パルスの有無で分離遅延が異なってしまうなどというこ
とのない垂直同期分離回路を提供できる。

【００１３】

【発明の実施の形態】本発明の請求項１に記載の発明
は、映像信号の水平同期信号と垂直同期信号で構成され
る複合同期信号から分離した垂直同期信号の周期を測定
して正規の垂直同期信号であるかどうか判定する回路を
備え、前記正規の垂直同期信号ではないと判定されたら
前記複合同期信号をサンプリングするためのサンプリン
グデータ値を変更し、前記判定回路により前記正規の垂
直同期信号と判定されるまで前記サンプリングデータ値
の変更を繰り返すことを特徴とする垂直同期分離回路で
あり、広範囲な周波数領域の水平・垂直同期信号から成
る複合同期信号に対して前記判定回路により、サンプリ
ングタイミングを最適位置にもって行くことにより、必
要最小限の遅延時間で垂直同期分離を実現し得るもので
ある。

【００１４】本発明の請求項２に記載された発明は、映
像信号の水平同期信号と垂直同期信号で構成される複合
同期信号からサンプリングデータ値に基づき垂直同期信
号を分離する同期分離回路と、前記同期分離回路より出
力される前記垂直同期信号をリセット信号とし、基準ク
ロック信号によりカウントアップを行う第１のカウンタ
と、前記第１のカウンタの出力を前記同期分離回路より
出力された前記垂直同期信号で取り込むためのラッチ
と、前記ラッチの出力と事前に設定されている前記同期
分離回路から出力される前記垂直同期信号が正規の垂直
同期信号であるかどうかを判定するための判定タイミン
グデータ値とを比較するコンパレータと、前記コンパレ
ータの一方の入力である前記ラッチの出力の値が他方の
入力である前記判定タイミングデータ値より小さいかど
うかを比較した出力と前記同期分離回路より出力される
前記垂直同期信号とを入力信号とするＡＮＤゲートと、
前記ＡＮＤゲートの出力をクロック入力に、前記同期分
離回路より前記垂直同期信号が分離される以前に入力さ
れるリセット信号をリセット入力とし、出力を前記サン
プリングデータ値とする第２のカウンタとで構成した垂
直同期分離回路であり、広範囲な周波数領域の水平・垂
直同期信号から成る複合同期信号に対して前記判定回路
により、サンプリングタイミングを最適位置にもって行
くことにより、必要最小限の遅延時間で垂直同期分離を
実現し得るものである。

【００１５】本発明の請求項３に記載された発明は、映
像信号の水平同期信号と垂直同期信号で構成される複合
同期信号からサンプリングデータ値に基づき垂直同期信
号を分離する同期分離回路と、前記同期分離回路より出
力される前記垂直同期信号をロード信号としロードされ
るデータを前記同期分離回路から出力される前記垂直同
期信号が正規の垂直同期信号であるかどうかを判定する
ための判定タイミングデータ値とし、前記複合同期信号
を検知するとカウントイネーブルになり基準クロック信
号によりカウントダウンを行うダウンカウンタと、前記
ダウンカウンタのＢＯＲＲＯＷ出力をクロックとし、前
記同期分離回路より前記垂直同期信号が分離される以前
に入力されるリセット信号をリセット入力としＤ入力を
電源側にプルアップするＤフリップフロップと、前記Ｄ
フリップフロップのＱＢＡＲ出力と前記同期分離回路よ
り出力される前記垂直同期信号とを入力信号とするＡＮ
Ｄゲートと、前記ＡＮＤゲートの出力をクロック入力
に、前記同期分離回路より前記垂直同期信号が分離され
る以前に入力される前記リセット信号をリセット入力と
し、出力を前記サンプリングデータ値とするカウンタと
で構成した垂直同期分離回路であり、請求項２で記載さ
れた垂直同期分離回路よりも簡素な構成で必要最小限の
遅延時間で垂直同期分離を実現し得るものである。

【００１６】本発明の請求項４に記載された発明は、判
定タイミングデータ値を、垂直同期信号と前記垂直同期
信号直後の水平同期信号との期間において想定し得る最
大期間を前記基準クロックの周期で除算した値の整数部
とした請求項２或いは請求項４に記載の垂直同期分離回
路であり、短時間で垂直同期信号が正常に同期分離でき
たのか判定でき、より短時間で垂直同期分離を実現し得
るものである。

【００１７】以下、本発明の実施の形態について図面を
用いて説明する。 （実施の形態１）図１は、本発明の垂直同期分離回路の
実施の形態１における電気ブロック図であり、図１にお
いて、１０は、その内部構成，動作が従来の垂直同期分
離回路を示す図３と構成，動作ともに同じであり、クロ
ック信号ｂをクロックにして、ＣＳ信号ａをサンプリン
グデータ値ｃにより指定されるタイミングでサンプリン
グを行い、ＶＳ信号ｄとして出力する同期分離回路であ
り、１１は、ＶＳ信号ｄをリセット信号とし、クロック
信号ｂをクロックとしてカウントアップを行うカウンタ
であり、１２は、カウンタ１１のカウント出力をＶＳ信
号ｄのタイミングで取り込むためのラッチであり、１３
は、ラッチ１２の出力と判定タイミングデータ値ｇとを
比較し、判定タイミングデータ値ｇの方が、ラッチ１２
の出力より大きいかどうかの比較結果を出力するコンパ
レータであり、１４は、コンパレータ１３の比較結果出
力をＶＳ信号ｄでゲートするためのＡＮＤゲートであ
る。これらカウンタ１１，ラッチ１２，コンパレータ１
３，ＡＮＤゲート１４によって複合同期信号から分離し
た信号の周期を測定して正規の垂直同期信号であるかど
うか判定する判定回路を構成している。１５は、ＡＮＤ
ゲート１４の出力をクロック入力としてカウントアップ
を行い、同期分離回路１０がＶＳ信号ｄを分離する以前
のタイミングで入力されるリセット信号ｈをリセット入
力とし、出力をサンプリングデータ値ｃとするカウンタ
である。

【００１８】以上のような構成による垂直同期分離回路
の動作は以下のようになる。まず、あらかじめカウンタ
１５はリセット信号ｈによりリセットされ、その出力で
あるサンプリングデータ値ｃは０になっている。ここ
で、ＣＳ信号ａが入力されると同期分離回路１０はＶＳ
信号ｄを出力するが、サンプリングデータ値ｃが０のた
め、正規の垂直同期信号ではなく、ほとんどＣＳ信号ａ
に近い信号となって出力される。このＶＳ信号ｄによっ
てカウンタ１１がリセットされ、クロック信号ｂの周期
単位で周期が測定される。次のＶＳ信号ｄによって測定
されたＶＳ信号ｄの周期データがラッチ１２にラッチさ
れコンパレータ１３によって判定タイミングデータ値ｇ
と比較される。判定タイミングデータ値ｇはあらかじ
め、マルチスキャン機能として許容される垂直同期信号
の周期の最小値（例えば５ｍＳから２５ｍＳであれば５
ｍＳ）をクロック信号ｂの周期で割った値を設定してお
く。この場合、ＶＳ信号ｄがＣＳ信号ａに近似した信号
であるため、水平同期信号成分を含んでおり、その周期
は水平同期信号の周期となり、当然判定タイミングデー
タ値ｇよりも小さい値になる。その結果コンパレータ１
３の出力はＨｉｇｈとなる。そのため、ＡＮＤゲート１
４は一方のコンパレータ１３からの入力がＨｉｇｈとな
り、もう一方のＶＳ信号ｄのパルス入力により、パルス
を出力する。カウンタ１５はＡＮＤゲート１４のパルス
出力によりカウントアップし、その出力であるサンプリ
ングデータ値ｃの値が１増加する。以下、前述した動作
を繰り返し、サンプリングデータ値ｃの値が１づつ増加
して行き、ある時点で正規の垂直同期信号が分離され、
その結果ラッチ１２に取り込まれた測定周期データが判
定タイミングデータ値ｇと同等か上回ることになり、コ
ンパレータ１３の出力はＨｉｇｈからＬｏｗに変化す
る。このためＡＮＤゲート１４からＶＳ信号ｄのパルス
タイミングでパルス出力されなくなり、カウンタ１５は
カウントアップを停止し、サンプリングデータ値ｃの増
加も止まり、以降、正規の垂直同期信号が必要最小限の
遅延時間で継続して分離されることになる。

【００１９】また、判定タイミングデータ値ｇとして、
ＣＳ信号ａに含まれる垂直同期信号と直後の水平同期信
号との期間においてマルチスキャン機能として許容され
る最大期間（例えば５００μＳ）をクロック信号ｂの周
期で除算した値の整数部を設定すると、カウンタ１１，
ラッチ１２，コンパレータ１３，ＡＮＤゲート１４で構
成される判定回路により正規の垂直同期信号と判定され
る期間が短くなり、より早く安定な垂直同期分離を実現
できる。

【００２０】（実施の形態２）図２は、本発明の垂直同
期分離回路の実施の形態２における電気ブロック図であ
り、前述した実施の形態１を示す図１と同じ構成につい
ては同じ符号を用い、説明を省略する。

【００２１】図２において、２０はダウンカウンタであ
り、同期分離回路１０から出力されるＶＳ信号ｄによ
り、判定タイミングデータ値ｇをロードし、クロック信
号ｂに従って、カウントイネーブル信号ｉがイネーブル
レベルであればカウントダウンを行う。そしてアンダー
フローを起こすとＢＯＲＲＯＷ出力が発生する。カウン
トイネーブル信号ｉはＣＳ信号ａ入力を検知した時にイ
ネーブルレベルになる。２１はＤフリップフロップであ
り、Ｄ端子は電源側（Ｈｉｇｈレベル）に接続されてお
り、リセット信号ｈがＣＬＥＡＲ端子に接続され、クロ
ック入力がダウンカウンタ２０のＢＯＲＲＯＷ出力に接
続され、ＱＢＡＲ出力がＡＮＤゲート１４に接続されて
いる。２２はＡＮＤゲートであり、一方の入力端子にＶ
Ｓ信号ｄが、他方の入力端子にカウントイネーブル信号
ｉが接続され、出力はＡＮＤゲート１４の他方の入力端
子に接続されている。これらダウンカウンタ２０，Ｄフ
リップフロップ２１，ＡＮＤゲート２２，１４によって
複合同期信号から分離した信号の周期を測定して正規の
垂直同期信号であるかどうか判定する判定回路を構成し
ている。

【００２２】以上のような構成による垂直同期分離回路
の動作は以下のようになる。まず、あらかじめＤフリッ
プフロップ２１はリセット信号ｈによりリセットされ、
Ｄフリップフロップ２１のＱＢＡＲ出力はＨｉｇｈにな
りＱＢＡＲ出力に接続されているＡＮＤゲート１４の一
方の入力もＨｉｇｈになる。ここで、ＣＳ信号ａを検知
すると、カウントイネーブル信号ｉがイネーブルレベル
になり、同期分離回路１０からＶＳ信号ｄが出力される
とダウンカウンタ２０は判定タイミングデータ値ｇをロ
ードしカウントダウンを行う。ここで、前述したように
最初のＶＳ信号ｄはＣＳ信号ａに近似した信号であるた
め、水平同期信号成分を含んでおり、その周期は水平同
期信号の周期となり、判定タイミングデータ値ｇによっ
てカウントされる期間よりも短いため、ダウンカウンタ
２０がアンダーフローを起こす前に、再びＶＳ信号ｄに
よって判定タイミングデータ値ｇがロードされる。この
時、ＡＮＤゲート１４のＤフリップフロップ２１からの
入力はＨｉｇｈのままであり、カウントイネーブル信号
ｉに接続されている入力がＨｉｇｈになっているＡＮＤ
ゲート２２を介して、ＶＳ信号ｄのパルスがＡＮＤゲー
ト１４から出力され、カウンタ１５がカウントアップさ
れる。これにより、サンプリングデータ値ｃが１増加す
る。

【００２３】以下、ＶＳ信号ｄが同期分離不十分で水平
同期信号成分を含んでいる間、ＶＳ信号ｄのパルスが来
る度に判定タイミングデータ値ｇがロードされ、ダウン
カウンタ２０はアンダーフローを起こさず、カウンタ１
５はカウントアップを続け、サンプリングデータ値ｃは
１づつ増加する。

【００２４】ある時点で正規の垂直同期信号が分離さ
れ、その結果ダウンカウンタ２０は、アンダーフローを
起こし、ＢＯＲＲＯＷ信号を出力する。そのため、Ｄフ
リップフロップ２１のＱＢＡＲ出力はＨｉｇｈからＬｏ
ｗに変化する。このためＡＮＤゲート１４からＶＳ信号
ｄのパルスタイミングでパルス出力されなくなり、カウ
ンタ１５はカウントアップを停止し、サンプリングデー
タ値ｃの増加も止まり、以降、正規の垂直同期信号が必
要最小限の遅延時間で継続して分離されることになる。

【００２５】

【発明の効果】以上のように、本発明の垂直同期分離回
路によれば、広い範囲の水平同期信号成分や垂直同期信
号成分から成る複合同期信号に対し、その周波数成分に
応じた必要最小限の遅延時間で垂直同期信号を分離で
き、画像表示装置の画面上に等価パルスの有無などの影
響を受けない安定した画像を再生し得るものである。

【００２６】また、本発明の垂直同期分離回路は全てデ
ィジタル回路で構成できるので、ディジタルＩＣに組み
込むことが可能であり、基板実装・コスト削減の面で有
利になる。

【図面の簡単な説明】

【図１】本発明の実施の形態１における垂直同期分離回
路の電気ブロック図

【図２】本発明の実施の形態２における垂直同期分離回
路の電気ブロック図

【図３】従来の垂直同期分離回路の一例を示す電気ブロ
ック図

【図４】同垂直同期分離回路の動作概要を示す動作タイ
ミング図

【符号の説明】

１０ 同期分離回路 １１，１５ カウンタ １２ ラッチ １３ コンパレータ １４，２２ ＡＮＤゲート ２０ ダウンカウンタ ２１ Ｄフリップフロップ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 映像信号の水平同期信号と垂直同期信号
   で構成される複合同期信号から分離した垂直同期信号の
   周期を測定して正規の垂直同期信号であるかどうか判定
   する回路を備え、前記正規の垂直同期信号ではないと判
   定されたら前記複合同期信号をサンプリングするための
   サンプリングデータ値を変更し、前記判定回路により前
   記正規の垂直同期信号と判定されるまで前記サンプリン
   グデータ値の変更を繰り返すことを特徴とする垂直同期
   分離回路。
2. 【請求項２】 映像信号の水平同期信号と垂直同期信号
   で構成される複合同期信号からサンプリングデータ値に
   基づき垂直同期信号を分離する同期分離回路と、前記同
   期分離回路より出力される前記垂直同期信号をリセット
   信号とし、基準クロック信号によりカウントアップを行
   う第１のカウンタと、前記第１のカウンタの出力を前記
   同期分離回路より出力された前記垂直同期信号で取り込
   むためのラッチと、前記ラッチの出力と事前に設定され
   ている前記同期分離回路から出力される前記垂直同期信
   号が正規の垂直同期信号であるかどうかを判定するため
   の判定タイミングデータ値とを比較するコンパレータ
   と、前記コンパレータの一方の入力である前記ラッチの
   出力の値が他方の入力である前記判定タイミングデータ
   値より小さいかどうかを比較した出力と前記同期分離回
   路より出力される前記垂直同期信号とを入力信号とする
   ＡＮＤゲートと、前記ＡＮＤゲートの出力をクロック入
   力に、前記同期分離回路より前記垂直同期信号が分離さ
   れる以前に入力されるリセット信号をリセット入力と
   し、出力を前記サンプリングデータ値とする第２のカウ
   ンタとで構成される垂直同期分離回路。
3. 【請求項３】 映像信号の水平同期信号と垂直同期信号
   で構成される複合同期信号からサンプリングデータ値に
   基づき垂直同期信号を分離する同期分離回路と、前記同
   期分離回路より出力される前記垂直同期信号をロード信
   号としロードされるデータを前記同期分離回路から出力
   される前記垂直同期信号が正規の垂直同期信号であるか
   どうかを判定するための判定タイミングデータ値とし、
   前記複合同期信号を検知するとカウントイネーブルにな
   り基準クロック信号によりカウントダウンを行うダウン
   カウンタと、前記ダウンカウンタのＢＯＲＲＯＷ出力を
   クロックとし、前記同期分離回路より前記垂直同期信号
   が分離される以前に入力されるリセット信号をリセット
   入力としＤ入力を電源側にプルアップするＤフリップフ
   ロップと、前記ＤフリップフロップのＱＢＡＲ出力と前
   記同期分離回路より出力される前記垂直同期信号とを入
   力信号とするＡＮＤゲートと、前記ＡＮＤゲートの出力
   をクロック入力に、前記同期分離回路より前記垂直同期
   信号が分離される以前に入力される前記リセット信号を
   リセット入力とし、出力を前記サンプリングデータ値と
   するカウンタとで構成される垂直同期分離回路。
4. 【請求項４】 判定タイミングデータ値を、垂直同期信
   号と前記垂直同期信号直後の水平同期信号との期間にお
   いて想定し得る最大期間を前記基準クロックの周期で除
   算した値の整数部とする請求項２或いは請求項４に記載
   の垂直同期分離回路。