JPH10303942A - バス接続装置 - Google Patents
バス接続装置Info
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- JPH10303942A JPH10303942A JP9112513A JP11251397A JPH10303942A JP H10303942 A JPH10303942 A JP H10303942A JP 9112513 A JP9112513 A JP 9112513A JP 11251397 A JP11251397 A JP 11251397A JP H10303942 A JPH10303942 A JP H10303942A
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Abstract
でき、バスの信号線数の削減とコンパクト化を図る。 【解決手段】 機能ブロック50が実装された状態で機
能ブロック40を挿入した場合、機能ブロック40の電
源電圧が確定すると、クロック供給回路41からバスク
ロックCKが供給され始める。クロック断検出回路51
は、回路41が正常にCKを供給するまでクロック断で
あることを検出し、クロック断リセット信号S51をオ
ンにする。その後、CKが正常に入力されたと判断して
から一定時間後に、回路51が信号S51をオフにす
る。これにより、インタフェース回路54はCKの供給
中に内部リセット信号S52がオンになることにより正
常にリセットされ、信号S52がオフになると、シリア
ルバス30との通信を正常に行うことが可能となる。
Description
スに複数個の機能ブロックが接続された情報処理装置及
び交換装置等のバス接続装置、特に各機能ブロック内に
設けられるインタフェース回路に対するバスクロック断
検出リセット機構に関するものである。
は、データバス、アドレスバス及び制御バスを有するシ
ステムバスを持ち、このシステムバスに接続された中央
処理装置(以下、「CPU」という)、メモリ、ローカ
ルエリアネットワーク(以下、「LAN」という)コン
トローラ等の間の制御及びデータ転送を該システムバス
を介して行うようになっている。また、そのシステムバ
スとは別に、数本の信号線で構成されるシリアルバスを
持つバス接続装置もある。シリアルバスを持ったバス接
続装置では、機能ブックの挿入時(即ち、接続時)のシ
ステムバスが使用可能となるように初期設定を行う機能
や、機能ブロックのシステムバスが故障した場合等に、
故障している機能ブロックを装置から切り離したり、故
障している機能ブロックを特定するためのランプを点灯
させたりする働きを持つ。図2は、従来のシリアルバス
を持つバス接続装置の一例を示す構成図である。このバ
ス接続装置は、クロック同期型のシリアルバス1を有
し、このシリアルバス1に、1個のクロック供給機能ブ
ロック10と複数個の被クロック供給機能ブロック20
とが接続されている。なお、図2では、1個の被クロッ
ク供給機能ブロック20のみが示されている。
データ線1−1、バスクロックCKを伝送するクロック
線1−2、及びバスリセット信号Rを伝送するバスリセ
ット線1−3より構成されている。クロック線1−2に
供給されるバスクロックCKにより、このシリアルバス
1に接続される全ての機能ブロック10,20の同期が
とれ、これらの機能ブロック10,20間のシリアルバ
ス通信が可能になる。クロック供給機能ブロック10
は、クロック供給回路11、パワーオンリセット回路1
2、及びシリアルバスインタフェース回路13を有して
いる。クロック供給回路11は、クロック供給機能ブロ
ック10の内部回路に接続されると共に、クロック線1
−2に接続されており、自機能ブロック10に対して内
部クロック(CK)を供給すると共に他の機能ブロック
20に対してバスクロックCKを供給する回路である。
パワーオンリセット回路12には、バスリセット線1−
3及びシリアルバスインタフェース回路13に接続され
ており、機能ブロック10に電源が供給された際に該機
能ブロック内部回路をリセットするための内部リセット
信号S12を出力し、この内部リセット信号S12をシ
リアルバスインタフェース回路13に与えると共に、該
内部リセット信号S12をバスリセット信号Rとしてバ
スリセット線1−3へ出力する回路である。シリアルバ
スインタフェース回路13は、シリアルバス制御線・デ
ータ線1−1及びクロック線1−2に接続されており、
シリアルバス1とのインタフェースを行い、他の機能ブ
ロック20との通信を行う回路であり、パワーオンリセ
ット回路12から出力される内部リセット信号S12に
よってリセットされるようになっている。
ーオンリセット回路21、2入力オア回路22、及びシ
リアルバスインタフェース回路23を有している。パワ
ーオンリセット回路21は、機能ブロック20に電源が
供給された際に該機能ブロック内部回路をリセットする
ための内部リセット信号S21を2入力オア回路22の
一方の入力端子に出力する回路である。2入力オア回路
22は、他方の入力端子がバスリセット線1−3に接続
され、出力端子がシリアルバスインタフェース回路23
に接続されており、パワーオンリセット回路21からの
内部リセット信号S21とバスリセット線1−3からの
バスリセット信号Rとのオア論理をとり、リセット信号
S22をシリアルバスインタフェース回路23へ出力す
る回路である。シリアルバスインタフェース回路23
は、シリアルバス制御線・データ線1−1及びクロック
線1−2に接続されており、シリアルバス1とのインタ
フェースを行い、他の機能ブロック10との通信を行う
回路であり、オア回路22からのリセット信号S22に
よってリセットされるようになっている。
クロック供給機能ブロック20が実装(即ち、接続)さ
れた状態でクロック供給機能ブロック10を挿入(即
ち、接続)した際の動作を説明するためのタイムチャー
トである。この図3を参照しつつ、図2のバス接続装置
の動作を説明する。交換装置等のバス接続装置では、シ
ステム全体を停止させないで、故障した機能ブロックの
みを取り換えることが行われる。例えば、図2のバス接
続装置において、クロック供給機能ブロック10を挿入
すると、該機能ブロック10内のパワーオンリセット回
路12から内部リセット信号S12が出力され、電源電
圧が確定すると、クロック供給回路11からクロック線
1−2へバスクロックCKが供給され始める。内部リセ
ット信号S12は、クロックCKが供給されてからシリ
アルバスインタフェース回路13のリセットが正常に行
える期間、オンされる。なお、内部リセット信号S12
は、クロック供給後の一定時間後にオフにされる。被ク
ロック供給機能ブロック20から見ると、バスクロック
CKが供給されてから、一定時間後にバスリセット線1
−3上のバスリセット信号Rがオフになる。このため、
シリアルバスインタフェース回路23は、バスクロック
CKの供給中に、内部リセット信号S21がオンになる
ことによって正常にリセットされ、バスリセット線1−
3上のバスリセット信号Rがオフになると、シリアルバ
ス1との通信を正常に行うことが可能となる。
クロック同期型シリアルバス1を有するバス接続装置で
は、そのシリアルバス1がシリアルバス制御線・データ
線1−1、及びクロック線1−2を合わせてせいぜい4
本程度のバスであるにもかかわらず、バスリセット線1
−3を1本追加することは、信号線の増加を招き、バス
接続装置のコンパクト化を損なうといった課題があっ
た。本発明は、前記従来技術が持っていた課題を解決
し、信号線数の少ないクロック同期型バスを有するコン
パクトなバス接続装置を提供することを目的とする。
め、本発明のうちの請求項1の発明では、バスクロック
を伝送するクロック線を有するクロック同期型バスに接
続され、該バスクロックに同期して該バスを介して相互
に信号の授受を行う複数個の機能ブロックを備えたバス
接続装置において、前記各機能ブロックは、前記バスク
ロックに同期して前記バスに対して信号の授受を行うイ
ンタフェース手段と、前記バスクロックの断状態を検出
すると前記インタフェース手段をリセットするクロック
断検出・リセット手段とを、有している。請求項2の発
明では、請求項1と同様の複数の機能ブロックを備えた
バス接続装置において、前記各機能ブロックは、該機能
ブロックに電源が供給された際に該機能ブロック内部回
路をリセットするための内部リセット信号を出力するパ
ワーオンリセット回路と、前記バスクロックが前記クロ
ック線から正常に供給されていないことを検出すると、
クロック断リセット信号を出力するクロック断検出回路
と、前記内部リセット信号及び前記クロック断リセット
信号のいずれか一方に応答してリセット信号を出力する
ゲート回路と、前記バスクロックに同期して前記バスに
対して信号の授受を行い、前記リセット信号によってリ
セットされるバスインタフェース回路とを、有してい
る。本発明によれば、以上のようにバス接続装置を構成
したので、クロック断検出回路及びゲート回路等で構成
されるクロック断検出・リセット手段は、バスクロック
の断状態を検出した際に自身の機能ブロック内のインタ
フェース回路等のインタフェース手段をリセットする。
これにより、バス接続装置全体の動作中において、故障
等によって一部の機能ブロックの挿入を任意の順序で行
える。
バス接続装置の構成図である。このバス接続装置は、ク
ロック同期型シリアルバス30を有し、このシリアルバ
ス30に、CPU、メモリ、LANコントローラ等で構
成された1個のクロック供給機能ブロック40と複数個
の被クロック供給機能ブロック50とが接続され、該シ
リアルバス30を介して相互に通信が行えるようになっ
ている。シリアルバス30は、シリアルバス制御線・デ
ータ線30−1、及びバスクロックCKを伝送するクロ
ック線30−2より構成され、該クロック線30−2上
のバスクロックCKによって該シリアルバス30に接続
される全ての機能ブロック40,50の同期がとれ、こ
れらの機能ブロック40,50間のシリアルバス通信が
可能になっている。なお、図1では、1個の被クロック
供給機能ブロック50のみが示されている。クロック供
給機能ブロック40は、クロック供給回路41、パワー
オンリセット回路42、及びシリアルバスインタフェー
ス回路43を有している。クロック供給回路41は、機
能ブロック40内の内部回路に接続されると共にクロッ
ク線30−2に接続され、自機能ブロック40内にクロ
ック(CK)を供給すると共にバスクロックCKをクロ
ック線30−2へ出力する回路である。
バスインタフェース回路43に接続されており、機能ブ
ロック40に電源が供給された際に該機能ブロック内部
回路をリセットするための内部リセット信号S42を該
シリアルバスインタフェース回路43へ出力する回路で
ある。シリアルバスインタフェース回路43は、シリア
ルバス制御線・データ線30−1及びクロック線30−
2に接続されており、シリアルバス30とのインタフェ
ースを行い、他の機能ブロック50との通信を行う回路
であり、内部リセット信号S42によってリセットされ
るようになっている。被クロック供給機能ブロック50
は、クロック断検出・リセット手段(例えば、クロック
断検出回路51とゲート回路である2入力オア回路5
3)、パワーオンリセット回路52、及びインタフェー
ス手段(例えば、シリアルバスインタフェース回路5
4)の他に、該機能ブロック50を動作させるための内
部クロックφを発生させるためのクロック発生手段等を
有している。
0−2に接続され、該クロック線30−2上のバスクロ
ックCKが正常に出力されていないことを検出してクロ
ック断リセット信号S51を2入力オア回路53の一方
の入力端子へ出力する回路である。パワーオンリセット
回路52は、2入力オア回路53の他方の入力端子に接
続されており、機能ブロック50に電源が供給された際
に該機能ブロック内部回路をリセットするための内部リ
セット信号S52を該オア回路53へ出力する回路であ
る。オア回路53は、この出力端子がシリアルバスイン
タフェース回路54に接続されており、クロック断検出
回路51からのクロック断リセット信号S51とパワー
オンリセット回路52からの内部リセット信号S52と
のオア論理をとり、リセット信号S53をシリアルバス
インタフェース回路54へ出力する回路である。シリア
ルバスインタフェース回路54は、シリアルバス制御線
・データ線30−1及びクロック線30−2に接続され
ており、シリアルバス30とのインタフェースを行い、
他の機能ブロック40との通信を行う回路であり、リセ
ット信号S53によってリセットされるようになってい
る。
の構成例を示す回路図である。このクロック断検出回路
51は、バスクロックCKを内部クロックφに比べて十
分遅くするための分周回路61を有し、この出力側に、
複数個(N個)のフリップフロップ(以下、「FF」と
いう)62−1〜62−Nが縦続接続され、内部クロッ
クφによって分周回路61の出力信号を順次シフトして
いくようになっている。FF62−1〜62−Nは、通
常の動作では発生しない時間だけの個数が配列されてい
る。各段のFF62−1〜62−Nの出力端子には、N
入力アンド回路63とN入力ノア回路64とが接続され
ている。アンド回路63は、全FF62−1〜62−N
の出力信号のアンド論理をとってオール1を検出する回
路である。ノア回路64は、全FF62−1〜62−N
の出力信号のノア論理をとってオール0を検出する回路
である。アンド回路63及びノア回路64の出力端子に
は、2入力オア回路64の入力端子が接続されている。
オア回路65は、アンド回路63及びノア回路64の出
力信号のオア論理をとり、クロック断リセット信号S5
1を出力する回路である。
クロック供給機能ブロック40から供給されるバスクロ
ックCKが正常に供給されていないことを検出すると、
オア回路65からクロック断リセット信号S51を出力
する機能を有している。図5は、図1のバス接続装置に
おいて、被クロック供給機能ブロック50が実装された
状態でクロック供給機能ブロック40を挿入した際の動
作を説明するためのタイムチャートである。この図5を
参照しつつ、図1及び図4の装置の動作を説明する。図
1のバス接続装置において、被クロック供給機能ブロッ
ク50が実装された状態で、クロック供給機能ブロック
40を挿入した場合、該機能ブロック40の電源電圧が
確定すると、クロック供給回路40よりクロック(C
K)が供給され始め、これがバスクロックCKの形でク
ロック線30−2へ出力される。被クロック供給機能ブ
ロック50内のクロック断検出回路51は、機能ブロッ
ク40内のクロック供給回路41が正常にバスクロック
CKを供給するまでクロック断であることを検出し、ク
ロック断リセット信号S51をオンにする。
CKが供給され、該バスクロックCKが正常に入力され
たと判断してから一定時間後に、クロック断検出回路5
1によってクロック断検出リセット信号S51がオフ状
態になる。これにより、オア回路53を通してシリアル
バスインタフェース回路54は、バスクロックCKの供
給中に、パワーオンリセット回路52から与えられる内
部リセット信号S52がオンになることによって正常に
リセットされ、該内部リセット信号S52がオフになる
と、シリアルバス30との通信を正常に行うことが可能
となる。以上のように、本実施形態では、被クロック供
給機能ブロック50の後にクロック供給機能ブロック4
0をバス接続装置に挿入しても、シリアルバスインタフ
ェース回路54の動作を保証できるバス接続装置を、従
来のようなバスリセット線なしにコンパクトに実現する
ことが可能となる。なお、本発明は上記実施形態に限定
されず、種々の変形が可能である。この変形例として
は、例えば、次の(a)〜(c)のようなものがある。
回路で構成してもよい。また、図4のクロック断検出回
路51は、バスクロックCKの断を検出した際にシリア
ルバスインタフェース回路54をリセットする機能を有
すればよいので、図示以外の構成のクロック断検出・リ
セット手段で構成することも可能である。 (b) 図1では、機能ブロック40,50の挿入順序
を任意にすることができ、バス接続装置のコンパクト性
を効果としたが、バス接続装置全体をリセットしたい場
合には、機能ブロック40をリセットしてクロック供給
回路41からのバスクロックCKを積極的に停止させる
ことにより、他の機能ブロック50を含めた装置全体の
リセットを、従来のようなバスリセット線がなくても実
現可能となる。 (c) 図1では、信号線削減の効果がシリアルバス3
0で顕著にあらわれるため、該シリアルバス30を備え
たバス接続装置について説明したが、このシリアルバス
30をシステムバスに置き換えることも可能である。但
し、この場合はシステムバス制御線・データ線が数十本
から数百本以上となるので、1本のバスリセット線の削
減効果は薄いが、応用が可能である。
れば、クロック同期型バスにより複数の機能ブロックが
接続されたバス接続装置において、各機能ブロック内に
クロック断検出・リセット手段を設け、この手段によっ
てクロック断を検出した際に自身の機能ブック内のイン
タフェース手段をリセットするようにしたので、例え
ば、被クロック供給機能ブロックの後にクロック供給機
能ブロックを挿入しても、インタフェース手段の動作を
保証できる。しかも、これらを従来のようなバスリセッ
ト線なしに実現することが可能となるので、信号線数の
削減と、装置のコンパクト化が可能となる。
である。
る。
線 30−2 クロック線 40 クロック供給機能ブロック 41 クロック供給回路 42,52 パワーオンリセット回路 43,54 シリアルバスインタフェース
回路 50 被クロック供給機能ブロック 51 クロック断検出回路 53 オア回路
Claims (2)
- 【請求項1】 バスクロックを伝送するクロック線を有
するクロック同期型バスに接続され、該バスクロックに
同期して該バスを介して相互に信号の授受を行う複数個
の機能ブロックを備えたバス接続装置において、 前記各機能ブロックは、前記バスクロックに同期して前
記バスに対して信号の授受を行うインタフェース手段
と、前記バスクロックの断状態を検出すると前記インタ
フェース手段をリセットするクロック断検出・リセット
手段とを、有することを特徴とするバス接続装置。 - 【請求項2】 バスクロックを伝送するクロック線を有
するクロック同期型バスに接続され、該バスクロックに
同期して該バスを介して相互に信号の授受を行う複数個
の機能ブロックを備えたバス接続装置において、 前記各機能ブロックは、 該機能ブロックに電源が供給された際に該機能ブロック
内部回路をリセットするための内部リセット信号を出力
するパワーオンリセット回路と、 前記バスクロックが前記クロック線から正常に供給され
ていないことを検出すると、クロック断リセット信号を
出力するクロック断検出回路と、 前記内部リセット信号及び前記クロック断リセット信号
のいずれか一方に応答してリセット信号を出力するゲー
ト回路と、 前記バスクロックに同期して前記バスに対して信号の授
受を行い、前記リセット信号によってリセットされるバ
スインタフェース回路とを、 有することを特徴とするバス接続装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11251397A JP3325795B2 (ja) | 1997-04-30 | 1997-04-30 | バス接続装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11251397A JP3325795B2 (ja) | 1997-04-30 | 1997-04-30 | バス接続装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10303942A true JPH10303942A (ja) | 1998-11-13 |
JP3325795B2 JP3325795B2 (ja) | 2002-09-17 |
Family
ID=14588541
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11251397A Expired - Fee Related JP3325795B2 (ja) | 1997-04-30 | 1997-04-30 | バス接続装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3325795B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009522629A (ja) * | 2005-12-28 | 2009-06-11 | シーメンス アクチエンゲゼルシヤフト | 装置または機械モジュール配列を制御するための方法ならびに方法を実施するためのエンジニアリングシステムおよびランタイムシステム |
WO2020049871A1 (ja) * | 2018-09-05 | 2020-03-12 | 株式会社デンソー | 車両用通信装置 |
-
1997
- 1997-04-30 JP JP11251397A patent/JP3325795B2/ja not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009522629A (ja) * | 2005-12-28 | 2009-06-11 | シーメンス アクチエンゲゼルシヤフト | 装置または機械モジュール配列を制御するための方法ならびに方法を実施するためのエンジニアリングシステムおよびランタイムシステム |
US8433429B2 (en) | 2005-12-28 | 2013-04-30 | Siements Aktiengesellschaft | Method for controlling a device and machine module arrangement as well as an engineering system and runtime system for implementing the method |
WO2020049871A1 (ja) * | 2018-09-05 | 2020-03-12 | 株式会社デンソー | 車両用通信装置 |
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---|---|
JP3325795B2 (ja) | 2002-09-17 |
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