JPH10303942A - バス接続装置 - Google Patents
バス接続装置Info
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- JPH10303942A JPH10303942A JP9112513A JP11251397A JPH10303942A JP H10303942 A JPH10303942 A JP H10303942A JP 9112513 A JP9112513 A JP 9112513A JP 11251397 A JP11251397 A JP 11251397A JP H10303942 A JPH10303942 A JP H10303942A
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Abstract
(57)【要約】
【課題】 機能ブロックの挿入順序を任意にすることが
でき、バスの信号線数の削減とコンパクト化を図る。 【解決手段】 機能ブロック５０が実装された状態で機
能ブロック４０を挿入した場合、機能ブロック４０の電
源電圧が確定すると、クロック供給回路４１からバスク
ロックＣＫが供給され始める。クロック断検出回路５１
は、回路４１が正常にＣＫを供給するまでクロック断で
あることを検出し、クロック断リセット信号Ｓ５１をオ
ンにする。その後、ＣＫが正常に入力されたと判断して
から一定時間後に、回路５１が信号Ｓ５１をオフにす
る。これにより、インタフェース回路５４はＣＫの供給
中に内部リセット信号Ｓ５２がオンになることにより正
常にリセットされ、信号Ｓ５２がオフになると、シリア
ルバス３０との通信を正常に行うことが可能となる。
でき、バスの信号線数の削減とコンパクト化を図る。 【解決手段】 機能ブロック５０が実装された状態で機
能ブロック４０を挿入した場合、機能ブロック４０の電
源電圧が確定すると、クロック供給回路４１からバスク
ロックＣＫが供給され始める。クロック断検出回路５１
は、回路４１が正常にＣＫを供給するまでクロック断で
あることを検出し、クロック断リセット信号Ｓ５１をオ
ンにする。その後、ＣＫが正常に入力されたと判断して
から一定時間後に、回路５１が信号Ｓ５１をオフにす
る。これにより、インタフェース回路５４はＣＫの供給
中に内部リセット信号Ｓ５２がオンになることにより正
常にリセットされ、信号Ｓ５２がオフになると、シリア
ルバス３０との通信を正常に行うことが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック同期型バ
スに複数個の機能ブロックが接続された情報処理装置及
び交換装置等のバス接続装置、特に各機能ブロック内に
設けられるインタフェース回路に対するバスクロック断
検出リセット機構に関するものである。
スに複数個の機能ブロックが接続された情報処理装置及
び交換装置等のバス接続装置、特に各機能ブロック内に
設けられるインタフェース回路に対するバスクロック断
検出リセット機構に関するものである。
【０００２】
【従来の技術】例えば、情報処理装置及び交換装置等で
は、データバス、アドレスバス及び制御バスを有するシ
ステムバスを持ち、このシステムバスに接続された中央
処理装置（以下、「ＣＰＵ」という）、メモリ、ローカ
ルエリアネットワーク（以下、「ＬＡＮ」という）コン
トローラ等の間の制御及びデータ転送を該システムバス
を介して行うようになっている。また、そのシステムバ
スとは別に、数本の信号線で構成されるシリアルバスを
持つバス接続装置もある。シリアルバスを持ったバス接
続装置では、機能ブックの挿入時（即ち、接続時）のシ
ステムバスが使用可能となるように初期設定を行う機能
や、機能ブロックのシステムバスが故障した場合等に、
故障している機能ブロックを装置から切り離したり、故
障している機能ブロックを特定するためのランプを点灯
させたりする働きを持つ。図２は、従来のシリアルバス
を持つバス接続装置の一例を示す構成図である。このバ
ス接続装置は、クロック同期型のシリアルバス１を有
し、このシリアルバス１に、１個のクロック供給機能ブ
ロック１０と複数個の被クロック供給機能ブロック２０
とが接続されている。なお、図２では、１個の被クロッ
ク供給機能ブロック２０のみが示されている。
は、データバス、アドレスバス及び制御バスを有するシ
ステムバスを持ち、このシステムバスに接続された中央
処理装置（以下、「ＣＰＵ」という）、メモリ、ローカ
ルエリアネットワーク（以下、「ＬＡＮ」という）コン
トローラ等の間の制御及びデータ転送を該システムバス
を介して行うようになっている。また、そのシステムバ
スとは別に、数本の信号線で構成されるシリアルバスを
持つバス接続装置もある。シリアルバスを持ったバス接
続装置では、機能ブックの挿入時（即ち、接続時）のシ
ステムバスが使用可能となるように初期設定を行う機能
や、機能ブロックのシステムバスが故障した場合等に、
故障している機能ブロックを装置から切り離したり、故
障している機能ブロックを特定するためのランプを点灯
させたりする働きを持つ。図２は、従来のシリアルバス
を持つバス接続装置の一例を示す構成図である。このバ
ス接続装置は、クロック同期型のシリアルバス１を有
し、このシリアルバス１に、１個のクロック供給機能ブ
ロック１０と複数個の被クロック供給機能ブロック２０
とが接続されている。なお、図２では、１個の被クロッ
ク供給機能ブロック２０のみが示されている。
【０００３】シリアルバス１は、シリアルバス制御線・
データ線１−１、バスクロックＣＫを伝送するクロック
線１−２、及びバスリセット信号Ｒを伝送するバスリセ
ット線１−３より構成されている。クロック線１−２に
供給されるバスクロックＣＫにより、このシリアルバス
１に接続される全ての機能ブロック１０，２０の同期が
とれ、これらの機能ブロック１０，２０間のシリアルバ
ス通信が可能になる。クロック供給機能ブロック１０
は、クロック供給回路１１、パワーオンリセット回路１
２、及びシリアルバスインタフェース回路１３を有して
いる。クロック供給回路１１は、クロック供給機能ブロ
ック１０の内部回路に接続されると共に、クロック線１
−２に接続されており、自機能ブロック１０に対して内
部クロック（ＣＫ）を供給すると共に他の機能ブロック
２０に対してバスクロックＣＫを供給する回路である。
パワーオンリセット回路１２には、バスリセット線１−
３及びシリアルバスインタフェース回路１３に接続され
ており、機能ブロック１０に電源が供給された際に該機
能ブロック内部回路をリセットするための内部リセット
信号Ｓ１２を出力し、この内部リセット信号Ｓ１２をシ
リアルバスインタフェース回路１３に与えると共に、該
内部リセット信号Ｓ１２をバスリセット信号Ｒとしてバ
スリセット線１−３へ出力する回路である。シリアルバ
スインタフェース回路１３は、シリアルバス制御線・デ
ータ線１−１及びクロック線１−２に接続されており、
シリアルバス１とのインタフェースを行い、他の機能ブ
ロック２０との通信を行う回路であり、パワーオンリセ
ット回路１２から出力される内部リセット信号Ｓ１２に
よってリセットされるようになっている。
データ線１−１、バスクロックＣＫを伝送するクロック
線１−２、及びバスリセット信号Ｒを伝送するバスリセ
ット線１−３より構成されている。クロック線１−２に
供給されるバスクロックＣＫにより、このシリアルバス
１に接続される全ての機能ブロック１０，２０の同期が
とれ、これらの機能ブロック１０，２０間のシリアルバ
ス通信が可能になる。クロック供給機能ブロック１０
は、クロック供給回路１１、パワーオンリセット回路１
２、及びシリアルバスインタフェース回路１３を有して
いる。クロック供給回路１１は、クロック供給機能ブロ
ック１０の内部回路に接続されると共に、クロック線１
−２に接続されており、自機能ブロック１０に対して内
部クロック（ＣＫ）を供給すると共に他の機能ブロック
２０に対してバスクロックＣＫを供給する回路である。
パワーオンリセット回路１２には、バスリセット線１−
３及びシリアルバスインタフェース回路１３に接続され
ており、機能ブロック１０に電源が供給された際に該機
能ブロック内部回路をリセットするための内部リセット
信号Ｓ１２を出力し、この内部リセット信号Ｓ１２をシ
リアルバスインタフェース回路１３に与えると共に、該
内部リセット信号Ｓ１２をバスリセット信号Ｒとしてバ
スリセット線１−３へ出力する回路である。シリアルバ
スインタフェース回路１３は、シリアルバス制御線・デ
ータ線１−１及びクロック線１−２に接続されており、
シリアルバス１とのインタフェースを行い、他の機能ブ
ロック２０との通信を行う回路であり、パワーオンリセ
ット回路１２から出力される内部リセット信号Ｓ１２に
よってリセットされるようになっている。
【０００４】被クロック供給機能ブロック２０は、パワ
ーオンリセット回路２１、２入力オア回路２２、及びシ
リアルバスインタフェース回路２３を有している。パワ
ーオンリセット回路２１は、機能ブロック２０に電源が
供給された際に該機能ブロック内部回路をリセットする
ための内部リセット信号Ｓ２１を２入力オア回路２２の
一方の入力端子に出力する回路である。２入力オア回路
２２は、他方の入力端子がバスリセット線１−３に接続
され、出力端子がシリアルバスインタフェース回路２３
に接続されており、パワーオンリセット回路２１からの
内部リセット信号Ｓ２１とバスリセット線１−３からの
バスリセット信号Ｒとのオア論理をとり、リセット信号
Ｓ２２をシリアルバスインタフェース回路２３へ出力す
る回路である。シリアルバスインタフェース回路２３
は、シリアルバス制御線・データ線１−１及びクロック
線１−２に接続されており、シリアルバス１とのインタ
フェースを行い、他の機能ブロック１０との通信を行う
回路であり、オア回路２２からのリセット信号Ｓ２２に
よってリセットされるようになっている。
ーオンリセット回路２１、２入力オア回路２２、及びシ
リアルバスインタフェース回路２３を有している。パワ
ーオンリセット回路２１は、機能ブロック２０に電源が
供給された際に該機能ブロック内部回路をリセットする
ための内部リセット信号Ｓ２１を２入力オア回路２２の
一方の入力端子に出力する回路である。２入力オア回路
２２は、他方の入力端子がバスリセット線１−３に接続
され、出力端子がシリアルバスインタフェース回路２３
に接続されており、パワーオンリセット回路２１からの
内部リセット信号Ｓ２１とバスリセット線１−３からの
バスリセット信号Ｒとのオア論理をとり、リセット信号
Ｓ２２をシリアルバスインタフェース回路２３へ出力す
る回路である。シリアルバスインタフェース回路２３
は、シリアルバス制御線・データ線１−１及びクロック
線１−２に接続されており、シリアルバス１とのインタ
フェースを行い、他の機能ブロック１０との通信を行う
回路であり、オア回路２２からのリセット信号Ｓ２２に
よってリセットされるようになっている。
【０００５】図３は、図２のバス接続装置において、被
クロック供給機能ブロック２０が実装（即ち、接続）さ
れた状態でクロック供給機能ブロック１０を挿入（即
ち、接続）した際の動作を説明するためのタイムチャー
トである。この図３を参照しつつ、図２のバス接続装置
の動作を説明する。交換装置等のバス接続装置では、シ
ステム全体を停止させないで、故障した機能ブロックの
みを取り換えることが行われる。例えば、図２のバス接
続装置において、クロック供給機能ブロック１０を挿入
すると、該機能ブロック１０内のパワーオンリセット回
路１２から内部リセット信号Ｓ１２が出力され、電源電
圧が確定すると、クロック供給回路１１からクロック線
１−２へバスクロックＣＫが供給され始める。内部リセ
ット信号Ｓ１２は、クロックＣＫが供給されてからシリ
アルバスインタフェース回路１３のリセットが正常に行
える期間、オンされる。なお、内部リセット信号Ｓ１２
は、クロック供給後の一定時間後にオフにされる。被ク
ロック供給機能ブロック２０から見ると、バスクロック
ＣＫが供給されてから、一定時間後にバスリセット線１
−３上のバスリセット信号Ｒがオフになる。このため、
シリアルバスインタフェース回路２３は、バスクロック
ＣＫの供給中に、内部リセット信号Ｓ２１がオンになる
ことによって正常にリセットされ、バスリセット線１−
３上のバスリセット信号Ｒがオフになると、シリアルバ
ス１との通信を正常に行うことが可能となる。
クロック供給機能ブロック２０が実装（即ち、接続）さ
れた状態でクロック供給機能ブロック１０を挿入（即
ち、接続）した際の動作を説明するためのタイムチャー
トである。この図３を参照しつつ、図２のバス接続装置
の動作を説明する。交換装置等のバス接続装置では、シ
ステム全体を停止させないで、故障した機能ブロックの
みを取り換えることが行われる。例えば、図２のバス接
続装置において、クロック供給機能ブロック１０を挿入
すると、該機能ブロック１０内のパワーオンリセット回
路１２から内部リセット信号Ｓ１２が出力され、電源電
圧が確定すると、クロック供給回路１１からクロック線
１−２へバスクロックＣＫが供給され始める。内部リセ
ット信号Ｓ１２は、クロックＣＫが供給されてからシリ
アルバスインタフェース回路１３のリセットが正常に行
える期間、オンされる。なお、内部リセット信号Ｓ１２
は、クロック供給後の一定時間後にオフにされる。被ク
ロック供給機能ブロック２０から見ると、バスクロック
ＣＫが供給されてから、一定時間後にバスリセット線１
−３上のバスリセット信号Ｒがオフになる。このため、
シリアルバスインタフェース回路２３は、バスクロック
ＣＫの供給中に、内部リセット信号Ｓ２１がオンになる
ことによって正常にリセットされ、バスリセット線１−
３上のバスリセット信号Ｒがオフになると、シリアルバ
ス１との通信を正常に行うことが可能となる。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
クロック同期型シリアルバス１を有するバス接続装置で
は、そのシリアルバス１がシリアルバス制御線・データ
線１−１、及びクロック線１−２を合わせてせいぜい４
本程度のバスであるにもかかわらず、バスリセット線１
−３を１本追加することは、信号線の増加を招き、バス
接続装置のコンパクト化を損なうといった課題があっ
た。本発明は、前記従来技術が持っていた課題を解決
し、信号線数の少ないクロック同期型バスを有するコン
パクトなバス接続装置を提供することを目的とする。
クロック同期型シリアルバス１を有するバス接続装置で
は、そのシリアルバス１がシリアルバス制御線・データ
線１−１、及びクロック線１−２を合わせてせいぜい４
本程度のバスであるにもかかわらず、バスリセット線１
−３を１本追加することは、信号線の増加を招き、バス
接続装置のコンパクト化を損なうといった課題があっ
た。本発明は、前記従来技術が持っていた課題を解決
し、信号線数の少ないクロック同期型バスを有するコン
パクトなバス接続装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】前記課題を解決するた
め、本発明のうちの請求項１の発明では、バスクロック
を伝送するクロック線を有するクロック同期型バスに接
続され、該バスクロックに同期して該バスを介して相互
に信号の授受を行う複数個の機能ブロックを備えたバス
接続装置において、前記各機能ブロックは、前記バスク
ロックに同期して前記バスに対して信号の授受を行うイ
ンタフェース手段と、前記バスクロックの断状態を検出
すると前記インタフェース手段をリセットするクロック
断検出・リセット手段とを、有している。請求項２の発
明では、請求項１と同様の複数の機能ブロックを備えた
バス接続装置において、前記各機能ブロックは、該機能
ブロックに電源が供給された際に該機能ブロック内部回
路をリセットするための内部リセット信号を出力するパ
ワーオンリセット回路と、前記バスクロックが前記クロ
ック線から正常に供給されていないことを検出すると、
クロック断リセット信号を出力するクロック断検出回路
と、前記内部リセット信号及び前記クロック断リセット
信号のいずれか一方に応答してリセット信号を出力する
ゲート回路と、前記バスクロックに同期して前記バスに
対して信号の授受を行い、前記リセット信号によってリ
セットされるバスインタフェース回路とを、有してい
る。本発明によれば、以上のようにバス接続装置を構成
したので、クロック断検出回路及びゲート回路等で構成
されるクロック断検出・リセット手段は、バスクロック
の断状態を検出した際に自身の機能ブロック内のインタ
フェース回路等のインタフェース手段をリセットする。
これにより、バス接続装置全体の動作中において、故障
等によって一部の機能ブロックの挿入を任意の順序で行
える。
め、本発明のうちの請求項１の発明では、バスクロック
を伝送するクロック線を有するクロック同期型バスに接
続され、該バスクロックに同期して該バスを介して相互
に信号の授受を行う複数個の機能ブロックを備えたバス
接続装置において、前記各機能ブロックは、前記バスク
ロックに同期して前記バスに対して信号の授受を行うイ
ンタフェース手段と、前記バスクロックの断状態を検出
すると前記インタフェース手段をリセットするクロック
断検出・リセット手段とを、有している。請求項２の発
明では、請求項１と同様の複数の機能ブロックを備えた
バス接続装置において、前記各機能ブロックは、該機能
ブロックに電源が供給された際に該機能ブロック内部回
路をリセットするための内部リセット信号を出力するパ
ワーオンリセット回路と、前記バスクロックが前記クロ
ック線から正常に供給されていないことを検出すると、
クロック断リセット信号を出力するクロック断検出回路
と、前記内部リセット信号及び前記クロック断リセット
信号のいずれか一方に応答してリセット信号を出力する
ゲート回路と、前記バスクロックに同期して前記バスに
対して信号の授受を行い、前記リセット信号によってリ
セットされるバスインタフェース回路とを、有してい
る。本発明によれば、以上のようにバス接続装置を構成
したので、クロック断検出回路及びゲート回路等で構成
されるクロック断検出・リセット手段は、バスクロック
の断状態を検出した際に自身の機能ブロック内のインタ
フェース回路等のインタフェース手段をリセットする。
これにより、バス接続装置全体の動作中において、故障
等によって一部の機能ブロックの挿入を任意の順序で行
える。
【０００８】
【発明の実施の形態】図１は、本発明の実施形態を示す
バス接続装置の構成図である。このバス接続装置は、ク
ロック同期型シリアルバス３０を有し、このシリアルバ
ス３０に、ＣＰＵ、メモリ、ＬＡＮコントローラ等で構
成された１個のクロック供給機能ブロック４０と複数個
の被クロック供給機能ブロック５０とが接続され、該シ
リアルバス３０を介して相互に通信が行えるようになっ
ている。シリアルバス３０は、シリアルバス制御線・デ
ータ線３０−１、及びバスクロックＣＫを伝送するクロ
ック線３０−２より構成され、該クロック線３０−２上
のバスクロックＣＫによって該シリアルバス３０に接続
される全ての機能ブロック４０，５０の同期がとれ、こ
れらの機能ブロック４０，５０間のシリアルバス通信が
可能になっている。なお、図１では、１個の被クロック
供給機能ブロック５０のみが示されている。クロック供
給機能ブロック４０は、クロック供給回路４１、パワー
オンリセット回路４２、及びシリアルバスインタフェー
ス回路４３を有している。クロック供給回路４１は、機
能ブロック４０内の内部回路に接続されると共にクロッ
ク線３０−２に接続され、自機能ブロック４０内にクロ
ック（ＣＫ）を供給すると共にバスクロックＣＫをクロ
ック線３０−２へ出力する回路である。
バス接続装置の構成図である。このバス接続装置は、ク
ロック同期型シリアルバス３０を有し、このシリアルバ
ス３０に、ＣＰＵ、メモリ、ＬＡＮコントローラ等で構
成された１個のクロック供給機能ブロック４０と複数個
の被クロック供給機能ブロック５０とが接続され、該シ
リアルバス３０を介して相互に通信が行えるようになっ
ている。シリアルバス３０は、シリアルバス制御線・デ
ータ線３０−１、及びバスクロックＣＫを伝送するクロ
ック線３０−２より構成され、該クロック線３０−２上
のバスクロックＣＫによって該シリアルバス３０に接続
される全ての機能ブロック４０，５０の同期がとれ、こ
れらの機能ブロック４０，５０間のシリアルバス通信が
可能になっている。なお、図１では、１個の被クロック
供給機能ブロック５０のみが示されている。クロック供
給機能ブロック４０は、クロック供給回路４１、パワー
オンリセット回路４２、及びシリアルバスインタフェー
ス回路４３を有している。クロック供給回路４１は、機
能ブロック４０内の内部回路に接続されると共にクロッ
ク線３０−２に接続され、自機能ブロック４０内にクロ
ック（ＣＫ）を供給すると共にバスクロックＣＫをクロ
ック線３０−２へ出力する回路である。
【０００９】パワーオンリセット回路４２は、シリアル
バスインタフェース回路４３に接続されており、機能ブ
ロック４０に電源が供給された際に該機能ブロック内部
回路をリセットするための内部リセット信号Ｓ４２を該
シリアルバスインタフェース回路４３へ出力する回路で
ある。シリアルバスインタフェース回路４３は、シリア
ルバス制御線・データ線３０−１及びクロック線３０−
２に接続されており、シリアルバス３０とのインタフェ
ースを行い、他の機能ブロック５０との通信を行う回路
であり、内部リセット信号Ｓ４２によってリセットされ
るようになっている。被クロック供給機能ブロック５０
は、クロック断検出・リセット手段（例えば、クロック
断検出回路５１とゲート回路である２入力オア回路５
３）、パワーオンリセット回路５２、及びインタフェー
ス手段（例えば、シリアルバスインタフェース回路５
４）の他に、該機能ブロック５０を動作させるための内
部クロックφを発生させるためのクロック発生手段等を
有している。
バスインタフェース回路４３に接続されており、機能ブ
ロック４０に電源が供給された際に該機能ブロック内部
回路をリセットするための内部リセット信号Ｓ４２を該
シリアルバスインタフェース回路４３へ出力する回路で
ある。シリアルバスインタフェース回路４３は、シリア
ルバス制御線・データ線３０−１及びクロック線３０−
２に接続されており、シリアルバス３０とのインタフェ
ースを行い、他の機能ブロック５０との通信を行う回路
であり、内部リセット信号Ｓ４２によってリセットされ
るようになっている。被クロック供給機能ブロック５０
は、クロック断検出・リセット手段（例えば、クロック
断検出回路５１とゲート回路である２入力オア回路５
３）、パワーオンリセット回路５２、及びインタフェー
ス手段（例えば、シリアルバスインタフェース回路５
４）の他に、該機能ブロック５０を動作させるための内
部クロックφを発生させるためのクロック発生手段等を
有している。
【００１０】クロック断検出回路５１は、クロック線３
０−２に接続され、該クロック線３０−２上のバスクロ
ックＣＫが正常に出力されていないことを検出してクロ
ック断リセット信号Ｓ５１を２入力オア回路５３の一方
の入力端子へ出力する回路である。パワーオンリセット
回路５２は、２入力オア回路５３の他方の入力端子に接
続されており、機能ブロック５０に電源が供給された際
に該機能ブロック内部回路をリセットするための内部リ
セット信号Ｓ５２を該オア回路５３へ出力する回路であ
る。オア回路５３は、この出力端子がシリアルバスイン
タフェース回路５４に接続されており、クロック断検出
回路５１からのクロック断リセット信号Ｓ５１とパワー
オンリセット回路５２からの内部リセット信号Ｓ５２と
のオア論理をとり、リセット信号Ｓ５３をシリアルバス
インタフェース回路５４へ出力する回路である。シリア
ルバスインタフェース回路５４は、シリアルバス制御線
・データ線３０−１及びクロック線３０−２に接続され
ており、シリアルバス３０とのインタフェースを行い、
他の機能ブロック４０との通信を行う回路であり、リセ
ット信号Ｓ５３によってリセットされるようになってい
る。
０−２に接続され、該クロック線３０−２上のバスクロ
ックＣＫが正常に出力されていないことを検出してクロ
ック断リセット信号Ｓ５１を２入力オア回路５３の一方
の入力端子へ出力する回路である。パワーオンリセット
回路５２は、２入力オア回路５３の他方の入力端子に接
続されており、機能ブロック５０に電源が供給された際
に該機能ブロック内部回路をリセットするための内部リ
セット信号Ｓ５２を該オア回路５３へ出力する回路であ
る。オア回路５３は、この出力端子がシリアルバスイン
タフェース回路５４に接続されており、クロック断検出
回路５１からのクロック断リセット信号Ｓ５１とパワー
オンリセット回路５２からの内部リセット信号Ｓ５２と
のオア論理をとり、リセット信号Ｓ５３をシリアルバス
インタフェース回路５４へ出力する回路である。シリア
ルバスインタフェース回路５４は、シリアルバス制御線
・データ線３０−１及びクロック線３０−２に接続され
ており、シリアルバス３０とのインタフェースを行い、
他の機能ブロック４０との通信を行う回路であり、リセ
ット信号Ｓ５３によってリセットされるようになってい
る。
【００１１】図４は、図１中のクロック断検出回路５１
の構成例を示す回路図である。このクロック断検出回路
５１は、バスクロックＣＫを内部クロックφに比べて十
分遅くするための分周回路６１を有し、この出力側に、
複数個（Ｎ個）のフリップフロップ（以下、「ＦＦ」と
いう）６２−１〜６２−Ｎが縦続接続され、内部クロッ
クφによって分周回路６１の出力信号を順次シフトして
いくようになっている。ＦＦ６２−１〜６２−Ｎは、通
常の動作では発生しない時間だけの個数が配列されてい
る。各段のＦＦ６２−１〜６２−Ｎの出力端子には、Ｎ
入力アンド回路６３とＮ入力ノア回路６４とが接続され
ている。アンド回路６３は、全ＦＦ６２−１〜６２−Ｎ
の出力信号のアンド論理をとってオール１を検出する回
路である。ノア回路６４は、全ＦＦ６２−１〜６２−Ｎ
の出力信号のノア論理をとってオール０を検出する回路
である。アンド回路６３及びノア回路６４の出力端子に
は、２入力オア回路６４の入力端子が接続されている。
オア回路６５は、アンド回路６３及びノア回路６４の出
力信号のオア論理をとり、クロック断リセット信号Ｓ５
１を出力する回路である。
の構成例を示す回路図である。このクロック断検出回路
５１は、バスクロックＣＫを内部クロックφに比べて十
分遅くするための分周回路６１を有し、この出力側に、
複数個（Ｎ個）のフリップフロップ（以下、「ＦＦ」と
いう）６２−１〜６２−Ｎが縦続接続され、内部クロッ
クφによって分周回路６１の出力信号を順次シフトして
いくようになっている。ＦＦ６２−１〜６２−Ｎは、通
常の動作では発生しない時間だけの個数が配列されてい
る。各段のＦＦ６２−１〜６２−Ｎの出力端子には、Ｎ
入力アンド回路６３とＮ入力ノア回路６４とが接続され
ている。アンド回路６３は、全ＦＦ６２−１〜６２−Ｎ
の出力信号のアンド論理をとってオール１を検出する回
路である。ノア回路６４は、全ＦＦ６２−１〜６２−Ｎ
の出力信号のノア論理をとってオール０を検出する回路
である。アンド回路６３及びノア回路６４の出力端子に
は、２入力オア回路６４の入力端子が接続されている。
オア回路６５は、アンド回路６３及びノア回路６４の出
力信号のオア論理をとり、クロック断リセット信号Ｓ５
１を出力する回路である。
【００１２】このようなクロック断検出回路５１では、
クロック供給機能ブロック４０から供給されるバスクロ
ックＣＫが正常に供給されていないことを検出すると、
オア回路６５からクロック断リセット信号Ｓ５１を出力
する機能を有している。図５は、図１のバス接続装置に
おいて、被クロック供給機能ブロック５０が実装された
状態でクロック供給機能ブロック４０を挿入した際の動
作を説明するためのタイムチャートである。この図５を
参照しつつ、図１及び図４の装置の動作を説明する。図
１のバス接続装置において、被クロック供給機能ブロッ
ク５０が実装された状態で、クロック供給機能ブロック
４０を挿入した場合、該機能ブロック４０の電源電圧が
確定すると、クロック供給回路４０よりクロック（Ｃ
Ｋ）が供給され始め、これがバスクロックＣＫの形でク
ロック線３０−２へ出力される。被クロック供給機能ブ
ロック５０内のクロック断検出回路５１は、機能ブロッ
ク４０内のクロック供給回路４１が正常にバスクロック
ＣＫを供給するまでクロック断であることを検出し、ク
ロック断リセット信号Ｓ５１をオンにする。
クロック供給機能ブロック４０から供給されるバスクロ
ックＣＫが正常に供給されていないことを検出すると、
オア回路６５からクロック断リセット信号Ｓ５１を出力
する機能を有している。図５は、図１のバス接続装置に
おいて、被クロック供給機能ブロック５０が実装された
状態でクロック供給機能ブロック４０を挿入した際の動
作を説明するためのタイムチャートである。この図５を
参照しつつ、図１及び図４の装置の動作を説明する。図
１のバス接続装置において、被クロック供給機能ブロッ
ク５０が実装された状態で、クロック供給機能ブロック
４０を挿入した場合、該機能ブロック４０の電源電圧が
確定すると、クロック供給回路４０よりクロック（Ｃ
Ｋ）が供給され始め、これがバスクロックＣＫの形でク
ロック線３０−２へ出力される。被クロック供給機能ブ
ロック５０内のクロック断検出回路５１は、機能ブロッ
ク４０内のクロック供給回路４１が正常にバスクロック
ＣＫを供給するまでクロック断であることを検出し、ク
ロック断リセット信号Ｓ５１をオンにする。
【００１３】その後、機能ブロック５０にバスクロック
ＣＫが供給され、該バスクロックＣＫが正常に入力され
たと判断してから一定時間後に、クロック断検出回路５
１によってクロック断検出リセット信号Ｓ５１がオフ状
態になる。これにより、オア回路５３を通してシリアル
バスインタフェース回路５４は、バスクロックＣＫの供
給中に、パワーオンリセット回路５２から与えられる内
部リセット信号Ｓ５２がオンになることによって正常に
リセットされ、該内部リセット信号Ｓ５２がオフになる
と、シリアルバス３０との通信を正常に行うことが可能
となる。以上のように、本実施形態では、被クロック供
給機能ブロック５０の後にクロック供給機能ブロック４
０をバス接続装置に挿入しても、シリアルバスインタフ
ェース回路５４の動作を保証できるバス接続装置を、従
来のようなバスリセット線なしにコンパクトに実現する
ことが可能となる。なお、本発明は上記実施形態に限定
されず、種々の変形が可能である。この変形例として
は、例えば、次の（ａ）〜（ｃ）のようなものがある。
ＣＫが供給され、該バスクロックＣＫが正常に入力され
たと判断してから一定時間後に、クロック断検出回路５
１によってクロック断検出リセット信号Ｓ５１がオフ状
態になる。これにより、オア回路５３を通してシリアル
バスインタフェース回路５４は、バスクロックＣＫの供
給中に、パワーオンリセット回路５２から与えられる内
部リセット信号Ｓ５２がオンになることによって正常に
リセットされ、該内部リセット信号Ｓ５２がオフになる
と、シリアルバス３０との通信を正常に行うことが可能
となる。以上のように、本実施形態では、被クロック供
給機能ブロック５０の後にクロック供給機能ブロック４
０をバス接続装置に挿入しても、シリアルバスインタフ
ェース回路５４の動作を保証できるバス接続装置を、従
来のようなバスリセット線なしにコンパクトに実現する
ことが可能となる。なお、本発明は上記実施形態に限定
されず、種々の変形が可能である。この変形例として
は、例えば、次の（ａ）〜（ｃ）のようなものがある。
【００１４】（ａ） 図１のオア回路５３は他のゲート
回路で構成してもよい。また、図４のクロック断検出回
路５１は、バスクロックＣＫの断を検出した際にシリア
ルバスインタフェース回路５４をリセットする機能を有
すればよいので、図示以外の構成のクロック断検出・リ
セット手段で構成することも可能である。 （ｂ） 図１では、機能ブロック４０，５０の挿入順序
を任意にすることができ、バス接続装置のコンパクト性
を効果としたが、バス接続装置全体をリセットしたい場
合には、機能ブロック４０をリセットしてクロック供給
回路４１からのバスクロックＣＫを積極的に停止させる
ことにより、他の機能ブロック５０を含めた装置全体の
リセットを、従来のようなバスリセット線がなくても実
現可能となる。 （ｃ） 図１では、信号線削減の効果がシリアルバス３
０で顕著にあらわれるため、該シリアルバス３０を備え
たバス接続装置について説明したが、このシリアルバス
３０をシステムバスに置き換えることも可能である。但
し、この場合はシステムバス制御線・データ線が数十本
から数百本以上となるので、１本のバスリセット線の削
減効果は薄いが、応用が可能である。
回路で構成してもよい。また、図４のクロック断検出回
路５１は、バスクロックＣＫの断を検出した際にシリア
ルバスインタフェース回路５４をリセットする機能を有
すればよいので、図示以外の構成のクロック断検出・リ
セット手段で構成することも可能である。 （ｂ） 図１では、機能ブロック４０，５０の挿入順序
を任意にすることができ、バス接続装置のコンパクト性
を効果としたが、バス接続装置全体をリセットしたい場
合には、機能ブロック４０をリセットしてクロック供給
回路４１からのバスクロックＣＫを積極的に停止させる
ことにより、他の機能ブロック５０を含めた装置全体の
リセットを、従来のようなバスリセット線がなくても実
現可能となる。 （ｃ） 図１では、信号線削減の効果がシリアルバス３
０で顕著にあらわれるため、該シリアルバス３０を備え
たバス接続装置について説明したが、このシリアルバス
３０をシステムバスに置き換えることも可能である。但
し、この場合はシステムバス制御線・データ線が数十本
から数百本以上となるので、１本のバスリセット線の削
減効果は薄いが、応用が可能である。
【００１５】
【発明の効果】以上詳細に説明したように、本発明によ
れば、クロック同期型バスにより複数の機能ブロックが
接続されたバス接続装置において、各機能ブロック内に
クロック断検出・リセット手段を設け、この手段によっ
てクロック断を検出した際に自身の機能ブック内のイン
タフェース手段をリセットするようにしたので、例え
ば、被クロック供給機能ブロックの後にクロック供給機
能ブロックを挿入しても、インタフェース手段の動作を
保証できる。しかも、これらを従来のようなバスリセッ
ト線なしに実現することが可能となるので、信号線数の
削減と、装置のコンパクト化が可能となる。
れば、クロック同期型バスにより複数の機能ブロックが
接続されたバス接続装置において、各機能ブロック内に
クロック断検出・リセット手段を設け、この手段によっ
てクロック断を検出した際に自身の機能ブック内のイン
タフェース手段をリセットするようにしたので、例え
ば、被クロック供給機能ブロックの後にクロック供給機
能ブロックを挿入しても、インタフェース手段の動作を
保証できる。しかも、これらを従来のようなバスリセッ
ト線なしに実現することが可能となるので、信号線数の
削減と、装置のコンパクト化が可能となる。
【図１】本発明の実施形態を示すバス接続装置の構成図
である。
である。
【図２】従来のバス接続装置の構成図である。
【図３】図２のタイムチャートである。
【図４】図１中のクロック断検出回路５１の回路図であ
る。
る。
【図５】図１のタイムチャートである。
３０ シリアルバス ３０−１ シリアルバス制御線・データ
線 ３０−２ クロック線 ４０ クロック供給機能ブロック ４１ クロック供給回路 ４２，５２ パワーオンリセット回路 ４３，５４ シリアルバスインタフェース
回路 ５０ 被クロック供給機能ブロック ５１ クロック断検出回路 ５３ オア回路
線 ３０−２ クロック線 ４０ クロック供給機能ブロック ４１ クロック供給回路 ４２，５２ パワーオンリセット回路 ４３，５４ シリアルバスインタフェース
回路 ５０ 被クロック供給機能ブロック ５１ クロック断検出回路 ５３ オア回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩村 敬二 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (72)発明者 青木 道宏 東京都新宿区西新宿三丁目19番２号 日本 電信電話株式会社内 (72)発明者 岡田 勝行 東京都新宿区西新宿三丁目19番２号 日本 電信電話株式会社内 (72)発明者 片岡 伸介 東京都新宿区西新宿三丁目19番２号 日本 電信電話株式会社内
Claims (2)
- 【請求項１】 バスクロックを伝送するクロック線を有
するクロック同期型バスに接続され、該バスクロックに
同期して該バスを介して相互に信号の授受を行う複数個
の機能ブロックを備えたバス接続装置において、 前記各機能ブロックは、前記バスクロックに同期して前
記バスに対して信号の授受を行うインタフェース手段
と、前記バスクロックの断状態を検出すると前記インタ
フェース手段をリセットするクロック断検出・リセット
手段とを、有することを特徴とするバス接続装置。 - 【請求項２】 バスクロックを伝送するクロック線を有
するクロック同期型バスに接続され、該バスクロックに
同期して該バスを介して相互に信号の授受を行う複数個
の機能ブロックを備えたバス接続装置において、 前記各機能ブロックは、 該機能ブロックに電源が供給された際に該機能ブロック
内部回路をリセットするための内部リセット信号を出力
するパワーオンリセット回路と、 前記バスクロックが前記クロック線から正常に供給され
ていないことを検出すると、クロック断リセット信号を
出力するクロック断検出回路と、 前記内部リセット信号及び前記クロック断リセット信号
のいずれか一方に応答してリセット信号を出力するゲー
ト回路と、 前記バスクロックに同期して前記バスに対して信号の授
受を行い、前記リセット信号によってリセットされるバ
スインタフェース回路とを、 有することを特徴とするバス接続装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11251397A JP3325795B2 (ja) | 1997-04-30 | 1997-04-30 | バス接続装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11251397A JP3325795B2 (ja) | 1997-04-30 | 1997-04-30 | バス接続装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10303942A true JPH10303942A (ja) | 1998-11-13 |
| JP3325795B2 JP3325795B2 (ja) | 2002-09-17 |
Family
ID=14588541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11251397A Expired - Fee Related JP3325795B2 (ja) | 1997-04-30 | 1997-04-30 | バス接続装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3325795B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009522629A (ja) * | 2005-12-28 | 2009-06-11 | シーメンス アクチエンゲゼルシヤフト | 装置または機械モジュール配列を制御するための方法ならびに方法を実施するためのエンジニアリングシステムおよびランタイムシステム |
| WO2020049871A1 (ja) * | 2018-09-05 | 2020-03-12 | 株式会社デンソー | 車両用通信装置 |
-
1997
- 1997-04-30 JP JP11251397A patent/JP3325795B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009522629A (ja) * | 2005-12-28 | 2009-06-11 | シーメンス アクチエンゲゼルシヤフト | 装置または機械モジュール配列を制御するための方法ならびに方法を実施するためのエンジニアリングシステムおよびランタイムシステム |
| US8433429B2 (en) | 2005-12-28 | 2013-04-30 | Siements Aktiengesellschaft | Method for controlling a device and machine module arrangement as well as an engineering system and runtime system for implementing the method |
| WO2020049871A1 (ja) * | 2018-09-05 | 2020-03-12 | 株式会社デンソー | 車両用通信装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3325795B2 (ja) | 2002-09-17 |
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