JPH1168946A - 導通試験方法 - Google Patents
導通試験方法Info
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- JPH1168946A JPH1168946A JP22520197A JP22520197A JPH1168946A JP H1168946 A JPH1168946 A JP H1168946A JP 22520197 A JP22520197 A JP 22520197A JP 22520197 A JP22520197 A JP 22520197A JP H1168946 A JPH1168946 A JP H1168946A
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- Japan
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- control signal
- time slot
- test data
- signal time
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Abstract
(57)【要約】
【課題】 全タイムスロットの通話用としての有効活用
が図られつつ、通話路装置上での導通の正常/異常性を
確認すること。 【解決手段】 通話路装置3への入側ハイウェイ5上
の、情報信号用タイムスロットと対とされた制御信号用
タイムスロット上の空きビットを利用の上、該空きビッ
トに対し、試験データ発生回路1からの、例えば2種類
の試験データをフレーム周期毎に交互に挿入せしめる一
方、装置3からの出ハイウェイ6上の制御信号用タイム
スロットからは試験データが試験データチェック回路4
で抽出された上、チェックされるようにしたものであ
る。
が図られつつ、通話路装置上での導通の正常/異常性を
確認すること。 【解決手段】 通話路装置3への入側ハイウェイ5上
の、情報信号用タイムスロットと対とされた制御信号用
タイムスロット上の空きビットを利用の上、該空きビッ
トに対し、試験データ発生回路1からの、例えば2種類
の試験データをフレーム周期毎に交互に挿入せしめる一
方、装置3からの出ハイウェイ6上の制御信号用タイム
スロットからは試験データが試験データチェック回路4
で抽出された上、チェックされるようにしたものであ
る。
Description
【0001】
【発明の属する技術分野】本発明は、ディジタル交換機
における通話路装置を試験対象とする導通試験方法に係
わり、特に特定タイムスロットが導通試験データ専用と
して使用されること不要として、通話路装置上での導通
の正常/異常性が確認可とされた導通試験方法に関する
ものである。
における通話路装置を試験対象とする導通試験方法に係
わり、特に特定タイムスロットが導通試験データ専用と
して使用されること不要として、通話路装置上での導通
の正常/異常性が確認可とされた導通試験方法に関する
ものである。
【0002】
【従来の技術】ディジタル交換機における通話路装置を
試験対象とする、これまでの導通試験方法としては、例
えば「ディジタル交換の基礎用語」(平成6年11月1
日、社団法人 電気通信協会発行、第72頁)に、「パ
イロット試験構成図」として記載されたものが知られて
いる。これによる場合、特定ハイウェイ上の特定タイム
スロットには、常時試験データが流されることによっ
て、時間スイッチおよびハイウェイスイッチ(空間スイ
ッチ)から構成される時分割通話路(通話路装置)上で
の導通が確認されたものとなっている。
試験対象とする、これまでの導通試験方法としては、例
えば「ディジタル交換の基礎用語」(平成6年11月1
日、社団法人 電気通信協会発行、第72頁)に、「パ
イロット試験構成図」として記載されたものが知られて
いる。これによる場合、特定ハイウェイ上の特定タイム
スロットには、常時試験データが流されることによっ
て、時間スイッチおよびハイウェイスイッチ(空間スイ
ッチ)から構成される時分割通話路(通話路装置)上で
の導通が確認されたものとなっている。
【0003】即ち、その導通試験方法を簡単に説明すれ
ば、図12に示すように、試験対象としての通話路装置
(本例では、2重化構成)は、例えば2段の時間スイッ
チ11および1段のハイウェイスイッチ14よりなるも
のとして、各接続装置13内の試験データ発生/挿入回
路12からは、試験データとしての“AA(16進表
示)”、“55(16進表示)”がフレーム周期毎に交
互に発生された上、通話路装置への特定入ハイウェイ上
の特定タイムスロットに挿入されたものとなっている。
その通話路装置上ではまた、想定され得るパスが順次設
定される度に、そのパスを介された試験データは、特定
出ハイウェイ上の特定タイムスロットに挿入された状態
として、受信側における各接続装置13内の試験データ
チェック回路15で抽出されたものとなっている。よっ
て、試験データチェック回路15各々では、“AA”、
“55”が試験データとしてフレーム周期毎に交互に抽
出され得るか否かを以て、通話路装置上での導通の正常
/異常性が確認可とされているものである。
ば、図12に示すように、試験対象としての通話路装置
(本例では、2重化構成)は、例えば2段の時間スイッ
チ11および1段のハイウェイスイッチ14よりなるも
のとして、各接続装置13内の試験データ発生/挿入回
路12からは、試験データとしての“AA(16進表
示)”、“55(16進表示)”がフレーム周期毎に交
互に発生された上、通話路装置への特定入ハイウェイ上
の特定タイムスロットに挿入されたものとなっている。
その通話路装置上ではまた、想定され得るパスが順次設
定される度に、そのパスを介された試験データは、特定
出ハイウェイ上の特定タイムスロットに挿入された状態
として、受信側における各接続装置13内の試験データ
チェック回路15で抽出されたものとなっている。よっ
て、試験データチェック回路15各々では、“AA”、
“55”が試験データとしてフレーム周期毎に交互に抽
出され得るか否かを以て、通話路装置上での導通の正常
/異常性が確認可とされているものである。
【0004】
【発明が解決しようとする課題】しかしながら、上記導
通試験方法では、特定ハイウェイ上の特定タイムスロッ
トは試験データ専用として常時使用されていることか
ら、そのタイムスロットが通話用タイムスロットとして
使用される余地は全くなく、これがために、全タイムス
ロットが通話用として有効に活用されることはなかった
のが実状である。本発明の目的は、通話路装置に対する
導通試験に際し、全タイムスロットの通話用としての有
効活用が図られつつ、通話路装置上での導通の正常/異
常性が確認可とされた導通試験方法を供するにある。
通試験方法では、特定ハイウェイ上の特定タイムスロッ
トは試験データ専用として常時使用されていることか
ら、そのタイムスロットが通話用タイムスロットとして
使用される余地は全くなく、これがために、全タイムス
ロットが通話用として有効に活用されることはなかった
のが実状である。本発明の目的は、通話路装置に対する
導通試験に際し、全タイムスロットの通話用としての有
効活用が図られつつ、通話路装置上での導通の正常/異
常性が確認可とされた導通試験方法を供するにある。
【0005】
【課題を解決するための手段】上記目的は、通話路装置
への入ハイウェイ上に、1以上の情報信号用タイムスロ
ットと1つの制御信号用タイムスロットとを1組とし
て、複数組が設定されている状態で、入ハイウェイ上の
全ての制御信号用タイムスロット各々に対し、該制御信
号用タイムスロット上の空きビットを利用の上、該空き
ビットに試験データを挿入する一方、初期状態において
は、通話路装置からの出ハイウェイ上の予め定められた
制御信号用タイムスロットからは試験データが抽出され
た上、チェックされ、通話接続時にあっては、1組とし
ての情報信号用タイムスロットと制御信号用タイムスロ
ットとの組合せを以て通話路装置上でパス接続された
上、該制御信号用タイムスロットとしての、通話路装置
からの出ハイウェイ上の予め定められた制御信号用タイ
ムスロットからは試験データが抽出された上、チェック
されることで達成される。
への入ハイウェイ上に、1以上の情報信号用タイムスロ
ットと1つの制御信号用タイムスロットとを1組とし
て、複数組が設定されている状態で、入ハイウェイ上の
全ての制御信号用タイムスロット各々に対し、該制御信
号用タイムスロット上の空きビットを利用の上、該空き
ビットに試験データを挿入する一方、初期状態において
は、通話路装置からの出ハイウェイ上の予め定められた
制御信号用タイムスロットからは試験データが抽出され
た上、チェックされ、通話接続時にあっては、1組とし
ての情報信号用タイムスロットと制御信号用タイムスロ
ットとの組合せを以て通話路装置上でパス接続された
上、該制御信号用タイムスロットとしての、通話路装置
からの出ハイウェイ上の予め定められた制御信号用タイ
ムスロットからは試験データが抽出された上、チェック
されることで達成される。
【0006】
【発明の実施の形態】以下、本発明の一実施形態を図1
から図11により説明する。先ず本発明の概要について
説明すれば、図1は本発明に係る前段、後段それぞれの
接続装置7と、試験対象としての通話路装置3との関係
を示したものである。図示のように、通話路装置3は前
段、後段それぞれの接続装置7間に介在されており、ま
た、前段接続装置7には試験データ発生回路1および試
験データ挿入回路2が、また、後段接続装置7には試験
データチェック回路4が、それぞれ含まれるべく構成さ
れたものとなっている。
から図11により説明する。先ず本発明の概要について
説明すれば、図1は本発明に係る前段、後段それぞれの
接続装置7と、試験対象としての通話路装置3との関係
を示したものである。図示のように、通話路装置3は前
段、後段それぞれの接続装置7間に介在されており、ま
た、前段接続装置7には試験データ発生回路1および試
験データ挿入回路2が、また、後段接続装置7には試験
データチェック回路4が、それぞれ含まれるべく構成さ
れたものとなっている。
【0007】以上の構成により、前段接続装置7では、
試験データ発生回路1からは、例えば2種類の試験デー
タ“AA”,“55”がフレーム周期毎に交互に発生さ
れた上、入ハイウェイ(そのデータフォーマットについ
ては後述)5からの制御信号用タイムスロット上の空き
ビットに対しては、それら試験データ“AA”,“5
5”がフレーム周期毎に交互に試験データ挿入回路2に
より挿入された上、通話路装置3上に送信されたものと
なっている。尤も、空きビットにそれら8ビット試験デ
ータ“AA”,“55”各々が挿入されるに際して、空
きビット数が7〜1の何れかとされている場合には、そ
の空きビット数分に応じた試験データが挿入されるよう
にすればよいものである。このようにして、試験データ
が挿入された制御信号用タイムスロットは通話路装置
3、出ハイウェイ6を介し後段接続装置7に送信されて
いるわけであるが、試験データチェック回路4では、事
前設定試験データ(実際に空きビットに挿入される試験
データと同一)と、通話路装置3、出ハイウェイ6を介
し受信された制御信号用タイムスロット上の試験データ
とがフレーム周期毎に比較照合されているものである。
結局、試験データチェック回路4では、2種類の試験デ
ータがフレーム周期毎に交互に受信され得るか否かを以
て、通話路装置3上での導通の正常/異常性が確認され
ているものである。
試験データ発生回路1からは、例えば2種類の試験デー
タ“AA”,“55”がフレーム周期毎に交互に発生さ
れた上、入ハイウェイ(そのデータフォーマットについ
ては後述)5からの制御信号用タイムスロット上の空き
ビットに対しては、それら試験データ“AA”,“5
5”がフレーム周期毎に交互に試験データ挿入回路2に
より挿入された上、通話路装置3上に送信されたものと
なっている。尤も、空きビットにそれら8ビット試験デ
ータ“AA”,“55”各々が挿入されるに際して、空
きビット数が7〜1の何れかとされている場合には、そ
の空きビット数分に応じた試験データが挿入されるよう
にすればよいものである。このようにして、試験データ
が挿入された制御信号用タイムスロットは通話路装置
3、出ハイウェイ6を介し後段接続装置7に送信されて
いるわけであるが、試験データチェック回路4では、事
前設定試験データ(実際に空きビットに挿入される試験
データと同一)と、通話路装置3、出ハイウェイ6を介
し受信された制御信号用タイムスロット上の試験データ
とがフレーム周期毎に比較照合されているものである。
結局、試験データチェック回路4では、2種類の試験デ
ータがフレーム周期毎に交互に受信され得るか否かを以
て、通話路装置3上での導通の正常/異常性が確認され
ているものである。
【0008】ここで、入ハイウェイ5上でのデータフォ
ーマット例について説明すれば、図2に示すように、本
例では、1タイムスロット当り8ビットとして、情報信
号用の1タイムスロットと、これに隣接している、対と
しての制御信号用の1タイムスロットとを1組として、
複数組からハイウェイデータが構成されている場合が想
定されたものとなっている。また、本例では、制御信号
用タイムスロット各々には制御信号が2ビットのみ挿入
され、したがって、残り6ビットは未使用ビット(空き
ビット)として存在したものとなっている。本発明で
は、制御信号用タイムスロット各々に、少なくとも1ビ
ットの未使用ビットが存在する限りにおいては、その未
使用ビットに試験データを挿入することによって、通話
路装置3上での導通の正常/異常性を確認しようという
ものである。
ーマット例について説明すれば、図2に示すように、本
例では、1タイムスロット当り8ビットとして、情報信
号用の1タイムスロットと、これに隣接している、対と
しての制御信号用の1タイムスロットとを1組として、
複数組からハイウェイデータが構成されている場合が想
定されたものとなっている。また、本例では、制御信号
用タイムスロット各々には制御信号が2ビットのみ挿入
され、したがって、残り6ビットは未使用ビット(空き
ビット)として存在したものとなっている。本発明で
は、制御信号用タイムスロット各々に、少なくとも1ビ
ットの未使用ビットが存在する限りにおいては、その未
使用ビットに試験データを挿入することによって、通話
路装置3上での導通の正常/異常性を確認しようという
ものである。
【0009】さて、ここで、制御信号用タイムスロット
各々に6ビット分の未使用ビットが存在するものとし
て、これら未使用ビットに試験データ“AA”,“5
5”がフレーム周期毎に交互に挿入される場合に具体例
を採り、より具体的にその挿入態様を説明すれば以下の
ようである。即ち、先ず試験データ発生回路1では、2
種類の試験データ“AA”,“55”がフレーム周期毎
に交互に発生されているが、本例では、図3,図4に示
すように、フレーム周期毎にその状態が反転されている
パターン選択信号と、ビット周期の2倍をその周期とす
るクロック信号とが試験データ発生回路1で排他的論理
和されることによって、2種類の試験データ“AA”,
“55”がフレーム周期毎に交互に、しかも、図5
(A)に示すように、入ハイウェイ5上のタイムスロッ
トに同期した状態として発生され得るものとなってい
る。よって、図5(B)に示すように、試験データ発生
回路1からの試験データ“AA”,“55”と入ハイウ
ェイからのハイウェイデータとを試験データ挿入回路2
に入力せしめた状態で、図5(A)に示す如くに状態が
変化している選択信号を外部から作用せしめれば、その
ハイウェイデータ中の非未使用ビット存在区間では、入
ハイウェイからのハイウェイデータがそのままの状態と
して、また、その未使用ビット存在区間では、図6に示
すように、試験データ“AA”,“55”各々のうち、
下位側6ビット分のみが試験データ“2A”,“15”
としてそれぞれ選択出力され得るものである。結局、試
験データ発生回路1で発生されている試験データ“A
A”,“55”各々は、その上位側2ビットが削除され
た状態の試験データ“2A”,“15”として6ビット
分の未使用ビットに挿入されているものである。未使用
ビットが6ビットである場合での挿入態様は以上のよう
であるが、他の具体例として、例えば制御信号用タイム
スロット上に未使用ビットが1ビット分しか存在してい
ない場合には、図7に示すように、試験データ“A
A”,“55”各々のうち、下位側1ビット“0”,
“1”のみが試験データとしてそれぞれ試験データ挿入
回路2から選択出力された上、ハイウェイデータ中に挿
入されればよいものである。
各々に6ビット分の未使用ビットが存在するものとし
て、これら未使用ビットに試験データ“AA”,“5
5”がフレーム周期毎に交互に挿入される場合に具体例
を採り、より具体的にその挿入態様を説明すれば以下の
ようである。即ち、先ず試験データ発生回路1では、2
種類の試験データ“AA”,“55”がフレーム周期毎
に交互に発生されているが、本例では、図3,図4に示
すように、フレーム周期毎にその状態が反転されている
パターン選択信号と、ビット周期の2倍をその周期とす
るクロック信号とが試験データ発生回路1で排他的論理
和されることによって、2種類の試験データ“AA”,
“55”がフレーム周期毎に交互に、しかも、図5
(A)に示すように、入ハイウェイ5上のタイムスロッ
トに同期した状態として発生され得るものとなってい
る。よって、図5(B)に示すように、試験データ発生
回路1からの試験データ“AA”,“55”と入ハイウ
ェイからのハイウェイデータとを試験データ挿入回路2
に入力せしめた状態で、図5(A)に示す如くに状態が
変化している選択信号を外部から作用せしめれば、その
ハイウェイデータ中の非未使用ビット存在区間では、入
ハイウェイからのハイウェイデータがそのままの状態と
して、また、その未使用ビット存在区間では、図6に示
すように、試験データ“AA”,“55”各々のうち、
下位側6ビット分のみが試験データ“2A”,“15”
としてそれぞれ選択出力され得るものである。結局、試
験データ発生回路1で発生されている試験データ“A
A”,“55”各々は、その上位側2ビットが削除され
た状態の試験データ“2A”,“15”として6ビット
分の未使用ビットに挿入されているものである。未使用
ビットが6ビットである場合での挿入態様は以上のよう
であるが、他の具体例として、例えば制御信号用タイム
スロット上に未使用ビットが1ビット分しか存在してい
ない場合には、図7に示すように、試験データ“A
A”,“55”各々のうち、下位側1ビット“0”,
“1”のみが試験データとしてそれぞれ試験データ挿入
回路2から選択出力された上、ハイウェイデータ中に挿
入されればよいものである。
【0010】ところで、以上の説明では、通話路装置3
は時間スイッチ1段として構成されている場合が想定さ
れているが、本発明は、ハイウェイスイッチを含む、如
何なる段数構成の通話路装置にも一般的に適用可となっ
ている。例えば図8に示すように、時間スイッチとして
の通話路装置8〜10が複数段接続されている場合に、
通話路装置8の前段に位置している接続装置7内に試験
データ挿入回路が、また、最終段通話路装置10の後段
に位置している接続装置7内に試験データチェック回路
がそれぞれ設けられる場合は、その段数構成に拘らず、
1段構成の場合と同様に導通試験を行い得るものであ
る。また、通話路装置1段毎に試験データ挿入回路と試
験データチェック回路を設けるか、または試験データチ
ェック回路のみを設けるようにすれば、障害発生に係る
通話路装置の特定化、即ち、通話路装置毎の障害切分け
が可能となるものである。更に、全ての制御信号用タイ
ムスロット各々に試験データをフレーム周期毎に交互に
挿入する一方、試験データチェック回路では、その挿入
試験データが同一並び順序でフレーム周期毎に受信され
るか否かがチェックされる場合には、図9に示すよう
に、通話路装置のルートが如何ように変化しようとも、
通話路装置上でのパスの張り方に影響されることなく、
フレーム周期毎に試験データの並び順序がチェックされ
ることにより導通試験を行い得るものである。
は時間スイッチ1段として構成されている場合が想定さ
れているが、本発明は、ハイウェイスイッチを含む、如
何なる段数構成の通話路装置にも一般的に適用可となっ
ている。例えば図8に示すように、時間スイッチとして
の通話路装置8〜10が複数段接続されている場合に、
通話路装置8の前段に位置している接続装置7内に試験
データ挿入回路が、また、最終段通話路装置10の後段
に位置している接続装置7内に試験データチェック回路
がそれぞれ設けられる場合は、その段数構成に拘らず、
1段構成の場合と同様に導通試験を行い得るものであ
る。また、通話路装置1段毎に試験データ挿入回路と試
験データチェック回路を設けるか、または試験データチ
ェック回路のみを設けるようにすれば、障害発生に係る
通話路装置の特定化、即ち、通話路装置毎の障害切分け
が可能となるものである。更に、全ての制御信号用タイ
ムスロット各々に試験データをフレーム周期毎に交互に
挿入する一方、試験データチェック回路では、その挿入
試験データが同一並び順序でフレーム周期毎に受信され
るか否かがチェックされる場合には、図9に示すよう
に、通話路装置のルートが如何ように変化しようとも、
通話路装置上でのパスの張り方に影響されることなく、
フレーム周期毎に試験データの並び順序がチェックされ
ることにより導通試験を行い得るものである。
【0011】最後に、入ハイウェイ上でのデータフォー
マット等について若干補足説明すれば、既述の図2に示
したハイウェイデータフォーマット例では、情報信号と
制御信号は1対1とされた上、奇数タイムスロット、偶
数タイムスロットにはそれぞれ情報信号、制御信号が設
定されていることから、試験データは必ず偶数タイムス
ロット上に挿入されたものとなっている。したがって、
試験データチェック回路では、偶数タイムスロット上か
ら試験データを抽出した上、チェックすることにより導
通確認が可能となっている。しかしながら、情報信号と
制御信号は必ずしも1対1とはされなく、例えば図10
に示すように、2対1、即ち、情報信号、制御信号がそ
れぞれ2タイムスロット、1タイムスロットとして組合
せ設定される場合も考えられるものとなっている。この
ような場合には、3の倍数のタイムスロット上から試験
データを抽出した上、チェックすればよいものである。
全制御信号用タイムスロットに試験データが挿入された
場合でも、ハイウェイ上の1制御信号用タイムスロット
のみについて行えば導通の良否を確認し得ることから、
試験データのチェックに際しては、例えば図11に示す
ように、各フレーム上の最老番の制御信号用タイムスロ
ットのみチェックするように予め定めておく場合は、全
ての制御信号用タイムスロットについてのデータチェッ
クは不要とされ、その分、試験データチェック回路での
ハードウェア量が低減化され得るものである。
マット等について若干補足説明すれば、既述の図2に示
したハイウェイデータフォーマット例では、情報信号と
制御信号は1対1とされた上、奇数タイムスロット、偶
数タイムスロットにはそれぞれ情報信号、制御信号が設
定されていることから、試験データは必ず偶数タイムス
ロット上に挿入されたものとなっている。したがって、
試験データチェック回路では、偶数タイムスロット上か
ら試験データを抽出した上、チェックすることにより導
通確認が可能となっている。しかしながら、情報信号と
制御信号は必ずしも1対1とはされなく、例えば図10
に示すように、2対1、即ち、情報信号、制御信号がそ
れぞれ2タイムスロット、1タイムスロットとして組合
せ設定される場合も考えられるものとなっている。この
ような場合には、3の倍数のタイムスロット上から試験
データを抽出した上、チェックすればよいものである。
全制御信号用タイムスロットに試験データが挿入された
場合でも、ハイウェイ上の1制御信号用タイムスロット
のみについて行えば導通の良否を確認し得ることから、
試験データのチェックに際しては、例えば図11に示す
ように、各フレーム上の最老番の制御信号用タイムスロ
ットのみチェックするように予め定めておく場合は、全
ての制御信号用タイムスロットについてのデータチェッ
クは不要とされ、その分、試験データチェック回路での
ハードウェア量が低減化され得るものである。
【0012】引続き、入ハイウェイデータと通話との関
係に言及すれば、一般に、通話は常時全ての回線で行わ
れているわけではなく、したがって、通話路装置上での
パスが全て使用されることは稀となっている。一方、こ
れとは逆に、通話が何等行われていない状態、例えば初
期状態においては、通話路装置上でのパスが何等使用さ
れていないことから、このままでは導通試験を行えない
ことになり、不具合を生じることになる。このような場
合には、予め任意に定められている制御信号用タイムス
ロット、例えば最老番の制御信号用タイムスロット上に
試験データを挿入の上、通話路装置上の前段接続装置、
後段接続装置間にパスを張っておくようにすれば、無通
話時での導通試験も可能とされたものとなっている。も
しも、その制御信号用タイムスロットが通話に使用され
るような場合は、新たに別の制御信号用タイムスロット
上に挿入された試験データと接続されることにより、導
通チェックを行い得るものである。その通話終了に伴い
パスが解放されるに際しては、再び初期設定パス状態に
戻すようにすれば、継続して導通の良否確認を行い得る
ものである。
係に言及すれば、一般に、通話は常時全ての回線で行わ
れているわけではなく、したがって、通話路装置上での
パスが全て使用されることは稀となっている。一方、こ
れとは逆に、通話が何等行われていない状態、例えば初
期状態においては、通話路装置上でのパスが何等使用さ
れていないことから、このままでは導通試験を行えない
ことになり、不具合を生じることになる。このような場
合には、予め任意に定められている制御信号用タイムス
ロット、例えば最老番の制御信号用タイムスロット上に
試験データを挿入の上、通話路装置上の前段接続装置、
後段接続装置間にパスを張っておくようにすれば、無通
話時での導通試験も可能とされたものとなっている。も
しも、その制御信号用タイムスロットが通話に使用され
るような場合は、新たに別の制御信号用タイムスロット
上に挿入された試験データと接続されることにより、導
通チェックを行い得るものである。その通話終了に伴い
パスが解放されるに際しては、再び初期設定パス状態に
戻すようにすれば、継続して導通の良否確認を行い得る
ものである。
【0013】更に、以上の説明では、試験データは“A
A”、“55”として説明されているが、この試験デー
タに限定されることなく、相異なる試験データであれば
導通試験は可能となっている。試験データ発生回路に相
異なる複数の試験データを事前設定の上、順次、かつサ
イクリックに何れか1つを制御信号用タイムスロットへ
の挿入試験データとして読み出す一方、これと同様にし
て、試験データチェック回路でも、試験データ発生回路
からの試験データと比較照合されるべき試験データが発
生されるようにしてもよいものである。
A”、“55”として説明されているが、この試験デー
タに限定されることなく、相異なる試験データであれば
導通試験は可能となっている。試験データ発生回路に相
異なる複数の試験データを事前設定の上、順次、かつサ
イクリックに何れか1つを制御信号用タイムスロットへ
の挿入試験データとして読み出す一方、これと同様にし
て、試験データチェック回路でも、試験データ発生回路
からの試験データと比較照合されるべき試験データが発
生されるようにしてもよいものである。
【0014】
【発明の効果】以上、説明したように、請求項1〜3に
よれば、通話路装置に対する導通試験に際し、全タイム
スロットの通話用としての有効活用が図られつつも、通
話路装置上での導通の正常/異常性が確認可とされたも
のとなっている。
よれば、通話路装置に対する導通試験に際し、全タイム
スロットの通話用としての有効活用が図られつつも、通
話路装置上での導通の正常/異常性が確認可とされたも
のとなっている。
【図1】図1は、本発明に係る前段、後段それぞれの接
続装置と、試験対象としての通話路装置との関係を示す
図
続装置と、試験対象としての通話路装置との関係を示す
図
【図2】図2は、入ハイウェイ上でのデータフォーマッ
ト例を示す図
ト例を示す図
【図3】図3は、試験データ発生回路の一例での具体的
構成を示す図
構成を示す図
【図4】図4は、その試験データ発生回路での試験デー
タ発生動作を説明するための図
タ発生動作を説明するための図
【図5】図5(A)は入ハイウェイ上のタイムスロッ
ト、試験データ、選択信号3者の位相関係を、図5
(B)は試験データ挿入回路の一例での具体的構成をそ
れぞれ示す図
ト、試験データ、選択信号3者の位相関係を、図5
(B)は試験データ挿入回路の一例での具体的構成をそ
れぞれ示す図
【図6】図6は、6ビット分の未使用ビットに試験デー
タ“AA”,“55”が挿入される場合でのその挿入態
様を示す図
タ“AA”,“55”が挿入される場合でのその挿入態
様を示す図
【図7】図7は、制御信号用タイムスロット上に未使用
ビットが1ビット分しか存在していない場合での、試験
データ“AA”,“55”各々のハイウェイデータへの
挿入態様を説明するための図
ビットが1ビット分しか存在していない場合での、試験
データ“AA”,“55”各々のハイウェイデータへの
挿入態様を説明するための図
【図8】図8は、複数段構成の通話路装置への本発明の
適用を説明するための図
適用を説明するための図
【図9】図9は、通話路装置のルート如何に拘らず、本
発明が適用可なことを説明するための図
発明が適用可なことを説明するための図
【図10】図10は、図2とは異なる、入ハイウェイ上
でのデータフォーマット例を示す図
でのデータフォーマット例を示す図
【図11】図11は、各フレーム上の全制御信号用タイ
ムスロットに試験データが挿入される場合での試験デー
タチェック方法を説明するための図
ムスロットに試験データが挿入される場合での試験デー
タチェック方法を説明するための図
【図12】図12は、ディジタル交換機における通話路
装置を試験対象とする、従来技術に係る導通試験方法を
説明するための図
装置を試験対象とする、従来技術に係る導通試験方法を
説明するための図
1…試験データ発生回路、2…試験データ挿入回路、3
…通話路装置、4…試験データチェック回路、5…入ハ
イウェイ、6…出ハイウェイ、7…接続装置
…通話路装置、4…試験データチェック回路、5…入ハ
イウェイ、6…出ハイウェイ、7…接続装置
Claims (3)
- 【請求項1】 ディジタル交換機における通話路装置に
対する導通試験方法であって、通話路装置への入ハイウ
ェイ上に、1以上の情報信号用タイムスロットと1つの
制御信号用タイムスロットとを1組として、複数組が設
定されている状態で、入ハイウェイ上の全ての制御信号
用タイムスロット各々に対し、該制御信号用タイムスロ
ット上の空きビットを利用の上、該空きビットに試験デ
ータを挿入する一方、初期状態においては、通話路装置
からの出ハイウェイ上の予め定められた制御信号用タイ
ムスロットからは試験データが抽出された上、チェック
され、通話接続時にあっては、1組としての情報信号用
タイムスロットと制御信号用タイムスロットとの組合せ
を以て通話路装置上でパス接続された上、該制御信号用
タイムスロットとしての、通話路装置からの出ハイウェ
イ上の予め定められた制御信号用タイムスロットからは
試験データが抽出された上、チェックされるようにした
導通試験方法。 - 【請求項2】 ディジタル交換機における通話路装置に
対する導通試験方法であって、複数段構成の通話路装置
への入ハイウェイ上に、1以上の情報信号用タイムスロ
ットと1つの制御信号用タイムスロットとを1組とし
て、複数組が設定されている状態で、入ハイウェイ上の
全ての制御信号用タイムスロット各々に対し、該制御信
号用タイムスロット上の空きビットを利用の上、該空き
ビットに試験データを挿入する一方、初期状態において
は、上記通話路装置からの出ハイウェイ上の予め定めら
れた制御信号用タイムスロットからは試験データが抽出
された上、チェックされ、通話接続時にあっては、1組
としての情報信号用タイムスロットと制御信号用タイム
スロットとの組合せを以て上記通話路装置上でパス接続
された上、該制御信号用タイムスロットとしての、該通
話路装置からの出ハイウェイ上の予め定められた制御信
号用タイムスロットからは試験データが抽出された上、
チェックされるようにした導通試験方法。 - 【請求項3】 ディジタル交換機における通話路装置に
対する導通試験方法であって、通話路装置への入ハイウ
ェイ上に、1以上の情報信号用タイムスロットと1つの
制御信号用タイムスロットとを1組として、複数組が設
定されている状態で、入ハイウェイ上の全ての制御信号
用タイムスロット各々に対し、該制御信号用タイムスロ
ット上の空きビットを利用の上、該空きビットに対し、
複数事前設定されている試験データのうちから、所定に
選択された試験データを挿入する一方、初期状態におい
ては、通話路装置からの出ハイウェイ上の予め定められ
た制御信号用タイムスロットからは試験データが、通話
接続時にあっては、1組としての情報信号用タイムスロ
ットと制御信号用タイムスロットとの組合せを以て通話
路装置上でパス接続された上、該制御信号用タイムスロ
ットとしての、通話路装置からの出ハイウェイ上の予め
定められた制御信号用タイムスロットからは試験データ
がそれぞれ抽出された上、複数事前設定されている試験
データのうちから、所定に選択された試験データとの比
較照合によりチェックされるようにした導通試験方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22520197A JPH1168946A (ja) | 1997-08-21 | 1997-08-21 | 導通試験方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22520197A JPH1168946A (ja) | 1997-08-21 | 1997-08-21 | 導通試験方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1168946A true JPH1168946A (ja) | 1999-03-09 |
Family
ID=16825570
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22520197A Pending JPH1168946A (ja) | 1997-08-21 | 1997-08-21 | 導通試験方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1168946A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2022100543A (ja) * | 2020-12-24 | 2022-07-06 | Necプラットフォームズ株式会社 | 導通試験装置、導通試験方法、及びプログラム |
-
1997
- 1997-08-21 JP JP22520197A patent/JPH1168946A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2022100543A (ja) * | 2020-12-24 | 2022-07-06 | Necプラットフォームズ株式会社 | 導通試験装置、導通試験方法、及びプログラム |
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