JPH1027127A - データ圧縮記憶演算装置 - Google Patents

Abstract

(57)【要約】 【課題】 データを圧縮して記憶装置に格納し、演算時
に伸張して使用することにより、記憶装置に占めるデー
タの容量を削減する。また、記憶装置と演算器の間のデ
ータの転送量を減らしてコンピュータの処理速度を向上
させる。 【解決手段】 演算器１と演算結果を記憶装置に書き込
むためのバス制御回路４の間に、データの圧縮回路５及
び伸張回路６を設け、演算結果の圧縮と記憶装置からの
入力データの伸張を行なう。圧縮されたデータは、アド
レス生成器２で求められた論理アドレス７をページング
制御回路３で変換した物理アドレス８に格納されるとと
もに、ページング変換の過程において、圧縮方法の情報
をページテーブルに格納する。記憶装置から圧縮された
データを参照する際は、前記ページテーブル内の情報を
元に伸張処理が行なわれ、演算器１で演算される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータが処
理するデータを記憶するための主記憶装置への格納方式
に関し、圧縮伸張技術を用いて主記憶装置のデータを処
理する方式に関する。

【０００２】

【従来の技術】従来の、この種のデータ圧縮記憶演算装
置は、コンピュータ装置において記憶装置の容量を節約
することを目的として用いられている。たとえば、特開
平５−２６５９９７号公報には、ニューラルネットワー
クの演算において使用される学習データを圧縮して記憶
する技術が記載されている。また、データを圧縮する技
術としては、特開平５−１５３４００号公報にＤＣＴ演
算によって画像データを圧縮する技術が、特開平５−９
１４６０号公報にはＬＯＴ演算とＤＣＴ演算によって画
像データを圧縮する技術が、専用のハードウェアを用い
ない圧縮・伸張を行う技術が特開平４−３５５５６７号
公報に記載されている。

【０００３】さらに、データを圧縮して補助記憶装置の
容量を節約することを目的とした技術として、特開平５
−２００８４号公報に必要な情報のみを主記憶上で利用
する技術が、特開平４−７６７８１号公報に圧縮する画
像データとＭＰＵが使用するデータの経路を分離する技
術が記載されている。

【０００４】

【発明が解決しようとする課題】第１の問題点は、圧縮
されたデータを処理するためには伸張後の大きさの分だ
け、主記憶装置の容量が必要になることである。

【０００５】その理由は、データが圧縮されて格納され
る記憶装置は補助記憶装置であり、ＣＰＵで演算処理を
行うためにはデータを伸張して主記憶に転送する必要が
あるからである。

【０００６】第２の問題点は、圧縮されたデータを処理
するプログラムが、データの圧縮・伸張を考慮して作ら
れないと記憶装置の節約にならないことにある。

【０００７】その理由は、圧縮・伸張処理を行う制御装
置がＣＰＵのアドレス変換機構と独立した装置で構成さ
れているため、データを処理するプログラムは通常に演
算処理を行うのみではデータは圧縮されず、プログラム
が圧縮を指示することによって初めてデータ圧縮されて
記憶装置に格納されるからである。

【０００８】第３の問題点は、圧縮・伸張を行う装置の
用途が限られていることである。

【０００９】その理由は、従来の主記憶上で圧縮された
データを直接制御することができる装置は、画像処理、
人工知能データベース等の特定用途専用の装置だからで
ある。

【００１０】［発明の目的］本発明の目的は、コンピュ
ータが演算処理を行うために必要な主記憶装置を有効に
使用すること、及び、コンピュータの演算処理部と主記
憶装置の間のデータの転送量を減らして、コンピュータ
の処理速度を向上することにある。

【００１１】また、データの圧縮効率を上げるために、
複数の圧縮を行う手段を有し、処理するデータに最も適
した手段でデータの圧縮を行う手段を有することによ
り、上記の目的を達している。

【００１２】

【課題を解決するための手段】本発明のデータ圧縮記憶
演算装置は、演算器（図１の１）で演算された出力デー
タを圧縮回路（図１の５）によって圧縮して記憶装置に
格納する手段と、記憶装置に格納されたデータを伸張回
路（図１の６）によって伸張して演算器で処理する手段
を有する。

【００１３】圧縮回路（図１の５）でデータを圧縮する
方法は複数存在し、処理するデータに最適な方法で圧縮
を行う手段と、どのような方法で圧縮されたかを示す情
報ページテーブル内のアドレス情報（図２の１０）に圧
縮情報として格納することが可能なページング制御回路
（図１の３）を有する。

【００１４】また、記憶装置に格納されたデータをアド
レス情報に格納された圧縮情報に従って、伸張する手段
も有する。

【００１５】［作用］本発明によれば、記憶装置には、
圧縮回路によって圧縮されたデータのみが格納されてい
る。このため、記憶装置に占めるデータの容量は非圧縮
の場合と比べて、少なくて済む。

【００１６】また、データがどのような手段で圧縮され
たかは、アドレス情報のページテーブル内に情報として
記憶されているので、演算器が圧縮されたデータを参照
する際には、アドレス変換を行なうのみで伸張する方法
が分かり、伸張回路によって伸張されて演算器で演算さ
れる。

【００１７】演算に使用されるデータはＣＰＵと記憶装
置の間では、圧縮された形態で転送されるので転送に必
要な時間が短縮される。このため、演算に要する時間も
短縮されるのでコンピュータが高速化される。

【００１８】また、従来のマイクロプロセッサは、演算
処理を行なった結果のデータを加工せずに主記憶装置に
格納し、格納されたデータは加工されずに演算処理に使
われるため、演算処理を行なった結果に冗長なものが含
まれている場合、有限の資源である主記憶装置を無駄に
消費してしまうという問題を有している。

【００１９】本発明のマイクロプロセッサは、演算処理
を行なった結果のデータを圧縮処理を施して主記憶装置
に格納し、格納されたデータは伸張処理を施して演算処
理を行なう機能を有する。

【００２０】このため、前記圧縮、伸張処理を行なうた
めに主記憶装置に格納されたデータは冗長性が排除さ
れ、主記憶を無駄に消費されることが無くなる。

【００２１】

【発明の実施の形態】次に、本発明の実施例について図
面を参照して、構成と動作について詳細に説明する。

【００２２】［実施例１］図１は、本発明の一実施形態
を示すブロック図である。図１において、演算器１で処
理されたデータは、圧縮回路５によって圧縮され、バス
制御回路４によって記憶装置９に格納される。格納する
記憶装置９の物理アドレス８は、アドレス生成器２によ
って生成された論理アドレス７をページング制御回路３
で、ページ変換することによって生成される。

【００２３】記憶装置９に格納されたデータを演算処理
する際は、前記同様の手段で生成された記憶装置９の物
理アドレス８が示す場所より、データがバス制御回路４
に読み込まれる。読み込まれたデータは伸張回路６によ
って伸張処理が施され、演算器１で演算処理される。

【００２４】次にページング制御回路３の動作について
図２を用いて、説明する。

【００２５】アドレス生成器２によって生成された論理
アドレス７は、ページインデックス部とページオフセッ
ト部に分割される。ページインデックス部を用いて論理
アドレス７に対応する、記憶装置９に格納されているペ
ージテーブルの物理アドレスを取得する。ページング制
御回路３はページテーブルからアドレス情報１０を読み
込み、前記情報に含まれている物理アドレス情報と前記
ページオフセット部を用いて、データを参照する記憶装
置９の中の物理アドレス８を生成する。

【００２６】アドレス情報１０の構成の詳細を図３に示
す。アドレス情報１０は、記憶装置９内の物理アドレス
のブロックアドレスを示す物理ブロックアドレス１１、
物理ブロックアドレス１１に格納されているデータの圧
縮形態を示す圧縮情報１２及び、圧縮データの情報を示
す圧縮データ情報１３によって構成される。

【００２７】圧縮情報１２と圧縮データ情報１３の働き
について、最も単純な圧縮方法を用いてデータ圧縮を行
なった時の例を図４に示して、説明する。

【００２８】圧縮情報１２は、データの圧縮方法によっ
てＣ１，Ｃ２，Ｃ３，Ｃ４の４種類の値が存在する。圧
縮情報１２がＣ１となるのは、圧縮するデータが１種類
の文字のみで構成されている場合である。この場合、記
憶装置９には１文字のみ格納され、圧縮データ情報１３
には圧縮前のデータの文字数が格納される。

【００２９】圧縮情報１２が、Ｃ２となるのは、圧縮す
るデータが２種類の文字の繰り返しによって構成されて
いる場合である。この場合、記憶装置９には２文字のみ
格納され、圧縮データ情報１３には圧縮前のデータの文
字数を半分にした値が格納される。圧縮情報１２がＣ３
となるのは、圧縮するデータに１種類の冗長な文字が１
文字に付き１文字付加されている場合である。この場
合、記憶装置９には冗長な文字が削除されたデータが格
納され、圧縮データ情報１３には削除した冗長な文字が
格納される。

【００３０】圧縮情報１２が、Ｃ４となるのは圧縮する
データがＣ１，Ｃ２，Ｃ３の何れにも属さない構成の場
合である。この場合、記憶装置９には圧縮するデータが
そのままの形態で格納され、圧縮データ情報１３には何
も格納されない。

【００３１】以上のように、演算器で演算された結果は
その内容に応じて圧縮され、バス制御回路を経由して記
憶装置に供給される。圧縮に関する情報はページング制
御の一部の機能として実現されるために、前記情報を記
憶するための容量も最低限の容量ですむ。また、圧縮・
伸張処理はページング変換の中で行われるので、圧縮・
伸張処理に要する時間のオーバーヘッドは少ない。

【００３２】なお、本発明で用いられる圧縮回路、伸張
回路、ページング制御回路としては、いずれも、一般に
良く知られた従来の回路を用いることができる。 ［実施例２］次に、実施例２として、本発明を用いたマ
イクロプロセッサと主記憶装置の構成を図５に示す。

【００３３】図５において、１−ａは本発明が用いられ
たマイクロプロセッサ、１−ｂは主記憶装置に格納され
たデータを演算処理する装置、１−ｃは主記憶装置に格
納するアドレスを生成する装置、１−ｄは演算処理した
結果を圧縮する機能を有する装置、１−ｅは圧縮された
データを伸張する機能を有する装置である。

【００３４】データは圧縮されて演算結果と異なる大き
さで主記憶装置に格納されるために、マイクロプロセッ
サ１−ａで動作するプログラムの指示とは異なったアド
レスに格納される。前記プログラムの指示するアドレス
を実際に格納する主記憶装置のアドレスに変換する機能
を有する装置が１−ｆである。

【００３５】１−ｊはマイクロプロセッサ１−ａとバス
１−ｋによって接続された主記憶装置である。

【００３６】１−ｂで演算処理された結果のデータは１
−ｄによって圧縮され、主記憶装置１−ｊに格納され
る。格納アドレスは１−ｃで生成され１−ｆによって変
換された結果が用いられる。

【００３７】前記圧縮処理によって主記憶装置に格納さ
れたデータは１−ｅによって伸張され、演算処理装置１
−ｂで演算される。

【００３８】マイクロプロセッサ１−ａが演算処理した
結果を圧縮せずに主記憶装置に格納、主記憶装置のデー
タを伸張せずに使用する場合は、セレクタ１−ｇ，１−
ｈ，１−ｉによってデータとアドレスの経路を切り替え
る。

【００３９】図６はマイクロプロセッサが使用する主記
憶装置のアドレス範囲の差分を示す。

【００４０】同一の処理を行なったときに、従来のマイ
クロプロセッサが必要な主記憶装置のアドレス範囲が２
−ａ、本発明を用いたマイクロプロセッサが必要な前記
範囲が２−ｂである。

【００４１】本発明を用いたマイクロプロセッサは、演
算処理を行なったデータを圧縮して主記憶装置に格納す
るために、同一の処理を行なった場合、従来のマイクロ
プロセッサよりも少ない容量の主記憶装置で処理するこ
とが可能である。

【００４２】

【発明の効果】第１の効果は、コンピュータがプログラ
ムを実行するために必要な記憶装置の容量を削減できる
ことにある。

【００４３】その理由は、コンピュータが実行するため
に必要なデータが圧縮されて記憶装置に格納されている
からである。このため、少ない容量の記憶装置において
もその容量以上のプログラムを実行することができるよ
うになる。

【００４４】第２の効果は、プログラムが圧縮・伸張を
意識せずに記憶装置への圧縮が行なわれることにある。

【００４５】その理由は、本発明の圧縮・伸張技術はコ
ンピュータのアドレス変換機構にアーキテクチャの一部
として組み込まれているので、コンピュータのハードウ
ェアがアドレス変換時に自動的にデータの圧縮・伸張を
行なうからである。

【００４６】第３の効果は、演算速度が向上することに
ある。

【００４７】その理由は、ＣＰＵと記憶装置の間のデー
タが圧縮された状態で行なわれるために、転送量が少な
いからである。

【図面の簡単な説明】

【図１】本発明の一実施形態を示すブロック図である。

【図２】図１に示すページング制御回路の一例を示すブ
ロック図である。

【図３】図２に示すアドレス情報の一具体例を示す、ア
ドレス構成図である。

【図４】図３に示す圧縮情報とデータとの関係を示すデ
ータ関連図である。

【図５】本発明の他の一実施形態を示すブロック図であ
る。

【図６】マイクロプロセッサが使用する主記憶装置の使
用領域のデータ圧縮時と、非圧縮時の比較を示す図であ
る。

【符号の説明】

１ 演算器 ２ アドレス生成器 ３ ページング制御回路 ４ バス制御回路 ５ 圧縮回路 ６ 伸張回路 ７ 論理アドレス記憶手段 ８ 物理アドレス記憶手段 ９ 記憶装置 １０ アドレス情報 １１ 物理ブロックアドレス １２ 圧縮情報 １３ カウント数

Claims (4)

【特許請求の範囲】
1. 【請求項１】 演算器と、演算結果を記憶装置に書き込
   むためのバス制御回路との間に、データの圧縮回路及び
   伸張回路を設け、演算結果の圧縮と前記記憶装置からの
   入力データの伸張を行なうことを特徴とするデータ圧縮
   記憶演算装置。
2. 【請求項２】 演算に使用するプログラムとデータを記
   憶するための記憶装置と、 該記憶装置と演算器の間の入出力制御を行うバス制御回
   路と、 前記演算器の出力データを圧縮して前記バス制御回路に
   渡すための圧縮回路と、 前記バス制御回路からのデータを伸張して前記演算器に
   渡すための伸張回路と、 前記記憶装置へのアドレスを格納するための記憶手段
   と、 プログラムが使用する仮想アドレスを生成するための手
   段と、 前記仮想アドレスを記憶する手段と、 前記仮想アドレスを前記記憶装置へのアドレスに変換す
   るためのページング制御回路と、 前記ページング制御回路によって生成され、前記圧縮方
   法を格納するページテーブルと、を有し、 前記演算部によって演算された結果は、圧縮されて前記
   記憶装置に格納されるとともに、その圧縮方法が、前記
   ページテーブルに格納され、 前記記憶装置内のデータを演算する際は、前記ページテ
   ーブルに格納された前記圧縮方法を参照して、伸張して
   演算すること、を特徴とした請求項１記載のデータ圧縮
   記憶演算装置。
3. 【請求項３】 上記演算処理装置は、演算器と、演算結
   果を記憶装置に書き込むためのバス制御回路との間に、
   データの圧縮回路及び伸張回路を内蔵したマイクロプロ
   セッサであり、演算結果の圧縮と前記記憶装置からの入
   力データの伸張を自動的に行なうことを特徴とする請求
   項１記載のデータ圧縮記憶演算装置。
4. 【請求項４】 前記圧縮データの格納と非圧縮データの
   格納を切り替えるセレクタを有することを特徴とする請
   求項３記載のデータ圧縮記憶演算装置。