JPH10270643A - オン・ダイ型のデカップリング・キャパシタンスを有する半導体ダイ - Google Patents
オン・ダイ型のデカップリング・キャパシタンスを有する半導体ダイInfo
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Abstract
(57)【要約】
【課題】 複数のトランジスタの同時的なスイッチング
に伴うノイズを低下させること。 【解決手段】 集積回路回路（１０）において、オン・
ダイ型の電源デカップリング・コンデンサ（Ｃ２、Ｃ
４）を、同時にスイッチングを行う複数のトランジスタ
の近傍に、第１及び第２の電源導体の間に電気的に結合
するように設け、それらのトランジスタに追加的な電荷
を提供することによって、ノイズを低下させる。
に伴うノイズを低下させること。 【解決手段】 集積回路回路（１０）において、オン・
ダイ型の電源デカップリング・コンデンサ（Ｃ２、Ｃ
４）を、同時にスイッチングを行う複数のトランジスタ
の近傍に、第１及び第２の電源導体の間に電気的に結合
するように設け、それらのトランジスタに追加的な電荷
を提供することによって、ノイズを低下させる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、更に詳しくは、電源デカップリング・コンデンサ
を有する半導体ダイに関する。
関し、更に詳しくは、電源デカップリング・コンデンサ
を有する半導体ダイに関する。
【０００２】
【従来の技術】半導体ダイは、シリコン基板と、その基
板上に作成されたトランジスタ、抵抗、ダイオードなど
の半導体デバイスのパターンとを含む。これらのデバイ
スは、その上に加えられたルーティング層に沿って延長
する導電性材料の１又は複数のセグメントによって、電
気的に相互接続されている。１つのルーティング層上の
導電性セグメントと別の層上の導電性セグメントとは、
導電性のバイアを介して電気的に結合される。
板上に作成されたトランジスタ、抵抗、ダイオードなど
の半導体デバイスのパターンとを含む。これらのデバイ
スは、その上に加えられたルーティング層に沿って延長
する導電性材料の１又は複数のセグメントによって、電
気的に相互接続されている。１つのルーティング層上の
導電性セグメントと別の層上の導電性セグメントとは、
導電性のバイアを介して電気的に結合される。
【０００３】電源導体が、ダイの上の個別のデバイスに
電力を供給する。これらの電源導体には、ダイの周辺部
に沿ったルーティング層の中の１つの上において典型的
にルーティングされている１又は複数の主電源バスが、
電力を供給する。そして、電源バスには外部の電源が結
合され、ダイに電力を提供する。
電力を供給する。これらの電源導体には、ダイの周辺部
に沿ったルーティング層の中の１つの上において典型的
にルーティングされている１又は複数の主電源バスが、
電力を供給する。そして、電源バスには外部の電源が結
合され、ダイに電力を提供する。
【０００４】ダイ上のそれぞれのトランジスタは、その
出力において相互接続キャパシタンスを有する。ダイ上
のトランジスタは、その出力状態を変化させるときに
は、外部電源からの電流をシンクして相互接続キャパシ
タンスを充電するか、外部電源に電流を与えて相互接続
キャパシタンスを放電させるかのどちらかである。つま
りが、トランジスタの出力における相互接続キャパシタ
ンスは、電源におけるキャパシタンスと電荷を共有す
る。
出力において相互接続キャパシタンスを有する。ダイ上
のトランジスタは、その出力状態を変化させるときに
は、外部電源からの電流をシンクして相互接続キャパシ
タンスを充電するか、外部電源に電流を与えて相互接続
キャパシタンスを放電させるかのどちらかである。つま
りが、トランジスタの出力における相互接続キャパシタ
ンスは、電源におけるキャパシタンスと電荷を共有す
る。
【０００５】
【発明が解決しようとする課題】電源とトランジスタと
の間の距離が大きいために、電源とトランジスタ出力と
の間での電荷の共有は、比較的に非効率的であり、出力
における時間に関する電流の変化率にノイズを生じさせ
る。このノイズは、従来技術によるデバイスでは、外部
コンデンサをダイへの電源入力に亘って物理的に結合さ
せることによってある程度まで抑制されている。しか
し、このようなノイズ抑制方法は、コンデンサが電荷を
共有する個別のトランジスタから大きく離れているため
に、依然として非効率的である。
の間の距離が大きいために、電源とトランジスタ出力と
の間での電荷の共有は、比較的に非効率的であり、出力
における時間に関する電流の変化率にノイズを生じさせ
る。このノイズは、従来技術によるデバイスでは、外部
コンデンサをダイへの電源入力に亘って物理的に結合さ
せることによってある程度まで抑制されている。しか
し、このようなノイズ抑制方法は、コンデンサが電荷を
共有する個別のトランジスタから大きく離れているため
に、依然として非効率的である。
【０００６】
【課題を解決するための手段】本発明による集積回路ダ
イは、複数の半導体セルと、第１及び第２の電源導体
（power supply conductors）とを含む。電源導体は、
異なる相対的極性を有し、複数の半導体セルに電気的に
結合されている。電源デカップリング・コンデンサがダ
イの内部に形成され、第１及び第２の電源導体の間に電
気的に結合されて、ローカルなトランジスタが必要に応
じて用いることができる電荷を保持する。
イは、複数の半導体セルと、第１及び第２の電源導体
（power supply conductors）とを含む。電源導体は、
異なる相対的極性を有し、複数の半導体セルに電気的に
結合されている。電源デカップリング・コンデンサがダ
イの内部に形成され、第１及び第２の電源導体の間に電
気的に結合されて、ローカルなトランジスタが必要に応
じて用いることができる電荷を保持する。
【０００７】本発明のある実施例では、このデカップリ
ング・コンデンサは、ダミーの導電性セグメントを電源
導体に選択的に接合させることによって形成される。ほ
とんどの製造過程において、一定の金属メッキを維持す
るために、最小の金属密度が要求される。ダミーの導電
性セグメントが、ダイの１又は複数のルーティング層に
加えられ、金属密度が粗である領域において均一な金属
メッキを与える。これにより、ダイ製造の間のクオリテ
ィ・コントロールが向上する。ダミーの導電性セグメン
トが電源導体の一方に電気的に結合されるときには、ダ
ミーの導電性セグメントと他方の電源導体との間に、ダ
ミーの導電性セグメントが他方の電源導体と重なる領域
において、コンデンサが形成される。別の実施例では、
導電性セグメントが設計過程において追加され、そのよ
うなコンデンサ構造を形成する。電源デカップリング・
コンデンサは、ダイのＩ／Ｏ領域内に、又は、ダイのコ
ア領域内に形成することができる。
ング・コンデンサは、ダミーの導電性セグメントを電源
導体に選択的に接合させることによって形成される。ほ
とんどの製造過程において、一定の金属メッキを維持す
るために、最小の金属密度が要求される。ダミーの導電
性セグメントが、ダイの１又は複数のルーティング層に
加えられ、金属密度が粗である領域において均一な金属
メッキを与える。これにより、ダイ製造の間のクオリテ
ィ・コントロールが向上する。ダミーの導電性セグメン
トが電源導体の一方に電気的に結合されるときには、ダ
ミーの導電性セグメントと他方の電源導体との間に、ダ
ミーの導電性セグメントが他方の電源導体と重なる領域
において、コンデンサが形成される。別の実施例では、
導電性セグメントが設計過程において追加され、そのよ
うなコンデンサ構造を形成する。電源デカップリング・
コンデンサは、ダイのＩ／Ｏ領域内に、又は、ダイのコ
ア領域内に形成することができる。
【０００８】
【発明の実施の形態】図１は、本発明による電源デカッ
プリング・コンデンサを有する半導体集積回路１０の回
路図である。半導体集積回路１０は、Ｉ／Ｏ領域１２と
コア領域１４とを有する。Ｉ／Ｏ領域１２とコア領域と
は、それぞれが、複数の半導体デバイス又はセルを有し
ている。例えば、Ｉ／Ｏ領域１２はインバータ２０と有
し、コア領域１４はインバータ２２を有する。インバー
タ２２は、インバータ２０への出力２３上にデジタル信
号を提供するプレドライバ（predriver）である。イン
バータ２０は、デジタル信号を受け取り、その信号を、
出力Ｄｏｕｔを介してオフチップに駆動する。インバー
タ２０は、Ｉ／Ｏ領域１２内部に、Ｉ／Ｏセルの一部を
形成する。電源バスＶＤＤ及びＶＳＳは、外部電源２４
に結合され、電荷をＩ／Ｏ領域１２の内部の半導体デバ
イスに供給する。同様に、電源バスＶＤＤ２及びＶＳＳ
２は、外部電源２６に結合され、電荷をコア領域１４の
内部の半導体デバイスに供給する。インダクタＬ及びＬ
２は、それぞれが、電源バスＶＤＤ及びＶＤＤ２におけ
るインダクタンスを表す。
プリング・コンデンサを有する半導体集積回路１０の回
路図である。半導体集積回路１０は、Ｉ／Ｏ領域１２と
コア領域１４とを有する。Ｉ／Ｏ領域１２とコア領域と
は、それぞれが、複数の半導体デバイス又はセルを有し
ている。例えば、Ｉ／Ｏ領域１２はインバータ２０と有
し、コア領域１４はインバータ２２を有する。インバー
タ２２は、インバータ２０への出力２３上にデジタル信
号を提供するプレドライバ（predriver）である。イン
バータ２０は、デジタル信号を受け取り、その信号を、
出力Ｄｏｕｔを介してオフチップに駆動する。インバー
タ２０は、Ｉ／Ｏ領域１２内部に、Ｉ／Ｏセルの一部を
形成する。電源バスＶＤＤ及びＶＳＳは、外部電源２４
に結合され、電荷をＩ／Ｏ領域１２の内部の半導体デバ
イスに供給する。同様に、電源バスＶＤＤ２及びＶＳＳ
２は、外部電源２６に結合され、電荷をコア領域１４の
内部の半導体デバイスに供給する。インダクタＬ及びＬ
２は、それぞれが、電源バスＶＤＤ及びＶＤＤ２におけ
るインダクタンスを表す。
【０００９】コンデンサＣ１は、インバータ２０の出力
における相互接続キャパシタンスを表す。インバータ２
０の出力が状態を変更すると、インバータ２０は、電流
をコンデンサＣ１に与えるか、又は、電流をコンデンサ
Ｃ１からシンクする。スイッチングの間に必要な電荷
は、電源バスＶＤＤ及びＶＳＳ上に、電源２４によって
提供される。従って、電源２４は、電荷をコンデンサＣ
１と共有する。電源２４によって提供されるキャパシタ
ンスは比較的に非効率的であるが、その理由は、電源２
４が半導体集積回路の外部にあるために、インバータ２
０からの距離が大きいからである。これは、インバータ
２０の出力において、時間に関する電流の変化率にノイ
ズを生じさせる傾向を有する。
における相互接続キャパシタンスを表す。インバータ２
０の出力が状態を変更すると、インバータ２０は、電流
をコンデンサＣ１に与えるか、又は、電流をコンデンサ
Ｃ１からシンクする。スイッチングの間に必要な電荷
は、電源バスＶＤＤ及びＶＳＳ上に、電源２４によって
提供される。従って、電源２４は、電荷をコンデンサＣ
１と共有する。電源２４によって提供されるキャパシタ
ンスは比較的に非効率的であるが、その理由は、電源２
４が半導体集積回路の外部にあるために、インバータ２
０からの距離が大きいからである。これは、インバータ
２０の出力において、時間に関する電流の変化率にノイ
ズを生じさせる傾向を有する。
【００１０】本発明によると、電源デカップリング・コ
ンデンサＣ２が、インバータ２０の近傍において、電源
バスＶＤＤ及びＶＳＳの間のダイ構造に形成される。コ
ンデンサＣ２は、未使用の金属構造（ダミー金属）をＩ
／Ｏ領域１２において延長して電源バスＶＤＤ又はＶＳ
Ｓのどちらか一方に物理的に重ね（重複させ、オーバラ
ップさせ）他方の電源バスにダミー金属を電気的に結合
することによって、形成される。コンデンサＣ２は、プ
レート３４及び３６を含む。ある実施例では、プレート
３４は電源バスＶＤＤによって形成され、プレート３６
は電源バスＶＤＤに重なるダミー金属によって形成され
る。プレート３６を形成するダミー金属の一端は、プレ
ート３４とプレート３６とが反対の極性を有するよう
に、電源バスＶＳＳに結合される。
ンデンサＣ２が、インバータ２０の近傍において、電源
バスＶＤＤ及びＶＳＳの間のダイ構造に形成される。コ
ンデンサＣ２は、未使用の金属構造（ダミー金属）をＩ
／Ｏ領域１２において延長して電源バスＶＤＤ又はＶＳ
Ｓのどちらか一方に物理的に重ね（重複させ、オーバラ
ップさせ）他方の電源バスにダミー金属を電気的に結合
することによって、形成される。コンデンサＣ２は、プ
レート３４及び３６を含む。ある実施例では、プレート
３４は電源バスＶＤＤによって形成され、プレート３６
は電源バスＶＤＤに重なるダミー金属によって形成され
る。プレート３６を形成するダミー金属の一端は、プレ
ート３４とプレート３６とが反対の極性を有するよう
に、電源バスＶＳＳに結合される。
【００１１】別の実施例では、プレート３６は電源バス
ＶＳＳによって形成され、プレート３４は電源バスＶＳ
Ｓに重なるダミー金属によって形成される。プレート３
４を形成するダミー金属の一端は、プレート３４とプレ
ート３６とが反対の極性を有するように、電源バスＶＤ
Ｄに結合される。いずれの実施例でも、コンデンサＣ２
は、スイッチングの間にローカルなトランジスタが必要
に応じて用いることができる電荷を保持する。コンデン
サＣ２は、スイッチングの間に電荷を必要とする半導体
デバイスに非常に近い物理的位置を有し、デバイスのス
イッチングに伴う時間に関する電流の変化率におけるノ
イズを減少させる。
ＶＳＳによって形成され、プレート３４は電源バスＶＳ
Ｓに重なるダミー金属によって形成される。プレート３
４を形成するダミー金属の一端は、プレート３４とプレ
ート３６とが反対の極性を有するように、電源バスＶＤ
Ｄに結合される。いずれの実施例でも、コンデンサＣ２
は、スイッチングの間にローカルなトランジスタが必要
に応じて用いることができる電荷を保持する。コンデン
サＣ２は、スイッチングの間に電荷を必要とする半導体
デバイスに非常に近い物理的位置を有し、デバイスのス
イッチングに伴う時間に関する電流の変化率におけるノ
イズを減少させる。
【００１２】同様に、コンデンサＣ３は、インバータ２
２の出力２３とインバータ２０の入力との間の相互接続
キャパシタンスを表す。電源デカップリング・コンデン
サＣ４は、ダミー金属をコア領域１４において延長し電
源バスＶＤＤ２又はＶＳＳ２のどちらか一方に結合され
た電源ストラップに物理的に重ねることによって、電源
バスＶＤＤ２とＶＳＳ２との間に形成される。ダミー金
属は、次に、反対の極性を有する他方の電源バスに電気
的に結合される。
２の出力２３とインバータ２０の入力との間の相互接続
キャパシタンスを表す。電源デカップリング・コンデン
サＣ４は、ダミー金属をコア領域１４において延長し電
源バスＶＤＤ２又はＶＳＳ２のどちらか一方に結合され
た電源ストラップに物理的に重ねることによって、電源
バスＶＤＤ２とＶＳＳ２との間に形成される。ダミー金
属は、次に、反対の極性を有する他方の電源バスに電気
的に結合される。
【００１３】図２は、図１の回路をその中に作ることが
できる半導体ダイの平面図である。同じ又は同様の構成
要素には、同じ参照番号が付されている。ダイ５０は、
Ｉ／Ｏ領域１２と、コア領域１４と、周辺部分５２と、
スクライブ領域５４とを含む。Ｉ／Ｏ領域１２は、スク
ライブ領域５４に沿って、コア領域１４の周囲に延長す
る。ダイ５０は、Ｉ／Ｏ領域１２及びコア領域１４の内
部のデバイスの間の相互接続をルーティング（経路決
定）する複数のルーティング層を有する。それぞれの相
互接続又は「ワイヤ」は、ダイ５０上の種々のルーティ
ング層の内部の特定のパターンでルーティングがなされ
ている導電性材料から成る１又は複数のセグメントを含
む。
できる半導体ダイの平面図である。同じ又は同様の構成
要素には、同じ参照番号が付されている。ダイ５０は、
Ｉ／Ｏ領域１２と、コア領域１４と、周辺部分５２と、
スクライブ領域５４とを含む。Ｉ／Ｏ領域１２は、スク
ライブ領域５４に沿って、コア領域１４の周囲に延長す
る。ダイ５０は、Ｉ／Ｏ領域１２及びコア領域１４の内
部のデバイスの間の相互接続をルーティング（経路決
定）する複数のルーティング層を有する。それぞれの相
互接続又は「ワイヤ」は、ダイ５０上の種々のルーティ
ング層の内部の特定のパターンでルーティングがなされ
ている導電性材料から成る１又は複数のセグメントを含
む。
【００１４】図３は、図２の線３−３に沿った断面での
ダイ５０の断面図の概略である。ダイ５０は、シリコン
基板表面７０と、ポリシリコン層７４と、ルーティング
層７６、７８、８０、８２、８４と、二酸化シリコン層
８６とを含む。半導体デバイスは、シリコン基板表面７
０とポリシリコン層７４との間の領域７２に形成され
る。ルーティング層７６、７８、８０、８２、８４は、
ポリシリコン層７４の上に加えられ、誘電層（図示せ
ず）によって分離される。これらのルーティング層は、
「金属１」、「金属２」、「金属３」、「金属４」、
「金属５」のルーティング層と称される。図３に示され
ているそれぞれの層の水平方向の寸法は、その層の内部
での好適なルーティング方向を示している。例えば、金
属層１、３、５は、図の表面の幅に沿った好適なルーテ
ィング方向を有するのに対し、金属層２、４は、図面に
対して（内部へ）垂直方向の好適なルーティング方向を
有する。これ以外のルーティング方向もまた、用いるこ
とができる。あるルーティング層の上の導電性セグメン
トは、別のルーティング層の上の導電性セグメント又は
領域７２における半導体デバイスと、ルーティング層の
間を垂直方向に延長する導電性のバイアを介して相互接
続される。例えば、バイア８８は、金属３のルーティン
グ層上の導電性セグメントを、金属２のルーティング層
上の導電性セグメントと相互接続する。
ダイ５０の断面図の概略である。ダイ５０は、シリコン
基板表面７０と、ポリシリコン層７４と、ルーティング
層７６、７８、８０、８２、８４と、二酸化シリコン層
８６とを含む。半導体デバイスは、シリコン基板表面７
０とポリシリコン層７４との間の領域７２に形成され
る。ルーティング層７６、７８、８０、８２、８４は、
ポリシリコン層７４の上に加えられ、誘電層（図示せ
ず）によって分離される。これらのルーティング層は、
「金属１」、「金属２」、「金属３」、「金属４」、
「金属５」のルーティング層と称される。図３に示され
ているそれぞれの層の水平方向の寸法は、その層の内部
での好適なルーティング方向を示している。例えば、金
属層１、３、５は、図の表面の幅に沿った好適なルーテ
ィング方向を有するのに対し、金属層２、４は、図面に
対して（内部へ）垂直方向の好適なルーティング方向を
有する。これ以外のルーティング方向もまた、用いるこ
とができる。あるルーティング層の上の導電性セグメン
トは、別のルーティング層の上の導電性セグメント又は
領域７２における半導体デバイスと、ルーティング層の
間を垂直方向に延長する導電性のバイアを介して相互接
続される。例えば、バイア８８は、金属３のルーティン
グ層上の導電性セグメントを、金属２のルーティング層
上の導電性セグメントと相互接続する。
【００１５】ある実施例では、電源バスＶＤＤ、ＶＳ
Ｓ、ＶＤＤ２、ＶＳＳ２は、金属３のルーティング層の
内部でルーティングされ、Ｉ／Ｏ領域１２内部でダイ５
０の周辺領域に沿って延長する（図２）。Ｉ／Ｏ領域１
２及びコア領域１４内部のデバイスを機能的に相互接続
する信号ワイヤは、典型的には、金属１及び金属２のル
ーティング層内部において、ルーティングされる。しか
し、別の実施例では、これらの信号ワイヤは、任意の金
属ルーティング層の内部でルーティングすることができ
る。電力をＩ／Ｏ領域１２及びコア領域１４の種々のデ
バイスに提供する電源及びグランド・ストラップは、金
属１及び金属２のルーティング層の内部でルーティング
され、金属３のルーティング層における電源バスに、導
電性バイアを介して結合される。更なる電源及びグラン
ド・ストラップを、金属４及び５のルーティング層又は
それ以外の更に上のルーティング層の内部でルーティン
グすることもできる。
Ｓ、ＶＤＤ２、ＶＳＳ２は、金属３のルーティング層の
内部でルーティングされ、Ｉ／Ｏ領域１２内部でダイ５
０の周辺領域に沿って延長する（図２）。Ｉ／Ｏ領域１
２及びコア領域１４内部のデバイスを機能的に相互接続
する信号ワイヤは、典型的には、金属１及び金属２のル
ーティング層内部において、ルーティングされる。しか
し、別の実施例では、これらの信号ワイヤは、任意の金
属ルーティング層の内部でルーティングすることができ
る。電力をＩ／Ｏ領域１２及びコア領域１４の種々のデ
バイスに提供する電源及びグランド・ストラップは、金
属１及び金属２のルーティング層の内部でルーティング
され、金属３のルーティング層における電源バスに、導
電性バイアを介して結合される。更なる電源及びグラン
ド・ストラップを、金属４及び５のルーティング層又は
それ以外の更に上のルーティング層の内部でルーティン
グすることもできる。
【００１６】図４は、Ｉ／Ｏ領域１２の内部のＩ／Ｏセ
ル１００の平面図であり、電源バスＶＤＤ、ＶＳＳ、Ｖ
ＤＤ２、ＶＳＳ２のルーティングが図解されている。Ｉ
／Ｏセル１００は、周辺領域５２に隣接して位置決めさ
れ、破線１０２ａ、１０２ｂ及び１０２ｃによって定義
されるセル境界を有する。電源バスＶＤＤ、ＶＳＳ、Ｖ
ＤＤ２、ＶＳＳ２は、境界領域５２にほぼ平行に、Ｉ／
Ｏセル１００を通って延長する。ラベルＭ３は、これら
のバスが金属３のルーティング層に沿ってルーティング
されることを示している。別の実施例では、電源バス
は、任意の金属ルーティング層においてルーティングさ
れる。バスＶＤＤ及びＶＳＳは、電力をＩ／Ｏ領域１２
の内部の半導体デバイスに供給し、バスＶＤＤ２及びＶ
ＳＳ２は、電力をコア領域５８内部の半導体デバイスに
供給する。
ル１００の平面図であり、電源バスＶＤＤ、ＶＳＳ、Ｖ
ＤＤ２、ＶＳＳ２のルーティングが図解されている。Ｉ
／Ｏセル１００は、周辺領域５２に隣接して位置決めさ
れ、破線１０２ａ、１０２ｂ及び１０２ｃによって定義
されるセル境界を有する。電源バスＶＤＤ、ＶＳＳ、Ｖ
ＤＤ２、ＶＳＳ２は、境界領域５２にほぼ平行に、Ｉ／
Ｏセル１００を通って延長する。ラベルＭ３は、これら
のバスが金属３のルーティング層に沿ってルーティング
されることを示している。別の実施例では、電源バス
は、任意の金属ルーティング層においてルーティングさ
れる。バスＶＤＤ及びＶＳＳは、電力をＩ／Ｏ領域１２
の内部の半導体デバイスに供給し、バスＶＤＤ２及びＶ
ＳＳ２は、電力をコア領域５８内部の半導体デバイスに
供給する。
【００１７】図５は、Ｉ／Ｏ領域１２の平面図であり、
金属２のルーティング層と金属３のルーティング層から
成る金属ルーティング・パターンが相互に重畳している
様子を図解している。電源バスＶＤＤ、ＶＳＳ、ＶＤＤ
２、ＶＳＳ２は、金属３のルーティング層の内部を、図
面に沿って水平方向に延長している。導電性セグメント
１２０、１２２、１２４、１２６、１２８は、金属２の
ルーティング層の内部を図面に沿って垂直方向に延長す
る信号ワイヤである。導電性セグメント１３０及び１３
２は、ダミー金属などのそれ以外には未使用の金属によ
って形成され、信号ワイヤ・セグメント１２０、１２
２、１２４、１２６、１２８の間の金属２のルーティン
グ層に加えられる。ダミー金属は、多くの場合、未使用
の領域に加えられ、特に金属メッキが粗である領域にお
いて、均一な金属メッキ・プロセスを維持する。導電性
セグメント１３０及び１３２への金属は、また、半導体
設計プロセスの間に、光信号ルートの領域に加えられ、
ダミー金属の代わりになり、以下で論じるように、所望
の容量性構造を形成する。
金属２のルーティング層と金属３のルーティング層から
成る金属ルーティング・パターンが相互に重畳している
様子を図解している。電源バスＶＤＤ、ＶＳＳ、ＶＤＤ
２、ＶＳＳ２は、金属３のルーティング層の内部を、図
面に沿って水平方向に延長している。導電性セグメント
１２０、１２２、１２４、１２６、１２８は、金属２の
ルーティング層の内部を図面に沿って垂直方向に延長す
る信号ワイヤである。導電性セグメント１３０及び１３
２は、ダミー金属などのそれ以外には未使用の金属によ
って形成され、信号ワイヤ・セグメント１２０、１２
２、１２４、１２６、１２８の間の金属２のルーティン
グ層に加えられる。ダミー金属は、多くの場合、未使用
の領域に加えられ、特に金属メッキが粗である領域にお
いて、均一な金属メッキ・プロセスを維持する。導電性
セグメント１３０及び１３２への金属は、また、半導体
設計プロセスの間に、光信号ルートの領域に加えられ、
ダミー金属の代わりになり、以下で論じるように、所望
の容量性構造を形成する。
【００１８】導電性セグメント１３０の一部は、領域１
３４において、電源バスＶＳＳと重なる。導電性セグメ
ント１３０は、バイアを介して、電源バスＶＤＤに電気
的に結合される。電源バスＶＤＤが電源バスＶＳＳとは
逆の極性を有しているから、そして、導電性セグメント
１３０は誘電層によって電源バスＶＳＳから分離してい
るので、電源バスＶＳＳと重なる導電性セグメント１３
０の部分は、電源バスＶＳＳの重なった部分と共に、電
源デカップリング・コンデンサを形成する。このコンデ
ンサは、Ｉ／Ｏ領域１２内部のローカルなトランジスタ
が必要に応じて用いることができる電荷を保持する。こ
のコンデンサは、その全体のキャパシタンスは値が低い
が、スイッチングの間に電荷を必要とするデバイスに極
めて近接しており、従って、非常に効率的である。
３４において、電源バスＶＳＳと重なる。導電性セグメ
ント１３０は、バイアを介して、電源バスＶＤＤに電気
的に結合される。電源バスＶＤＤが電源バスＶＳＳとは
逆の極性を有しているから、そして、導電性セグメント
１３０は誘電層によって電源バスＶＳＳから分離してい
るので、電源バスＶＳＳと重なる導電性セグメント１３
０の部分は、電源バスＶＳＳの重なった部分と共に、電
源デカップリング・コンデンサを形成する。このコンデ
ンサは、Ｉ／Ｏ領域１２内部のローカルなトランジスタ
が必要に応じて用いることができる電荷を保持する。こ
のコンデンサは、その全体のキャパシタンスは値が低い
が、スイッチングの間に電荷を必要とするデバイスに極
めて近接しており、従って、非常に効率的である。
【００１９】同様に、導電性セグメント１３２は、領域
１３８において、供給バスＶＤＤ２と重なる。導電性セ
グメント１３２は、バイア１４０を介して電源バスＶＳ
Ｓ２と電気的に結合されるが、その際に、電源デカップ
リング・コンデンサが、導電性セグメント１３２と電源
バスＶＤＤ２との間の領域１３８に形成される。このコ
ンデンサは、電源バスＶＤＤ２及びＶＳＳ２によって給
電されるコア領域１４内部のトランジスタが必要に応じ
て用いることができる電荷を保持する。ダミー金属、す
なわち、付加的な未使用の金属をそれ以外のルーティン
グ層に加え、電源バスを有するデカップリング・コンデ
ンサを形成することもできる。電源デカップリング・コ
ンデンサを、更に大きな電源デカップリング・キャパシ
タンスのために、ダミー電力及びコーナー・セルにおい
て形成することもできる。
１３８において、供給バスＶＤＤ２と重なる。導電性セ
グメント１３２は、バイア１４０を介して電源バスＶＳ
Ｓ２と電気的に結合されるが、その際に、電源デカップ
リング・コンデンサが、導電性セグメント１３２と電源
バスＶＤＤ２との間の領域１３８に形成される。このコ
ンデンサは、電源バスＶＤＤ２及びＶＳＳ２によって給
電されるコア領域１４内部のトランジスタが必要に応じ
て用いることができる電荷を保持する。ダミー金属、す
なわち、付加的な未使用の金属をそれ以外のルーティン
グ層に加え、電源バスを有するデカップリング・コンデ
ンサを形成することもできる。電源デカップリング・コ
ンデンサを、更に大きな電源デカップリング・キャパシ
タンスのために、ダミー電力及びコーナー・セルにおい
て形成することもできる。
【００２０】更なるオン・ダイ型の電源デカップリング
・コンデンサを、ダミー金属をコア領域の内部でルーテ
ィングされている電源及びグランド・ストラップに選択
的に結合することによって、ダイのコア領域１４の内部
に形成することができる。これは、新たな金属を追加す
る又は未使用の金属構造を拡張して未使用の金属構造が
ＶＤＤ２及びＶＳＳ２に接続されている電源及びグラン
ド・ストラップと重なっている領域を最大化し、更に、
この未使用の金属構造を反対の極性を有する電源及びグ
ランド・ストラップに電気的に結合することによって、
達成される。このコンデンサを形成するのに用いられる
ダミー金属は、ＶＤＤ２及びＶＳＳ２の電源及びグラン
ド・ストラップと重なる任意のルーティング層に位置決
めされる。
・コンデンサを、ダミー金属をコア領域の内部でルーテ
ィングされている電源及びグランド・ストラップに選択
的に結合することによって、ダイのコア領域１４の内部
に形成することができる。これは、新たな金属を追加す
る又は未使用の金属構造を拡張して未使用の金属構造が
ＶＤＤ２及びＶＳＳ２に接続されている電源及びグラン
ド・ストラップと重なっている領域を最大化し、更に、
この未使用の金属構造を反対の極性を有する電源及びグ
ランド・ストラップに電気的に結合することによって、
達成される。このコンデンサを形成するのに用いられる
ダミー金属は、ＶＤＤ２及びＶＳＳ２の電源及びグラン
ド・ストラップと重なる任意のルーティング層に位置決
めされる。
【００２１】図６は、本発明によるオン・ダイ型の電源
デカップリング容量性構造を有するコア領域１４の一部
の平面図である。コア領域１４は、例えば、金属２のル
ーティング層に沿って延長する電源及びグランド・スト
ラップ１５０及び１５２を含む。ダミー金属構造１５４
は、金属１のルーティング層に沿って延長し、領域１５
６、１５８、１６０において延長して、ダミー金属が電
源ストラップ１５０と重なる領域を最大化する。ダミー
金属構造１５４は、バイア１６２を介して、グランド・
ストラップ１５２と電気的に結合する。これにより、ダ
ミー金属構造１５４と電源ストラップ１５０との重畳領
域の間にオン・ダイ型のデカップリング・コンデンサが
形成される。
デカップリング容量性構造を有するコア領域１４の一部
の平面図である。コア領域１４は、例えば、金属２のル
ーティング層に沿って延長する電源及びグランド・スト
ラップ１５０及び１５２を含む。ダミー金属構造１５４
は、金属１のルーティング層に沿って延長し、領域１５
６、１５８、１６０において延長して、ダミー金属が電
源ストラップ１５０と重なる領域を最大化する。ダミー
金属構造１５４は、バイア１６２を介して、グランド・
ストラップ１５２と電気的に結合する。これにより、ダ
ミー金属構造１５４と電源ストラップ１５０との重畳領
域の間にオン・ダイ型のデカップリング・コンデンサが
形成される。
【００２２】同様にして、ダミー金属構造１７０及び１
７２は、金属１のルーティング層に沿って延長し、領域
１７４において延長して、ダミー金属構造１７０及び１
７２と電源ストラップ１５２との重なりを最大化する。
ダミー金属構造１７０及び１７２は、バイア１７６及び
１７８を介して、電源ストラップ１５０と電気的に結合
し、未使用のダミー金属構造１７０及び１７２とグラン
ド・ストラップ１５２との重なる部分の間にオン・ダイ
型のデカップリング・コンデンサを形成する。
７２は、金属１のルーティング層に沿って延長し、領域
１７４において延長して、ダミー金属構造１７０及び１
７２と電源ストラップ１５２との重なりを最大化する。
ダミー金属構造１７０及び１７２は、バイア１７６及び
１７８を介して、電源ストラップ１５０と電気的に結合
し、未使用のダミー金属構造１７０及び１７２とグラン
ド・ストラップ１５２との重なる部分の間にオン・ダイ
型のデカップリング・コンデンサを形成する。
【００２３】本発明によるオン・ダイ型の電源デカップ
リング・コンデンサは、複数のトランジスタの同時的な
スイッチングに伴うノイズを、それらのトランジスタの
近傍に追加的な電荷を提供することによって、低下させ
る。この追加的な電荷がその出力をスイッチングする際
にトランジスタを助けるのに用いられることができるよ
うに、電流経路が与えられる。概算では、このような構
造のキャパシタンスは、ＶＤＤ及びＶＳＳ電源バスに対
してはＩ／Ｏセル１つ当たり６０フェムト・ファラッド
（ｆＦ）、ＶＤＤ２及びＶＳＳ２電源バスに対してはＩ
／Ｏセル１つ当たり３０フェムト・ファラッド（ｆＦ）
程度である。コア領域では、追加的なデカップリング・
コンデンサが１０ｍｍダイの全体に加えられた場合に
は、全体のキャパシタンスは、１２ｐＦのオーダーであ
る。しかし、これらの概算は、種々の応用例に対して著
しく変動し、ダミー金属と電源バスとの重なり合いの面
積の全体に大きく依存する。
リング・コンデンサは、複数のトランジスタの同時的な
スイッチングに伴うノイズを、それらのトランジスタの
近傍に追加的な電荷を提供することによって、低下させ
る。この追加的な電荷がその出力をスイッチングする際
にトランジスタを助けるのに用いられることができるよ
うに、電流経路が与えられる。概算では、このような構
造のキャパシタンスは、ＶＤＤ及びＶＳＳ電源バスに対
してはＩ／Ｏセル１つ当たり６０フェムト・ファラッド
（ｆＦ）、ＶＤＤ２及びＶＳＳ２電源バスに対してはＩ
／Ｏセル１つ当たり３０フェムト・ファラッド（ｆＦ）
程度である。コア領域では、追加的なデカップリング・
コンデンサが１０ｍｍダイの全体に加えられた場合に
は、全体のキャパシタンスは、１２ｐＦのオーダーであ
る。しかし、これらの概算は、種々の応用例に対して著
しく変動し、ダミー金属と電源バスとの重なり合いの面
積の全体に大きく依存する。
【００２４】以上で本発明を好適実施例に関して説明し
たが、当業者であれば、本発明の技術思想と技術的範囲
とから逸脱せずに、形式及び詳細において変更が可能で
あることを理解するはずである。
たが、当業者であれば、本発明の技術思想と技術的範囲
とから逸脱せずに、形式及び詳細において変更が可能で
あることを理解するはずである。
【図１】本発明による電源デカップリング・コンデンサ
を有する半導体集積回路の回路図である。
を有する半導体集積回路の回路図である。
【図２】図１に示した回路を形成することができる半導
体ダイの平面図である。
体ダイの平面図である。
【図３】図２の線３−３に沿った位置でのダイの断面図
である。
である。
【図４】ダイのＩ／Ｏ領域の内部におけるＩ／Ｏセルの
平面図である。
平面図である。
【図５】Ｉ／Ｏ領域の部分図であり、本発明によるオン
・ダイ型の電源デカップリング・コンデンサを有してい
る。
・ダイ型の電源デカップリング・コンデンサを有してい
る。
【図６】ダイのコア領域の部分図であり、本発明による
オン・ダイ型の電源デカップリング・コンデンサを有し
ている。
オン・ダイ型の電源デカップリング・コンデンサを有し
ている。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スコット・キング アメリカ合衆国ミネソタ州55372，プライ オラー・レイク，ペブル・ブルック・コー ト 16585
Claims (12)
- 【請求項１】 複数の半導体セルと、 第１及び第２のルーティング層と、 前記ルーティング層の間に位置する誘電層と、 異なる相対的極性を有し前記複数の半導体セルに電気的
に結合した第１及び第２の電源導体であって、前記第１
の電源導体は、前記第１及び第２のルーティング層の一
方に沿って延長している、第１及び第２の電源導体と、 前記第２の電源導体に電気的に結合し前記第１及び第２
のルーティング層の他方に沿って延長しており、前記第
１の電源導体と部分的に重複して前記誘電層に亘るコン
デンサを形成する導体セグメントと、 を備えていることを特徴とする集積回路ダイ。 - 【請求項２】 請求項１記載の集積回路ダイにおいて、
第３のルーティング層を更に備えており、 前記第１のルーティング層は金属３ルーティング層を定
義し、前記第２のルーティング層は金属２ルーティング
層を定義し、前記第３のルーティング層は金属１ルーテ
ィング層を定義し、 前記第１及び第２の電源導体は、前記金属３ルーティン
グ層に沿って延長し、 前記導体セグメントは、前記金属１及び金属２ルーティ
ング層の一方に沿って延長することを特徴とする集積回
路ダイ。 - 【請求項３】 請求項２記載の集積回路ダイにおいて、 前記金属３ルーティング層から前記金属２ルーティング
層に延長する導電性バイアを更に備えており、 前記導体セグメントは、前記金属２ルーティング層に沿
って延長して、前記導電性バイアを介して前記第２の電
源導体に電気的に結合していることを特徴とする集積回
路ダイ。 - 【請求項４】 請求項１記載の集積回路ダイにおいて、 コア領域と、 前記コア領域を包囲する入出力（Ｉ／Ｏ）領域であっ
て、前記複数の半導体セルがこのＩ／Ｏ領域の内部に配
置されているＩ／Ｏ領域と、 前記第２のルーティング層に沿って延長し前記複数の半
導体セルを相互接続する複数の信号導体と、を更に備え
ており、 前記第１及び第２の電源導体は、前記Ｉ／Ｏ領域の内部
において前記第１のルーティング層に沿って延長し、前
記導体セグメントは、前記Ｉ／Ｏ領域の内部において前
記第２のルーティング層に沿って延長することを特徴と
する集積回路ダイ。 - 【請求項５】 請求項１記載の集積回路ダイにおいて、 コア領域であって、前記複数の半導体セルがこのコア領
域の内部に配置されているコア領域領域と、 前記コア領域を包囲する入出力（Ｉ／Ｏ）領域と、 前記コア領域の内部において前記第１及び第２のルーテ
ィング層に沿って延長し前記複数の半導体セルを相互接
続する複数の信号導体と、を更に備えており、 前記第１及び第２の電源導体と前記導体セグメントと
は、前記コア領域の内部において延長することを特徴と
する集積回路ダイ。 - 【請求項６】 請求項１記載の集積回路ダイにおいて、
第３、第４及び第５のルーティング層を更に備えてお
り、 前記第１及び第２の電源導体は、前記第１、第２、第３
及び第４のルーティング層の１つに沿って延長してお
り、 前記導体セグメントは、前記第１、第２、第３及び第４
のルーティング層の別の１つに沿って延長していること
を特徴とする集積回路ダイ。 - 【請求項７】 請求項１記載の集積回路ダイにおいて、
前記第１の電源導体は電源バスから成り、前記第１の電
源導体はグランド・バスから成ることを特徴とする集積
回路ダイ。 - 【請求項８】 請求項１記載の集積回路ダイにおいて、
前記第１の電源導体はグランド・バスから成り、前記第
１の電源導体は電源バスから成ることを特徴とする集積
回路ダイ。 - 【請求項９】 集積回路ダイであって、 複数の半導体セルと、 異なる相対的極性を有し前記複数の半導体セルに電気的
に結合している第１及び第２の電源導体と、 このダイの内部に形成されており、前記第１及び第２の
電源導体の間に電気的に結合されている電源デカップリ
ング・コンデンサと、 を備えていることを特徴とする集積回路ダイ。 - 【請求項１０】 請求項９記載の集積回路ダイにおい
て、コア領域とこのコア領域を包囲する入出力（Ｉ／
Ｏ）領域とを更に備えており、前記複数の半導体セルと
前記電源デカップリング・コンデンサとは、前記コア領
域の内部に配置されていることを特徴とする集積回路ダ
イ。 - 【請求項１１】 請求項９記載の集積回路ダイにおい
て、コア領域とこのコア領域を包囲する入出力（Ｉ／
Ｏ）領域とを更に備えており、前記複数の半導体セルと
前記電源デカップリング・コンデンサとは、前記Ｉ／Ｏ
領域の内部に配置されていることを特徴とする集積回路
ダイ。 - 【請求項１２】 複数の半導体セルと、 異なる相対的極性を有し前記複数の半導体セルに電気的
に結合されている第１及び第２の電源導体と、 前記第１の電源導体と重複しており、前記第２の電源導
体に電気的に結合され、前記第１及び第２の電源導体の
間に電源デカップリング・コンデンサを形成する導体手
段と、 を備えていることを特徴とする集積回路ダイ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US819299 | 1997-03-18 | ||
| US08/819,299 US5959320A (en) | 1997-03-18 | 1997-03-18 | Semiconductor die having on-die de-coupling capacitance |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10270643A true JPH10270643A (ja) | 1998-10-09 |
| JP4932980B2 JP4932980B2 (ja) | 2012-05-16 |
Family
ID=25227761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06829698A Expired - Lifetime JP4932980B2 (ja) | 1997-03-18 | 1998-03-18 | オン・ダイ型のデカップリング・キャパシタンスを有する半導体ダイ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5959320A (ja) |
| JP (1) | JP4932980B2 (ja) |
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1997
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1998
- 1998-03-18 JP JP06829698A patent/JP4932980B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP4932980B2 (ja) | 2012-05-16 |
| US5959320A (en) | 1999-09-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050318 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070214 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070220 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070221 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070226 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070820 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090519 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20090819 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20090824 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091119 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20091221 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100421 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20100430 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20100528 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110722 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110727 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111228 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120216 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150224 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D02 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| EXPY | Cancellation because of completion of term |