JPH10261706A - 誘電体分離基板の製造方法 - Google Patents
誘電体分離基板の製造方法Info
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- JPH10261706A JPH10261706A JP9064518A JP6451897A JPH10261706A JP H10261706 A JPH10261706 A JP H10261706A JP 9064518 A JP9064518 A JP 9064518A JP 6451897 A JP6451897 A JP 6451897A JP H10261706 A JPH10261706 A JP H10261706A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
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Abstract
(57)【要約】
【課題】 LSIチップの剥離をなくし、歩留まりの向
上を図り得る誘電体分離基板の製造方法を提供する。 【解決手段】 半導体基板(ウエハ)貼り合わせ工程に
おいて、最後に密着するLSIチップ102の外周側
に、ダミーチップ103を配置し、かつそのダミーチッ
プ103のV字溝103Aの深さを、LSIチップ10
2のV字溝102Aの深さより深くなるように形成し、
ダミーチップ103にボイドを効果的に取り込むように
している。
上を図り得る誘電体分離基板の製造方法を提供する。 【解決手段】 半導体基板(ウエハ)貼り合わせ工程に
おいて、最後に密着するLSIチップ102の外周側
に、ダミーチップ103を配置し、かつそのダミーチッ
プ103のV字溝103Aの深さを、LSIチップ10
2のV字溝102Aの深さより深くなるように形成し、
ダミーチップ103にボイドを効果的に取り込むように
している。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置を形成
する半導体基板の製造方法に係り、特に、誘電体分離基
板の製造方法に関するものである。
する半導体基板の製造方法に係り、特に、誘電体分離基
板の製造方法に関するものである。
【0002】
【従来の技術】従来の多結晶Siを介在した貼り合わせ
誘電体分離基板の製造方法としては、特開昭61−29
2934号公報やIEEE ISPSD 1992 p
p.316〜321等に記載されるものが提案されてい
る。以下、その構成を図を用いて説明する。
誘電体分離基板の製造方法としては、特開昭61−29
2934号公報やIEEE ISPSD 1992 p
p.316〜321等に記載されるものが提案されてい
る。以下、その構成を図を用いて説明する。
【0003】図12及び図13に従来の誘電体分離基板
の製造方法を示す。 (1)まず、図12(a)に示すように、例えば、<1
00>結晶方位面を有する単結晶Si基板(ウエハ)5
01の主表面側に、所望の深さを有するV字溝502を
異方性エッチング技術を用いて形成する。なお、V字溝
502の形成においては、V字溝502に起因した単結
晶Si基板501の破損を防ぐため、単結晶Si基板5
01外周部に溝が形成されないように、図14に示すよ
うに、単結晶Si基板501にオリエンテーションフラ
ット501Aを基準とした、LSIチップ506パター
ンレイアウトにしている。
の製造方法を示す。 (1)まず、図12(a)に示すように、例えば、<1
00>結晶方位面を有する単結晶Si基板(ウエハ)5
01の主表面側に、所望の深さを有するV字溝502を
異方性エッチング技術を用いて形成する。なお、V字溝
502の形成においては、V字溝502に起因した単結
晶Si基板501の破損を防ぐため、単結晶Si基板5
01外周部に溝が形成されないように、図14に示すよ
うに、単結晶Si基板501にオリエンテーションフラ
ット501Aを基準とした、LSIチップ506パター
ンレイアウトにしている。
【0004】(2)次に、図12(b)に示すように、
V字溝502を含む単結晶Si基板501の主表面側
に、この単結晶Si基板501と同一導電型の埋め込み
拡散層503を形成し、次いで素子間を分離するための
分離絶縁膜504を形成する。 (3)次に、図12(c)に示すように、分離絶縁膜5
04を介在させて単結晶Si基板501上に多結晶Si
層505を形成する。
V字溝502を含む単結晶Si基板501の主表面側
に、この単結晶Si基板501と同一導電型の埋め込み
拡散層503を形成し、次いで素子間を分離するための
分離絶縁膜504を形成する。 (3)次に、図12(c)に示すように、分離絶縁膜5
04を介在させて単結晶Si基板501上に多結晶Si
層505を形成する。
【0005】この時の多結晶Si層505の厚さは少な
くともV字溝502を埋めることが必要であり、通常は
そのV字溝502の深さの2倍程度である。 (4)次に、図12(d)に示すように、単結晶Si基
板501の底面と平行になるように、多結晶Si層50
5をA−A線〔図12(c)参照〕で示した位置まで除
去し、次いで、その多結晶Si層505の主表面側に鏡
面処理を施すことによって、表面粗さ500Å以下の鏡
面506を形成する。
くともV字溝502を埋めることが必要であり、通常は
そのV字溝502の深さの2倍程度である。 (4)次に、図12(d)に示すように、単結晶Si基
板501の底面と平行になるように、多結晶Si層50
5をA−A線〔図12(c)参照〕で示した位置まで除
去し、次いで、その多結晶Si層505の主表面側に鏡
面処理を施すことによって、表面粗さ500Å以下の鏡
面506を形成する。
【0006】(5)次に、図13(a)に示すように、
例えば、0.5μmの酸化膜507を形成した支持基板
508の主表面と、前記多結晶Si層505の主表面側
に鏡面処理を施した前記単結晶Si基板501の主表面
を清浄化するとともに活性化する。その後、前記支持基
板508と前記単結晶Si基板501の各主表面側同士
を密着させる。
例えば、0.5μmの酸化膜507を形成した支持基板
508の主表面と、前記多結晶Si層505の主表面側
に鏡面処理を施した前記単結晶Si基板501の主表面
を清浄化するとともに活性化する。その後、前記支持基
板508と前記単結晶Si基板501の各主表面側同士
を密着させる。
【0007】密着工程においては、通常、図15に示す
ように、支持治具517を用いて、基板の片隅より、例
えば半導体基板(ウエハ)501のオリエンテーション
フラット501A側から徐々に密着させていくことによ
り、密着不良、いわゆる「ボイド」を抑制するようにし
ている。次に、例えば1200℃、2時間の高温熱処理
を行うことにより、接合基板509を形成する。
ように、支持治具517を用いて、基板の片隅より、例
えば半導体基板(ウエハ)501のオリエンテーション
フラット501A側から徐々に密着させていくことによ
り、密着不良、いわゆる「ボイド」を抑制するようにし
ている。次に、例えば1200℃、2時間の高温熱処理
を行うことにより、接合基板509を形成する。
【0008】(6)次に、図13(b)に示すように、
単結晶Si基板501の反対側の主表面側からB−B線
〔図13(a)参照〕で示した位置まで研磨除去するこ
とによって、相互に分離された単結晶Si島510を有
する誘電体分離基板511が形成される。
単結晶Si基板501の反対側の主表面側からB−B線
〔図13(a)参照〕で示した位置まで研磨除去するこ
とによって、相互に分離された単結晶Si島510を有
する誘電体分離基板511が形成される。
【0009】
【発明が解決しようとする課題】しかしながら、上記し
た従来の誘電体分離基板の製造方法では、図12(d)
に示す多結晶Si層505の鏡面仕上げ工程において、
図16の要部拡大図に示すように、半導体基板501の
平坦部上とV字溝502上の多結晶Si層505の配向
性の違いにより、図中○印内に示すように、V字溝50
2部上の多結晶Si層505に約100Å程度の凹部5
05Aが形成されてしまう。この凹部505Aの段差量
はV字溝502が深くなるにつれて、より顕著となる。
た従来の誘電体分離基板の製造方法では、図12(d)
に示す多結晶Si層505の鏡面仕上げ工程において、
図16の要部拡大図に示すように、半導体基板501の
平坦部上とV字溝502上の多結晶Si層505の配向
性の違いにより、図中○印内に示すように、V字溝50
2部上の多結晶Si層505に約100Å程度の凹部5
05Aが形成されてしまう。この凹部505Aの段差量
はV字溝502が深くなるにつれて、より顕著となる。
【0010】そして、図15に示す、単結晶Si基板5
01と支持基板508との密着工程において、前記凹部
505Aがある箇所では、その凹部505Aの段差量が
大きい程、また、凹部505Aのパターンレシオが大き
い程、平坦部に比べて密着速度が遅くなる。このため、
図17に示すように、凹部505Aを有する単結晶Si
基板501上に形成されたLSIチップパターン部50
6は、パターンのない外周の平坦部に比べて密着速度が
遅くなり(図中矢印の長さは密着速度を表す)、LSI
チップ内にボイド(未接合部分)507が残留してい
た。
01と支持基板508との密着工程において、前記凹部
505Aがある箇所では、その凹部505Aの段差量が
大きい程、また、凹部505Aのパターンレシオが大き
い程、平坦部に比べて密着速度が遅くなる。このため、
図17に示すように、凹部505Aを有する単結晶Si
基板501上に形成されたLSIチップパターン部50
6は、パターンのない外周の平坦部に比べて密着速度が
遅くなり(図中矢印の長さは密着速度を表す)、LSI
チップ内にボイド(未接合部分)507が残留してい
た。
【0011】この種のボイドはウエハプロセスにおいて
は、LSIチップが剥離する等の問題はなかったが、そ
の後のアセンブリプロセスにおいてチップが剥離し、歩
留まりを下げるという問題があった。本発明は、上記問
題点を除去し、LSIチップの剥離をなくし、歩留まり
の向上を図り得る誘電体分離基板の製造方法を提供する
ことを目的とする。
は、LSIチップが剥離する等の問題はなかったが、そ
の後のアセンブリプロセスにおいてチップが剥離し、歩
留まりを下げるという問題があった。本発明は、上記問
題点を除去し、LSIチップの剥離をなくし、歩留まり
の向上を図り得る誘電体分離基板の製造方法を提供する
ことを目的とする。
【0012】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔1〕誘電体分離基板の製造方法において、半導体装置
の主表面側に溝を加工する工程と、この溝が加工された
半導体基板の主表面側に絶縁膜を形成する工程と、この
絶縁膜を介して前記半導体基板の主表面側に前記溝の深
さ以上の厚さを有する多結晶シリコン層を形成する工程
と、この多結晶シリコン層を鏡面加工する工程と、この
鏡面加工した面に酸化処理を施した、もう一方の半導体
基板を貼り合わせる工程と、前記半導体基板の反対側の
主表面側より研磨をする工程とからなる誘電体分離基板
の製造方法において、半導体素子形成領域の周縁部で、
かつ前記半導体基板の外周部を含まない領域に前記半導
体素子形成領域の溝の深さより深い溝を形成するように
したものである。
成するために、 〔1〕誘電体分離基板の製造方法において、半導体装置
の主表面側に溝を加工する工程と、この溝が加工された
半導体基板の主表面側に絶縁膜を形成する工程と、この
絶縁膜を介して前記半導体基板の主表面側に前記溝の深
さ以上の厚さを有する多結晶シリコン層を形成する工程
と、この多結晶シリコン層を鏡面加工する工程と、この
鏡面加工した面に酸化処理を施した、もう一方の半導体
基板を貼り合わせる工程と、前記半導体基板の反対側の
主表面側より研磨をする工程とからなる誘電体分離基板
の製造方法において、半導体素子形成領域の周縁部で、
かつ前記半導体基板の外周部を含まない領域に前記半導
体素子形成領域の溝の深さより深い溝を形成するように
したものである。
【0013】〔2〕上記〔1〕記載の誘電体分離基板の
製造方法において、前記深い溝の単位面積当りの密度を
前記半導体素子形成領域の溝の単位面積当りの密度より
大きくなるようにしたものである。 〔3〕上記〔1〕又は〔2〕記載の誘電体分離基板の製
造方法において、前記深い溝を半導体素子形成領域の周
縁部で、かつ前記半導体基板の外周部を含まない領域の
全面に設けるようにしたものである。
製造方法において、前記深い溝の単位面積当りの密度を
前記半導体素子形成領域の溝の単位面積当りの密度より
大きくなるようにしたものである。 〔3〕上記〔1〕又は〔2〕記載の誘電体分離基板の製
造方法において、前記深い溝を半導体素子形成領域の周
縁部で、かつ前記半導体基板の外周部を含まない領域の
全面に設けるようにしたものである。
【0014】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。図1は本発明の
第1実施例を示すLSIチップパターンレイアウト図で
ある。この図において、1は半導体基板(ウエハ)、1
Aは半導体基板1のオリエンテーションフラット、2は
LSIチップ、3は半導体基板1の外周部、4は半導体
基板1のLSIチップ領域(半導体素子形成領域)の周
縁部の全ての領域で、かつ前記半導体基板1の外周部3
を含まない領域である。
て図面を参照しながら詳細に説明する。図1は本発明の
第1実施例を示すLSIチップパターンレイアウト図で
ある。この図において、1は半導体基板(ウエハ)、1
Aは半導体基板1のオリエンテーションフラット、2は
LSIチップ、3は半導体基板1の外周部、4は半導体
基板1のLSIチップ領域(半導体素子形成領域)の周
縁部の全ての領域で、かつ前記半導体基板1の外周部3
を含まない領域である。
【0015】この実施例では、半導体基板1のLSIチ
ップ領域(半導体素子形成領域)の周縁部の全の領域で
あって、かつ前記半導体基板1の外周部3を含まない領
域4に、半導体素子形成領域の溝〔図12(b)参照〕
の深さより深い溝を形成するようにしたものである。以
下、具体例について説明する。
ップ領域(半導体素子形成領域)の周縁部の全の領域で
あって、かつ前記半導体基板1の外周部3を含まない領
域4に、半導体素子形成領域の溝〔図12(b)参照〕
の深さより深い溝を形成するようにしたものである。以
下、具体例について説明する。
【0016】図2は本発明の第2実施例を示すLSIチ
ップパターンレイアウト図、図3は図2のA部(C−C
線)のアイソレーションパターンの拡大平面図、図4は
図3のC−C線断面図である。図2に示すように、ここ
では、半導体基板101のオリエンテーションフラット
101Aの反対側のLSIチップ102に隣接してダミ
ーチップ103を配置している。このダミーチップ10
3の位置は、図15において説明した、最後に密着する
LSIチップの外周側に配置することが重要である。更
に詳細に述べると、半導体基板101のLSIチップ領
域(半導体素子形成領域)の周縁部の一部領域であっ
て、かつ前記半導体基板101の外周部を含まない領域
に、ダミーチップ103として形成される。しかし、必
ずしもオリエンテーションフラット101Aの反対側に
限定されるものではない。
ップパターンレイアウト図、図3は図2のA部(C−C
線)のアイソレーションパターンの拡大平面図、図4は
図3のC−C線断面図である。図2に示すように、ここ
では、半導体基板101のオリエンテーションフラット
101Aの反対側のLSIチップ102に隣接してダミ
ーチップ103を配置している。このダミーチップ10
3の位置は、図15において説明した、最後に密着する
LSIチップの外周側に配置することが重要である。更
に詳細に述べると、半導体基板101のLSIチップ領
域(半導体素子形成領域)の周縁部の一部領域であっ
て、かつ前記半導体基板101の外周部を含まない領域
に、ダミーチップ103として形成される。しかし、必
ずしもオリエンテーションフラット101Aの反対側に
限定されるものではない。
【0017】図3及び図4に、V字溝形成工程における
LSIチップ102と、ダミーチップ103のアイソレ
ーションパターンの平面図及び断面図が示されており、
ここで重要なことは、ダミーチップ103のV字溝10
3Aの深さが、LSIチップ102のV字溝102Aの
深さに比べ深く形成されている点である。このように、
第1実施例によれば、ウエハ(半導体基板)貼り合わせ
工程において、最後に密着するLSIチップ102の外
周側にダミーチップ103を配置し、かつそのダミーチ
ップ103のV字溝103Aの深さをLSIチップ10
2のV字溝102Aの深さより深くなるように形成して
いるので、ダミーチップ103にボイドを効果的に取り
込むことが可能となる。
LSIチップ102と、ダミーチップ103のアイソレ
ーションパターンの平面図及び断面図が示されており、
ここで重要なことは、ダミーチップ103のV字溝10
3Aの深さが、LSIチップ102のV字溝102Aの
深さに比べ深く形成されている点である。このように、
第1実施例によれば、ウエハ(半導体基板)貼り合わせ
工程において、最後に密着するLSIチップ102の外
周側にダミーチップ103を配置し、かつそのダミーチ
ップ103のV字溝103Aの深さをLSIチップ10
2のV字溝102Aの深さより深くなるように形成して
いるので、ダミーチップ103にボイドを効果的に取り
込むことが可能となる。
【0018】従って、LSIチップ102におけるボイ
ドの発生を抑制することができるので、歩留まりの向上
が期待できる。次に、本発明の第3実施例について説明
する。図5は本発明の第3実施例を示すアイソレーショ
ンパターンの拡大平面図、図6は図5のD−D線断面図
である。
ドの発生を抑制することができるので、歩留まりの向上
が期待できる。次に、本発明の第3実施例について説明
する。図5は本発明の第3実施例を示すアイソレーショ
ンパターンの拡大平面図、図6は図5のD−D線断面図
である。
【0019】これらの図に示すように、この実施例で
は、LSIチップ202に形成される溝202Aの深さ
よりダミーチップ203に形成される溝203Aは深く
形成されるが、更に、ダミーチップ203のV字溝20
3Aの深さは、ダミーチップ203の外側に向かうにし
たがって、その溝の深さが深くなるように形成されてい
る。すなわち、溝の深さは内側の溝203−1から外側
に向かう溝203−2、203−3、204−4と次第
に深くなるように形成されている。なお、201は半導
体基板(ウエハ)である。
は、LSIチップ202に形成される溝202Aの深さ
よりダミーチップ203に形成される溝203Aは深く
形成されるが、更に、ダミーチップ203のV字溝20
3Aの深さは、ダミーチップ203の外側に向かうにし
たがって、その溝の深さが深くなるように形成されてい
る。すなわち、溝の深さは内側の溝203−1から外側
に向かう溝203−2、203−3、204−4と次第
に深くなるように形成されている。なお、201は半導
体基板(ウエハ)である。
【0020】このように、第3実施例によれば、ダミー
チップ203のV字溝203Aの深さをダミーチップ2
03の外側に向かうにしたがって、次第に深くなるよう
に形成しているので、ボイドをダミーチップ203の外
側へと取り込むことができ、歩留まりの更なる向上を図
ることができる。図7は本発明の第4実施例を示すアイ
ソレーションパターンの拡大平面図、図8は図7のE−
E線断面図である。
チップ203のV字溝203Aの深さをダミーチップ2
03の外側に向かうにしたがって、次第に深くなるよう
に形成しているので、ボイドをダミーチップ203の外
側へと取り込むことができ、歩留まりの更なる向上を図
ることができる。図7は本発明の第4実施例を示すアイ
ソレーションパターンの拡大平面図、図8は図7のE−
E線断面図である。
【0021】これらの図に示すように、この実施例で
は、LSIチップ302に形成される溝302Aの深さ
よりダミーチップ303に形成される溝303Aは深く
形成されるが、更に、ダミーチップ303のV字溝30
3Aの深さは、そのダミーチップ303の中央部の溝の
深さを周辺部の溝の深さより深くなるように形成する。
すなわち、ダミーチップ303周辺部のV字溝303−
1,303−4の深さに比べ、中心部のV字溝303−
2,303−3の深さが深くなるようにしている。な
お、301は半導体基板(ウエハ)である。
は、LSIチップ302に形成される溝302Aの深さ
よりダミーチップ303に形成される溝303Aは深く
形成されるが、更に、ダミーチップ303のV字溝30
3Aの深さは、そのダミーチップ303の中央部の溝の
深さを周辺部の溝の深さより深くなるように形成する。
すなわち、ダミーチップ303周辺部のV字溝303−
1,303−4の深さに比べ、中心部のV字溝303−
2,303−3の深さが深くなるようにしている。な
お、301は半導体基板(ウエハ)である。
【0022】このように、第4実施例によれば、ダミー
チップ303のV字溝303Aの深さをダミーチップ3
03の周辺部のV字溝303−1,303−4に比べ
て、ダミーチップ303の中心部のV字溝303−2,
303−3の深さが深くなるように形成しているので、
ボイドをダミーチップ303の中心に確実に取り込むこ
とができ、歩留まりの更なる向上を図ることができる。
チップ303のV字溝303Aの深さをダミーチップ3
03の周辺部のV字溝303−1,303−4に比べ
て、ダミーチップ303の中心部のV字溝303−2,
303−3の深さが深くなるように形成しているので、
ボイドをダミーチップ303の中心に確実に取り込むこ
とができ、歩留まりの更なる向上を図ることができる。
【0023】次に、本発明の第5実施例について説明す
る。図9は本発明の第5実施例を示すアイソレーション
パターンの拡大平面図である。この実施例では、図9に
示すように、アイソレーションパターン密度、つまり、
単位面積当りの溝の数がLSIチップ402に比べ、ダ
ミーチップ403の方が多くなるように構成している。
なお、401は半導体基板(ウエハ)である。
る。図9は本発明の第5実施例を示すアイソレーション
パターンの拡大平面図である。この実施例では、図9に
示すように、アイソレーションパターン密度、つまり、
単位面積当りの溝の数がLSIチップ402に比べ、ダ
ミーチップ403の方が多くなるように構成している。
なお、401は半導体基板(ウエハ)である。
【0024】このように、第5実施例によれば、ダミー
チップ403のアイソレーションパターン密度をLSI
チップ402に比べて高くなるようにしたので、ダミー
チップ403にボイドを効果的に取り込むことが可能と
なる。また、第5実施例に第1乃至第4実施例を組み合
わせると、ダミーチップにボイドが更に取り込まれ易く
なるので、LSIチップ歩留まりの更なる向上が期待で
きる。
チップ403のアイソレーションパターン密度をLSI
チップ402に比べて高くなるようにしたので、ダミー
チップ403にボイドを効果的に取り込むことが可能と
なる。また、第5実施例に第1乃至第4実施例を組み合
わせると、ダミーチップにボイドが更に取り込まれ易く
なるので、LSIチップ歩留まりの更なる向上が期待で
きる。
【0025】図10は本発明の第6実施例を示すLSI
チップパターンレイアウト図、図11は本発明の第6実
施例の効果の説明図である。図10に示すように、半導
体基板451のLSIチップ452及びダミーチップ4
53が示されており、ここで、ダミーチップ453は、
第1乃至第5実施例で述べた構造にする。なお、451
はオリエンテーションフラットである。
チップパターンレイアウト図、図11は本発明の第6実
施例の効果の説明図である。図10に示すように、半導
体基板451のLSIチップ452及びダミーチップ4
53が示されており、ここで、ダミーチップ453は、
第1乃至第5実施例で述べた構造にする。なお、451
はオリエンテーションフラットである。
【0026】この実施例では、ダミーチップ453の位
置がLSIチップ452の周縁部の全面に配置されてい
る。ただし、半導体基板451の外周部はあけるように
している。このように、第6実施例によれば、LSIチ
ップ452周縁部の全面に、ダミーチップ453を配置
するようにしているので、半導体基板451の貼り合わ
せ工程において、図11に示すように、その密着速度V
1 が半導体基板451の中心部に比べ、周辺部の密着速
度V2 の方が遅くなる。
置がLSIチップ452の周縁部の全面に配置されてい
る。ただし、半導体基板451の外周部はあけるように
している。このように、第6実施例によれば、LSIチ
ップ452周縁部の全面に、ダミーチップ453を配置
するようにしているので、半導体基板451の貼り合わ
せ工程において、図11に示すように、その密着速度V
1 が半導体基板451の中心部に比べ、周辺部の密着速
度V2 の方が遅くなる。
【0027】従って、従来のようなボイドの発生がなく
なるので、大幅な歩留まりの向上が期待できる。なお、
本発明は上記実施例に限定されるものではなく、本発明
の趣旨に基づいて種々の変形が可能であり、これらを本
発明の範囲から排除するものではない。
なるので、大幅な歩留まりの向上が期待できる。なお、
本発明は上記実施例に限定されるものではなく、本発明
の趣旨に基づいて種々の変形が可能であり、これらを本
発明の範囲から排除するものではない。
【0028】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、 (1)請求項1記載の発明によれば、半導体基板(ウエ
ハ)貼り合わせ工程において、半導体素子形成領域の周
縁部で、かつ半導体基板の外周部を含まない領域に前記
半導体素子形成領域の溝の深さより深い溝を形成するよ
うにしたので、ボイドを半導体素子形成領域以外の領域
に効果的に取り込むことが可能となる。
よれば、 (1)請求項1記載の発明によれば、半導体基板(ウエ
ハ)貼り合わせ工程において、半導体素子形成領域の周
縁部で、かつ半導体基板の外周部を含まない領域に前記
半導体素子形成領域の溝の深さより深い溝を形成するよ
うにしたので、ボイドを半導体素子形成領域以外の領域
に効果的に取り込むことが可能となる。
【0029】従って、LSIチップにおけるボイドの発
生を抑制することができるので、歩留まりの向上を図る
ことができる。 (2)請求項2記載の発明によれば、半導体素子形成領
域以外の領域のアイソレーションパターン密度をLSI
チップのそれに比べて高くなるようにしたので、半導体
素子形成領域以外の領域にボイドを効果的に取り込むこ
とが可能となる。
生を抑制することができるので、歩留まりの向上を図る
ことができる。 (2)請求項2記載の発明によれば、半導体素子形成領
域以外の領域のアイソレーションパターン密度をLSI
チップのそれに比べて高くなるようにしたので、半導体
素子形成領域以外の領域にボイドを効果的に取り込むこ
とが可能となる。
【0030】(4)請求項3記載の発明によれば、深い
溝を半導体素子形成領域の周縁部で、かつ前記半導体基
板の外周部を含まない領域の全面に設けるようにしたの
で、半導体基板(ウエハ)貼り合わせ工程において、そ
の密着速度が半導体基板(ウエハ)中心部に比べ、周辺
部の方が遅くなる。従って、従来のようなボイドの発生
がなくなるので、大幅な歩留まりの向上を図ることがで
きる。
溝を半導体素子形成領域の周縁部で、かつ前記半導体基
板の外周部を含まない領域の全面に設けるようにしたの
で、半導体基板(ウエハ)貼り合わせ工程において、そ
の密着速度が半導体基板(ウエハ)中心部に比べ、周辺
部の方が遅くなる。従って、従来のようなボイドの発生
がなくなるので、大幅な歩留まりの向上を図ることがで
きる。
【図1】本発明の第1実施例を示すLSIチップパター
ンレイアウト図である。
ンレイアウト図である。
【図2】本発明の第2実施例を示すLSIチップパター
ンレイアウト図である。
ンレイアウト図である。
【図3】図2のA部(C−C線)のアイソレーションパ
ターンの拡大平面図である。
ターンの拡大平面図である。
【図4】図3のC−C線断面図である。
【図5】本発明の第3実施例を示すアイソレーションパ
ターンの拡大平面図である。
ターンの拡大平面図である。
【図6】図5のD−D線断面図である。
【図7】本発明の第4実施例を示すアイソレーションパ
ターンの拡大平面図である。
ターンの拡大平面図である。
【図8】図7のE−E線断面図である。
【図9】本発明の第5実施例を示すアイソレーションパ
ターンの拡大平面図である。
ターンの拡大平面図である。
【図10】本発明の第6実施例を示すLSIチップパタ
ーンレイアウト図である。
ーンレイアウト図である。
【図11】本発明の第6実施例の効果の説明図である。
【図12】従来の誘電体分離基板の製造工程(その1)
断面図である。
断面図である。
【図13】従来の誘電体分離基板の製造工程(その2)
断面図である。
断面図である。
【図14】従来のLSIチップパターンレイアウト図で
ある。
ある。
【図15】従来の単結晶Si基板と支持基板の貼り合わ
せ工程の説明図である。
せ工程の説明図である。
【図16】従来の単結晶Si基板上のV字溝への多結晶
Si層の形成拡大断面図である。
Si層の形成拡大断面図である。
【図17】従来技術の問題点説明図である。
1,101,201,301,401,451 半導
体基板(ウエハ) 1A,101A,451A 半導体基板のオリエンテ
ーションフラット 2,102,202,302,402,452 LS
Iチップ 3 半導体基板の外周部 4 溝の深い領域 103,203,303,403,453 ダミーチ
ップ 103A,203A,203−1,203−2,203
−3,204−4,303A,303−1,303−
2,303−3,303−4 ダミーチップのV字溝 102A,202A,302A LSIチップのV字
溝
体基板(ウエハ) 1A,101A,451A 半導体基板のオリエンテ
ーションフラット 2,102,202,302,402,452 LS
Iチップ 3 半導体基板の外周部 4 溝の深い領域 103,203,303,403,453 ダミーチ
ップ 103A,203A,203−1,203−2,203
−3,204−4,303A,303−1,303−
2,303−3,303−4 ダミーチップのV字溝 102A,202A,302A LSIチップのV字
溝
Claims (3)
- 【請求項1】 半導体基板の主表面側に溝を加工する工
程と、該溝が加工された半導体基板の主表面側に絶縁膜
を形成する工程と、該絶縁膜を介して前記半導体基板の
主表面側に前記溝の深さ以上の厚さを有する多結晶シリ
コン層を形成する工程と、該多結晶シリコン層を鏡面加
工する工程と、該鏡面加工した面に酸化処理を施した、
もう一方の半導体基板を貼り合わせる工程と、前記半導
体基板の反対側の主表面側より研磨をする工程とからな
る誘電体分離基板の製造方法において、 半導体素子形成領域の周縁部で、かつ前記半導体基板の
外周部を含まない領域に前記半導体素子形成領域の溝の
深さより深い溝を形成することを特徴とする誘電体分離
基板の製造方法。 - 【請求項2】 請求項1記載の誘電体分離基板の製造方
法において、前記深い溝の単位面積当りの密度を前記半
導体素子形成領域の溝の単位面積当りの密度より大きく
なるようにすることを特徴とする誘電体分離基板の製造
方法。 - 【請求項3】 請求項1又は2記載の誘電体分離基板の
製造方法において、前記深い溝を半導体素子形成領域の
周縁部で、かつ前記半導体基板の外周部を含まない領域
の全面に設けるようにすることを特徴とする誘電体分離
基板の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9064518A JPH10261706A (ja) | 1997-03-18 | 1997-03-18 | 誘電体分離基板の製造方法 |
US08/909,079 US5946584A (en) | 1997-03-18 | 1997-08-14 | Method for manufacturing a dielectric isolation substrate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9064518A JPH10261706A (ja) | 1997-03-18 | 1997-03-18 | 誘電体分離基板の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10261706A true JPH10261706A (ja) | 1998-09-29 |
Family
ID=13260523
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9064518A Withdrawn JPH10261706A (ja) | 1997-03-18 | 1997-03-18 | 誘電体分離基板の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5946584A (ja) |
JP (1) | JPH10261706A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003249546A (ja) * | 2003-01-06 | 2003-09-05 | Seiko Epson Corp | 半導体ウエハおよびその処理方法ならびに半導体装置の製造方法 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6303469B1 (en) * | 2000-06-07 | 2001-10-16 | Micron Technology, Inc. | Thin microelectronic substrates and methods of manufacture |
US6630706B2 (en) | 2001-08-30 | 2003-10-07 | Micron Technology, Inc. | Localized array threshold voltage implant to enhance charge storage within DRAM memory cells |
JP4612255B2 (ja) * | 2001-10-19 | 2011-01-12 | セイコーエプソン株式会社 | ヘッドユニットおよび電子機器、並びに液晶表示装置の製造方法、有機el装置の製造方法、電子放出装置の製造方法、pdp装置の製造方法、電気泳動表示装置の製造方法、カラーフィルタの製造方法、有機elの製造方法、スペーサ形成方法、金属配線形成方法、レンズ形成方法、レジスト形成方法および光拡散体形成方法 |
JP4300766B2 (ja) * | 2002-08-01 | 2009-07-22 | 株式会社ニコン | 立体構造素子およびその製造方法、光スイッチ、マイクロデバイス |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0783050B2 (ja) * | 1985-06-21 | 1995-09-06 | 株式会社東芝 | 半導体素子の製造方法 |
JP3488927B2 (ja) * | 1992-11-05 | 2004-01-19 | 株式会社日立製作所 | 誘電体分離基板及びその製造方法 |
-
1997
- 1997-03-18 JP JP9064518A patent/JPH10261706A/ja not_active Withdrawn
- 1997-08-14 US US08/909,079 patent/US5946584A/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003249546A (ja) * | 2003-01-06 | 2003-09-05 | Seiko Epson Corp | 半導体ウエハおよびその処理方法ならびに半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US5946584A (en) | 1999-08-31 |
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Legal Events
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---|---|---|---|
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