JPH10261706A - 誘電体分離基板の製造方法 - Google Patents
誘電体分離基板の製造方法Info
- Publication number
- JPH10261706A JPH10261706A JP9064518A JP6451897A JPH10261706A JP H10261706 A JPH10261706 A JP H10261706A JP 9064518 A JP9064518 A JP 9064518A JP 6451897 A JP6451897 A JP 6451897A JP H10261706 A JPH10261706 A JP H10261706A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- groove
- manufacturing
- semiconductor substrate
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 82
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 238000000926 separation method Methods 0.000 title abstract description 6
- 239000004065 semiconductor Substances 0.000 claims abstract description 59
- 238000000034 method Methods 0.000 claims abstract description 16
- 238000002955 isolation Methods 0.000 claims description 28
- 230000002093 peripheral effect Effects 0.000 claims description 21
- 230000015572 biosynthetic process Effects 0.000 claims description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- 238000005498 polishing Methods 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 claims 1
- 238000007254 oxidation reaction Methods 0.000 claims 1
- 239000011800 void material Substances 0.000 abstract description 6
- 238000010030 laminating Methods 0.000 abstract 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 15
- 238000010586 diagram Methods 0.000 description 11
- 238000007796 conventional method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】 ＬＳＩチップの剥離をなくし、歩留まりの向
上を図り得る誘電体分離基板の製造方法を提供する。 【解決手段】 半導体基板（ウエハ）貼り合わせ工程に
おいて、最後に密着するＬＳＩチップ１０２の外周側
に、ダミーチップ１０３を配置し、かつそのダミーチッ
プ１０３のＶ字溝１０３Ａの深さを、ＬＳＩチップ１０
２のＶ字溝１０２Ａの深さより深くなるように形成し、
ダミーチップ１０３にボイドを効果的に取り込むように
している。
上を図り得る誘電体分離基板の製造方法を提供する。 【解決手段】 半導体基板（ウエハ）貼り合わせ工程に
おいて、最後に密着するＬＳＩチップ１０２の外周側
に、ダミーチップ１０３を配置し、かつそのダミーチッ
プ１０３のＶ字溝１０３Ａの深さを、ＬＳＩチップ１０
２のＶ字溝１０２Ａの深さより深くなるように形成し、
ダミーチップ１０３にボイドを効果的に取り込むように
している。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置を形成
する半導体基板の製造方法に係り、特に、誘電体分離基
板の製造方法に関するものである。
する半導体基板の製造方法に係り、特に、誘電体分離基
板の製造方法に関するものである。
【０００２】
【従来の技術】従来の多結晶Ｓｉを介在した貼り合わせ
誘電体分離基板の製造方法としては、特開昭６１−２９
２９３４号公報やＩＥＥＥ ＩＳＰＳＤ １９９２ ｐ
ｐ．３１６〜３２１等に記載されるものが提案されてい
る。以下、その構成を図を用いて説明する。
誘電体分離基板の製造方法としては、特開昭６１−２９
２９３４号公報やＩＥＥＥ ＩＳＰＳＤ １９９２ ｐ
ｐ．３１６〜３２１等に記載されるものが提案されてい
る。以下、その構成を図を用いて説明する。
【０００３】図１２及び図１３に従来の誘電体分離基板
の製造方法を示す。 （１）まず、図１２（ａ）に示すように、例えば、＜１
００＞結晶方位面を有する単結晶Ｓｉ基板（ウエハ）５
０１の主表面側に、所望の深さを有するＶ字溝５０２を
異方性エッチング技術を用いて形成する。なお、Ｖ字溝
５０２の形成においては、Ｖ字溝５０２に起因した単結
晶Ｓｉ基板５０１の破損を防ぐため、単結晶Ｓｉ基板５
０１外周部に溝が形成されないように、図１４に示すよ
うに、単結晶Ｓｉ基板５０１にオリエンテーションフラ
ット５０１Ａを基準とした、ＬＳＩチップ５０６パター
ンレイアウトにしている。
の製造方法を示す。 （１）まず、図１２（ａ）に示すように、例えば、＜１
００＞結晶方位面を有する単結晶Ｓｉ基板（ウエハ）５
０１の主表面側に、所望の深さを有するＶ字溝５０２を
異方性エッチング技術を用いて形成する。なお、Ｖ字溝
５０２の形成においては、Ｖ字溝５０２に起因した単結
晶Ｓｉ基板５０１の破損を防ぐため、単結晶Ｓｉ基板５
０１外周部に溝が形成されないように、図１４に示すよ
うに、単結晶Ｓｉ基板５０１にオリエンテーションフラ
ット５０１Ａを基準とした、ＬＳＩチップ５０６パター
ンレイアウトにしている。
【０００４】（２）次に、図１２（ｂ）に示すように、
Ｖ字溝５０２を含む単結晶Ｓｉ基板５０１の主表面側
に、この単結晶Ｓｉ基板５０１と同一導電型の埋め込み
拡散層５０３を形成し、次いで素子間を分離するための
分離絶縁膜５０４を形成する。 （３）次に、図１２（ｃ）に示すように、分離絶縁膜５
０４を介在させて単結晶Ｓｉ基板５０１上に多結晶Ｓｉ
層５０５を形成する。
Ｖ字溝５０２を含む単結晶Ｓｉ基板５０１の主表面側
に、この単結晶Ｓｉ基板５０１と同一導電型の埋め込み
拡散層５０３を形成し、次いで素子間を分離するための
分離絶縁膜５０４を形成する。 （３）次に、図１２（ｃ）に示すように、分離絶縁膜５
０４を介在させて単結晶Ｓｉ基板５０１上に多結晶Ｓｉ
層５０５を形成する。
【０００５】この時の多結晶Ｓｉ層５０５の厚さは少な
くともＶ字溝５０２を埋めることが必要であり、通常は
そのＶ字溝５０２の深さの２倍程度である。 （４）次に、図１２（ｄ）に示すように、単結晶Ｓｉ基
板５０１の底面と平行になるように、多結晶Ｓｉ層５０
５をＡ−Ａ線〔図１２（ｃ）参照〕で示した位置まで除
去し、次いで、その多結晶Ｓｉ層５０５の主表面側に鏡
面処理を施すことによって、表面粗さ５００Å以下の鏡
面５０６を形成する。
くともＶ字溝５０２を埋めることが必要であり、通常は
そのＶ字溝５０２の深さの２倍程度である。 （４）次に、図１２（ｄ）に示すように、単結晶Ｓｉ基
板５０１の底面と平行になるように、多結晶Ｓｉ層５０
５をＡ−Ａ線〔図１２（ｃ）参照〕で示した位置まで除
去し、次いで、その多結晶Ｓｉ層５０５の主表面側に鏡
面処理を施すことによって、表面粗さ５００Å以下の鏡
面５０６を形成する。
【０００６】（５）次に、図１３（ａ）に示すように、
例えば、０．５μｍの酸化膜５０７を形成した支持基板
５０８の主表面と、前記多結晶Ｓｉ層５０５の主表面側
に鏡面処理を施した前記単結晶Ｓｉ基板５０１の主表面
を清浄化するとともに活性化する。その後、前記支持基
板５０８と前記単結晶Ｓｉ基板５０１の各主表面側同士
を密着させる。
例えば、０．５μｍの酸化膜５０７を形成した支持基板
５０８の主表面と、前記多結晶Ｓｉ層５０５の主表面側
に鏡面処理を施した前記単結晶Ｓｉ基板５０１の主表面
を清浄化するとともに活性化する。その後、前記支持基
板５０８と前記単結晶Ｓｉ基板５０１の各主表面側同士
を密着させる。
【０００７】密着工程においては、通常、図１５に示す
ように、支持治具５１７を用いて、基板の片隅より、例
えば半導体基板（ウエハ）５０１のオリエンテーション
フラット５０１Ａ側から徐々に密着させていくことによ
り、密着不良、いわゆる「ボイド」を抑制するようにし
ている。次に、例えば１２００℃、２時間の高温熱処理
を行うことにより、接合基板５０９を形成する。
ように、支持治具５１７を用いて、基板の片隅より、例
えば半導体基板（ウエハ）５０１のオリエンテーション
フラット５０１Ａ側から徐々に密着させていくことによ
り、密着不良、いわゆる「ボイド」を抑制するようにし
ている。次に、例えば１２００℃、２時間の高温熱処理
を行うことにより、接合基板５０９を形成する。
【０００８】（６）次に、図１３（ｂ）に示すように、
単結晶Ｓｉ基板５０１の反対側の主表面側からＢ−Ｂ線
〔図１３（ａ）参照〕で示した位置まで研磨除去するこ
とによって、相互に分離された単結晶Ｓｉ島５１０を有
する誘電体分離基板５１１が形成される。
単結晶Ｓｉ基板５０１の反対側の主表面側からＢ−Ｂ線
〔図１３（ａ）参照〕で示した位置まで研磨除去するこ
とによって、相互に分離された単結晶Ｓｉ島５１０を有
する誘電体分離基板５１１が形成される。
【０００９】
【発明が解決しようとする課題】しかしながら、上記し
た従来の誘電体分離基板の製造方法では、図１２（ｄ）
に示す多結晶Ｓｉ層５０５の鏡面仕上げ工程において、
図１６の要部拡大図に示すように、半導体基板５０１の
平坦部上とＶ字溝５０２上の多結晶Ｓｉ層５０５の配向
性の違いにより、図中○印内に示すように、Ｖ字溝５０
２部上の多結晶Ｓｉ層５０５に約１００Å程度の凹部５
０５Ａが形成されてしまう。この凹部５０５Ａの段差量
はＶ字溝５０２が深くなるにつれて、より顕著となる。
た従来の誘電体分離基板の製造方法では、図１２（ｄ）
に示す多結晶Ｓｉ層５０５の鏡面仕上げ工程において、
図１６の要部拡大図に示すように、半導体基板５０１の
平坦部上とＶ字溝５０２上の多結晶Ｓｉ層５０５の配向
性の違いにより、図中○印内に示すように、Ｖ字溝５０
２部上の多結晶Ｓｉ層５０５に約１００Å程度の凹部５
０５Ａが形成されてしまう。この凹部５０５Ａの段差量
はＶ字溝５０２が深くなるにつれて、より顕著となる。
【００１０】そして、図１５に示す、単結晶Ｓｉ基板５
０１と支持基板５０８との密着工程において、前記凹部
５０５Ａがある箇所では、その凹部５０５Ａの段差量が
大きい程、また、凹部５０５Ａのパターンレシオが大き
い程、平坦部に比べて密着速度が遅くなる。このため、
図１７に示すように、凹部５０５Ａを有する単結晶Ｓｉ
基板５０１上に形成されたＬＳＩチップパターン部５０
６は、パターンのない外周の平坦部に比べて密着速度が
遅くなり（図中矢印の長さは密着速度を表す）、ＬＳＩ
チップ内にボイド（未接合部分）５０７が残留してい
た。
０１と支持基板５０８との密着工程において、前記凹部
５０５Ａがある箇所では、その凹部５０５Ａの段差量が
大きい程、また、凹部５０５Ａのパターンレシオが大き
い程、平坦部に比べて密着速度が遅くなる。このため、
図１７に示すように、凹部５０５Ａを有する単結晶Ｓｉ
基板５０１上に形成されたＬＳＩチップパターン部５０
６は、パターンのない外周の平坦部に比べて密着速度が
遅くなり（図中矢印の長さは密着速度を表す）、ＬＳＩ
チップ内にボイド（未接合部分）５０７が残留してい
た。
【００１１】この種のボイドはウエハプロセスにおいて
は、ＬＳＩチップが剥離する等の問題はなかったが、そ
の後のアセンブリプロセスにおいてチップが剥離し、歩
留まりを下げるという問題があった。本発明は、上記問
題点を除去し、ＬＳＩチップの剥離をなくし、歩留まり
の向上を図り得る誘電体分離基板の製造方法を提供する
ことを目的とする。
は、ＬＳＩチップが剥離する等の問題はなかったが、そ
の後のアセンブリプロセスにおいてチップが剥離し、歩
留まりを下げるという問題があった。本発明は、上記問
題点を除去し、ＬＳＩチップの剥離をなくし、歩留まり
の向上を図り得る誘電体分離基板の製造方法を提供する
ことを目的とする。
【００１２】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕誘電体分離基板の製造方法において、半導体装置
の主表面側に溝を加工する工程と、この溝が加工された
半導体基板の主表面側に絶縁膜を形成する工程と、この
絶縁膜を介して前記半導体基板の主表面側に前記溝の深
さ以上の厚さを有する多結晶シリコン層を形成する工程
と、この多結晶シリコン層を鏡面加工する工程と、この
鏡面加工した面に酸化処理を施した、もう一方の半導体
基板を貼り合わせる工程と、前記半導体基板の反対側の
主表面側より研磨をする工程とからなる誘電体分離基板
の製造方法において、半導体素子形成領域の周縁部で、
かつ前記半導体基板の外周部を含まない領域に前記半導
体素子形成領域の溝の深さより深い溝を形成するように
したものである。
成するために、 〔１〕誘電体分離基板の製造方法において、半導体装置
の主表面側に溝を加工する工程と、この溝が加工された
半導体基板の主表面側に絶縁膜を形成する工程と、この
絶縁膜を介して前記半導体基板の主表面側に前記溝の深
さ以上の厚さを有する多結晶シリコン層を形成する工程
と、この多結晶シリコン層を鏡面加工する工程と、この
鏡面加工した面に酸化処理を施した、もう一方の半導体
基板を貼り合わせる工程と、前記半導体基板の反対側の
主表面側より研磨をする工程とからなる誘電体分離基板
の製造方法において、半導体素子形成領域の周縁部で、
かつ前記半導体基板の外周部を含まない領域に前記半導
体素子形成領域の溝の深さより深い溝を形成するように
したものである。
【００１３】〔２〕上記〔１〕記載の誘電体分離基板の
製造方法において、前記深い溝の単位面積当りの密度を
前記半導体素子形成領域の溝の単位面積当りの密度より
大きくなるようにしたものである。 〔３〕上記〔１〕又は〔２〕記載の誘電体分離基板の製
造方法において、前記深い溝を半導体素子形成領域の周
縁部で、かつ前記半導体基板の外周部を含まない領域の
全面に設けるようにしたものである。
製造方法において、前記深い溝の単位面積当りの密度を
前記半導体素子形成領域の溝の単位面積当りの密度より
大きくなるようにしたものである。 〔３〕上記〔１〕又は〔２〕記載の誘電体分離基板の製
造方法において、前記深い溝を半導体素子形成領域の周
縁部で、かつ前記半導体基板の外周部を含まない領域の
全面に設けるようにしたものである。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。図１は本発明の
第１実施例を示すＬＳＩチップパターンレイアウト図で
ある。この図において、１は半導体基板（ウエハ）、１
Ａは半導体基板１のオリエンテーションフラット、２は
ＬＳＩチップ、３は半導体基板１の外周部、４は半導体
基板１のＬＳＩチップ領域（半導体素子形成領域）の周
縁部の全ての領域で、かつ前記半導体基板１の外周部３
を含まない領域である。
て図面を参照しながら詳細に説明する。図１は本発明の
第１実施例を示すＬＳＩチップパターンレイアウト図で
ある。この図において、１は半導体基板（ウエハ）、１
Ａは半導体基板１のオリエンテーションフラット、２は
ＬＳＩチップ、３は半導体基板１の外周部、４は半導体
基板１のＬＳＩチップ領域（半導体素子形成領域）の周
縁部の全ての領域で、かつ前記半導体基板１の外周部３
を含まない領域である。
【００１５】この実施例では、半導体基板１のＬＳＩチ
ップ領域（半導体素子形成領域）の周縁部の全の領域で
あって、かつ前記半導体基板１の外周部３を含まない領
域４に、半導体素子形成領域の溝〔図１２（ｂ）参照〕
の深さより深い溝を形成するようにしたものである。以
下、具体例について説明する。
ップ領域（半導体素子形成領域）の周縁部の全の領域で
あって、かつ前記半導体基板１の外周部３を含まない領
域４に、半導体素子形成領域の溝〔図１２（ｂ）参照〕
の深さより深い溝を形成するようにしたものである。以
下、具体例について説明する。
【００１６】図２は本発明の第２実施例を示すＬＳＩチ
ップパターンレイアウト図、図３は図２のＡ部（Ｃ−Ｃ
線）のアイソレーションパターンの拡大平面図、図４は
図３のＣ−Ｃ線断面図である。図２に示すように、ここ
では、半導体基板１０１のオリエンテーションフラット
１０１Ａの反対側のＬＳＩチップ１０２に隣接してダミ
ーチップ１０３を配置している。このダミーチップ１０
３の位置は、図１５において説明した、最後に密着する
ＬＳＩチップの外周側に配置することが重要である。更
に詳細に述べると、半導体基板１０１のＬＳＩチップ領
域（半導体素子形成領域）の周縁部の一部領域であっ
て、かつ前記半導体基板１０１の外周部を含まない領域
に、ダミーチップ１０３として形成される。しかし、必
ずしもオリエンテーションフラット１０１Ａの反対側に
限定されるものではない。
ップパターンレイアウト図、図３は図２のＡ部（Ｃ−Ｃ
線）のアイソレーションパターンの拡大平面図、図４は
図３のＣ−Ｃ線断面図である。図２に示すように、ここ
では、半導体基板１０１のオリエンテーションフラット
１０１Ａの反対側のＬＳＩチップ１０２に隣接してダミ
ーチップ１０３を配置している。このダミーチップ１０
３の位置は、図１５において説明した、最後に密着する
ＬＳＩチップの外周側に配置することが重要である。更
に詳細に述べると、半導体基板１０１のＬＳＩチップ領
域（半導体素子形成領域）の周縁部の一部領域であっ
て、かつ前記半導体基板１０１の外周部を含まない領域
に、ダミーチップ１０３として形成される。しかし、必
ずしもオリエンテーションフラット１０１Ａの反対側に
限定されるものではない。
【００１７】図３及び図４に、Ｖ字溝形成工程における
ＬＳＩチップ１０２と、ダミーチップ１０３のアイソレ
ーションパターンの平面図及び断面図が示されており、
ここで重要なことは、ダミーチップ１０３のＶ字溝１０
３Ａの深さが、ＬＳＩチップ１０２のＶ字溝１０２Ａの
深さに比べ深く形成されている点である。このように、
第１実施例によれば、ウエハ（半導体基板）貼り合わせ
工程において、最後に密着するＬＳＩチップ１０２の外
周側にダミーチップ１０３を配置し、かつそのダミーチ
ップ１０３のＶ字溝１０３Ａの深さをＬＳＩチップ１０
２のＶ字溝１０２Ａの深さより深くなるように形成して
いるので、ダミーチップ１０３にボイドを効果的に取り
込むことが可能となる。
ＬＳＩチップ１０２と、ダミーチップ１０３のアイソレ
ーションパターンの平面図及び断面図が示されており、
ここで重要なことは、ダミーチップ１０３のＶ字溝１０
３Ａの深さが、ＬＳＩチップ１０２のＶ字溝１０２Ａの
深さに比べ深く形成されている点である。このように、
第１実施例によれば、ウエハ（半導体基板）貼り合わせ
工程において、最後に密着するＬＳＩチップ１０２の外
周側にダミーチップ１０３を配置し、かつそのダミーチ
ップ１０３のＶ字溝１０３Ａの深さをＬＳＩチップ１０
２のＶ字溝１０２Ａの深さより深くなるように形成して
いるので、ダミーチップ１０３にボイドを効果的に取り
込むことが可能となる。
【００１８】従って、ＬＳＩチップ１０２におけるボイ
ドの発生を抑制することができるので、歩留まりの向上
が期待できる。次に、本発明の第３実施例について説明
する。図５は本発明の第３実施例を示すアイソレーショ
ンパターンの拡大平面図、図６は図５のＤ−Ｄ線断面図
である。
ドの発生を抑制することができるので、歩留まりの向上
が期待できる。次に、本発明の第３実施例について説明
する。図５は本発明の第３実施例を示すアイソレーショ
ンパターンの拡大平面図、図６は図５のＤ−Ｄ線断面図
である。
【００１９】これらの図に示すように、この実施例で
は、ＬＳＩチップ２０２に形成される溝２０２Ａの深さ
よりダミーチップ２０３に形成される溝２０３Ａは深く
形成されるが、更に、ダミーチップ２０３のＶ字溝２０
３Ａの深さは、ダミーチップ２０３の外側に向かうにし
たがって、その溝の深さが深くなるように形成されてい
る。すなわち、溝の深さは内側の溝２０３−１から外側
に向かう溝２０３−２、２０３−３、２０４−４と次第
に深くなるように形成されている。なお、２０１は半導
体基板（ウエハ）である。
は、ＬＳＩチップ２０２に形成される溝２０２Ａの深さ
よりダミーチップ２０３に形成される溝２０３Ａは深く
形成されるが、更に、ダミーチップ２０３のＶ字溝２０
３Ａの深さは、ダミーチップ２０３の外側に向かうにし
たがって、その溝の深さが深くなるように形成されてい
る。すなわち、溝の深さは内側の溝２０３−１から外側
に向かう溝２０３−２、２０３−３、２０４−４と次第
に深くなるように形成されている。なお、２０１は半導
体基板（ウエハ）である。
【００２０】このように、第３実施例によれば、ダミー
チップ２０３のＶ字溝２０３Ａの深さをダミーチップ２
０３の外側に向かうにしたがって、次第に深くなるよう
に形成しているので、ボイドをダミーチップ２０３の外
側へと取り込むことができ、歩留まりの更なる向上を図
ることができる。図７は本発明の第４実施例を示すアイ
ソレーションパターンの拡大平面図、図８は図７のＥ−
Ｅ線断面図である。
チップ２０３のＶ字溝２０３Ａの深さをダミーチップ２
０３の外側に向かうにしたがって、次第に深くなるよう
に形成しているので、ボイドをダミーチップ２０３の外
側へと取り込むことができ、歩留まりの更なる向上を図
ることができる。図７は本発明の第４実施例を示すアイ
ソレーションパターンの拡大平面図、図８は図７のＥ−
Ｅ線断面図である。
【００２１】これらの図に示すように、この実施例で
は、ＬＳＩチップ３０２に形成される溝３０２Ａの深さ
よりダミーチップ３０３に形成される溝３０３Ａは深く
形成されるが、更に、ダミーチップ３０３のＶ字溝３０
３Ａの深さは、そのダミーチップ３０３の中央部の溝の
深さを周辺部の溝の深さより深くなるように形成する。
すなわち、ダミーチップ３０３周辺部のＶ字溝３０３−
１，３０３−４の深さに比べ、中心部のＶ字溝３０３−
２，３０３−３の深さが深くなるようにしている。な
お、３０１は半導体基板（ウエハ）である。
は、ＬＳＩチップ３０２に形成される溝３０２Ａの深さ
よりダミーチップ３０３に形成される溝３０３Ａは深く
形成されるが、更に、ダミーチップ３０３のＶ字溝３０
３Ａの深さは、そのダミーチップ３０３の中央部の溝の
深さを周辺部の溝の深さより深くなるように形成する。
すなわち、ダミーチップ３０３周辺部のＶ字溝３０３−
１，３０３−４の深さに比べ、中心部のＶ字溝３０３−
２，３０３−３の深さが深くなるようにしている。な
お、３０１は半導体基板（ウエハ）である。
【００２２】このように、第４実施例によれば、ダミー
チップ３０３のＶ字溝３０３Ａの深さをダミーチップ３
０３の周辺部のＶ字溝３０３−１，３０３−４に比べ
て、ダミーチップ３０３の中心部のＶ字溝３０３−２，
３０３−３の深さが深くなるように形成しているので、
ボイドをダミーチップ３０３の中心に確実に取り込むこ
とができ、歩留まりの更なる向上を図ることができる。
チップ３０３のＶ字溝３０３Ａの深さをダミーチップ３
０３の周辺部のＶ字溝３０３−１，３０３−４に比べ
て、ダミーチップ３０３の中心部のＶ字溝３０３−２，
３０３−３の深さが深くなるように形成しているので、
ボイドをダミーチップ３０３の中心に確実に取り込むこ
とができ、歩留まりの更なる向上を図ることができる。
【００２３】次に、本発明の第５実施例について説明す
る。図９は本発明の第５実施例を示すアイソレーション
パターンの拡大平面図である。この実施例では、図９に
示すように、アイソレーションパターン密度、つまり、
単位面積当りの溝の数がＬＳＩチップ４０２に比べ、ダ
ミーチップ４０３の方が多くなるように構成している。
なお、４０１は半導体基板（ウエハ）である。
る。図９は本発明の第５実施例を示すアイソレーション
パターンの拡大平面図である。この実施例では、図９に
示すように、アイソレーションパターン密度、つまり、
単位面積当りの溝の数がＬＳＩチップ４０２に比べ、ダ
ミーチップ４０３の方が多くなるように構成している。
なお、４０１は半導体基板（ウエハ）である。
【００２４】このように、第５実施例によれば、ダミー
チップ４０３のアイソレーションパターン密度をＬＳＩ
チップ４０２に比べて高くなるようにしたので、ダミー
チップ４０３にボイドを効果的に取り込むことが可能と
なる。また、第５実施例に第１乃至第４実施例を組み合
わせると、ダミーチップにボイドが更に取り込まれ易く
なるので、ＬＳＩチップ歩留まりの更なる向上が期待で
きる。
チップ４０３のアイソレーションパターン密度をＬＳＩ
チップ４０２に比べて高くなるようにしたので、ダミー
チップ４０３にボイドを効果的に取り込むことが可能と
なる。また、第５実施例に第１乃至第４実施例を組み合
わせると、ダミーチップにボイドが更に取り込まれ易く
なるので、ＬＳＩチップ歩留まりの更なる向上が期待で
きる。
【００２５】図１０は本発明の第６実施例を示すＬＳＩ
チップパターンレイアウト図、図１１は本発明の第６実
施例の効果の説明図である。図１０に示すように、半導
体基板４５１のＬＳＩチップ４５２及びダミーチップ４
５３が示されており、ここで、ダミーチップ４５３は、
第１乃至第５実施例で述べた構造にする。なお、４５１
はオリエンテーションフラットである。
チップパターンレイアウト図、図１１は本発明の第６実
施例の効果の説明図である。図１０に示すように、半導
体基板４５１のＬＳＩチップ４５２及びダミーチップ４
５３が示されており、ここで、ダミーチップ４５３は、
第１乃至第５実施例で述べた構造にする。なお、４５１
はオリエンテーションフラットである。
【００２６】この実施例では、ダミーチップ４５３の位
置がＬＳＩチップ４５２の周縁部の全面に配置されてい
る。ただし、半導体基板４５１の外周部はあけるように
している。このように、第６実施例によれば、ＬＳＩチ
ップ４５２周縁部の全面に、ダミーチップ４５３を配置
するようにしているので、半導体基板４５１の貼り合わ
せ工程において、図１１に示すように、その密着速度Ｖ
1 が半導体基板４５１の中心部に比べ、周辺部の密着速
度Ｖ2 の方が遅くなる。
置がＬＳＩチップ４５２の周縁部の全面に配置されてい
る。ただし、半導体基板４５１の外周部はあけるように
している。このように、第６実施例によれば、ＬＳＩチ
ップ４５２周縁部の全面に、ダミーチップ４５３を配置
するようにしているので、半導体基板４５１の貼り合わ
せ工程において、図１１に示すように、その密着速度Ｖ
1 が半導体基板４５１の中心部に比べ、周辺部の密着速
度Ｖ2 の方が遅くなる。
【００２７】従って、従来のようなボイドの発生がなく
なるので、大幅な歩留まりの向上が期待できる。なお、
本発明は上記実施例に限定されるものではなく、本発明
の趣旨に基づいて種々の変形が可能であり、これらを本
発明の範囲から排除するものではない。
なるので、大幅な歩留まりの向上が期待できる。なお、
本発明は上記実施例に限定されるものではなく、本発明
の趣旨に基づいて種々の変形が可能であり、これらを本
発明の範囲から排除するものではない。
【００２８】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、 （１）請求項１記載の発明によれば、半導体基板（ウエ
ハ）貼り合わせ工程において、半導体素子形成領域の周
縁部で、かつ半導体基板の外周部を含まない領域に前記
半導体素子形成領域の溝の深さより深い溝を形成するよ
うにしたので、ボイドを半導体素子形成領域以外の領域
に効果的に取り込むことが可能となる。
よれば、 （１）請求項１記載の発明によれば、半導体基板（ウエ
ハ）貼り合わせ工程において、半導体素子形成領域の周
縁部で、かつ半導体基板の外周部を含まない領域に前記
半導体素子形成領域の溝の深さより深い溝を形成するよ
うにしたので、ボイドを半導体素子形成領域以外の領域
に効果的に取り込むことが可能となる。
【００２９】従って、ＬＳＩチップにおけるボイドの発
生を抑制することができるので、歩留まりの向上を図る
ことができる。 （２）請求項２記載の発明によれば、半導体素子形成領
域以外の領域のアイソレーションパターン密度をＬＳＩ
チップのそれに比べて高くなるようにしたので、半導体
素子形成領域以外の領域にボイドを効果的に取り込むこ
とが可能となる。
生を抑制することができるので、歩留まりの向上を図る
ことができる。 （２）請求項２記載の発明によれば、半導体素子形成領
域以外の領域のアイソレーションパターン密度をＬＳＩ
チップのそれに比べて高くなるようにしたので、半導体
素子形成領域以外の領域にボイドを効果的に取り込むこ
とが可能となる。
【００３０】（４）請求項３記載の発明によれば、深い
溝を半導体素子形成領域の周縁部で、かつ前記半導体基
板の外周部を含まない領域の全面に設けるようにしたの
で、半導体基板（ウエハ）貼り合わせ工程において、そ
の密着速度が半導体基板（ウエハ）中心部に比べ、周辺
部の方が遅くなる。従って、従来のようなボイドの発生
がなくなるので、大幅な歩留まりの向上を図ることがで
きる。
溝を半導体素子形成領域の周縁部で、かつ前記半導体基
板の外周部を含まない領域の全面に設けるようにしたの
で、半導体基板（ウエハ）貼り合わせ工程において、そ
の密着速度が半導体基板（ウエハ）中心部に比べ、周辺
部の方が遅くなる。従って、従来のようなボイドの発生
がなくなるので、大幅な歩留まりの向上を図ることがで
きる。
【図１】本発明の第１実施例を示すＬＳＩチップパター
ンレイアウト図である。
ンレイアウト図である。
【図２】本発明の第２実施例を示すＬＳＩチップパター
ンレイアウト図である。
ンレイアウト図である。
【図３】図２のＡ部（Ｃ−Ｃ線）のアイソレーションパ
ターンの拡大平面図である。
ターンの拡大平面図である。
【図４】図３のＣ−Ｃ線断面図である。
【図５】本発明の第３実施例を示すアイソレーションパ
ターンの拡大平面図である。
ターンの拡大平面図である。
【図６】図５のＤ−Ｄ線断面図である。
【図７】本発明の第４実施例を示すアイソレーションパ
ターンの拡大平面図である。
ターンの拡大平面図である。
【図８】図７のＥ−Ｅ線断面図である。
【図９】本発明の第５実施例を示すアイソレーションパ
ターンの拡大平面図である。
ターンの拡大平面図である。
【図１０】本発明の第６実施例を示すＬＳＩチップパタ
ーンレイアウト図である。
ーンレイアウト図である。
【図１１】本発明の第６実施例の効果の説明図である。
【図１２】従来の誘電体分離基板の製造工程（その１）
断面図である。
断面図である。
【図１３】従来の誘電体分離基板の製造工程（その２）
断面図である。
断面図である。
【図１４】従来のＬＳＩチップパターンレイアウト図で
ある。
ある。
【図１５】従来の単結晶Ｓｉ基板と支持基板の貼り合わ
せ工程の説明図である。
せ工程の説明図である。
【図１６】従来の単結晶Ｓｉ基板上のＶ字溝への多結晶
Ｓｉ層の形成拡大断面図である。
Ｓｉ層の形成拡大断面図である。
【図１７】従来技術の問題点説明図である。
１，１０１，２０１，３０１，４０１，４５１ 半導
体基板（ウエハ） １Ａ，１０１Ａ，４５１Ａ 半導体基板のオリエンテ
ーションフラット ２，１０２，２０２，３０２，４０２，４５２ ＬＳ
Ｉチップ ３ 半導体基板の外周部 ４ 溝の深い領域 １０３，２０３，３０３，４０３，４５３ ダミーチ
ップ １０３Ａ，２０３Ａ，２０３−１，２０３−２，２０３
−３，２０４−４，３０３Ａ，３０３−１，３０３−
２，３０３−３，３０３−４ ダミーチップのＶ字溝 １０２Ａ，２０２Ａ，３０２Ａ ＬＳＩチップのＶ字
溝
体基板（ウエハ） １Ａ，１０１Ａ，４５１Ａ 半導体基板のオリエンテ
ーションフラット ２，１０２，２０２，３０２，４０２，４５２ ＬＳ
Ｉチップ ３ 半導体基板の外周部 ４ 溝の深い領域 １０３，２０３，３０３，４０３，４５３ ダミーチ
ップ １０３Ａ，２０３Ａ，２０３−１，２０３−２，２０３
−３，２０４−４，３０３Ａ，３０３−１，３０３−
２，３０３−３，３０３−４ ダミーチップのＶ字溝 １０２Ａ，２０２Ａ，３０２Ａ ＬＳＩチップのＶ字
溝
Claims (3)
- 【請求項１】 半導体基板の主表面側に溝を加工する工
程と、該溝が加工された半導体基板の主表面側に絶縁膜
を形成する工程と、該絶縁膜を介して前記半導体基板の
主表面側に前記溝の深さ以上の厚さを有する多結晶シリ
コン層を形成する工程と、該多結晶シリコン層を鏡面加
工する工程と、該鏡面加工した面に酸化処理を施した、
もう一方の半導体基板を貼り合わせる工程と、前記半導
体基板の反対側の主表面側より研磨をする工程とからな
る誘電体分離基板の製造方法において、 半導体素子形成領域の周縁部で、かつ前記半導体基板の
外周部を含まない領域に前記半導体素子形成領域の溝の
深さより深い溝を形成することを特徴とする誘電体分離
基板の製造方法。 - 【請求項２】 請求項１記載の誘電体分離基板の製造方
法において、前記深い溝の単位面積当りの密度を前記半
導体素子形成領域の溝の単位面積当りの密度より大きく
なるようにすることを特徴とする誘電体分離基板の製造
方法。 - 【請求項３】 請求項１又は２記載の誘電体分離基板の
製造方法において、前記深い溝を半導体素子形成領域の
周縁部で、かつ前記半導体基板の外周部を含まない領域
の全面に設けるようにすることを特徴とする誘電体分離
基板の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9064518A JPH10261706A (ja) | 1997-03-18 | 1997-03-18 | 誘電体分離基板の製造方法 |
| US08/909,079 US5946584A (en) | 1997-03-18 | 1997-08-14 | Method for manufacturing a dielectric isolation substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9064518A JPH10261706A (ja) | 1997-03-18 | 1997-03-18 | 誘電体分離基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10261706A true JPH10261706A (ja) | 1998-09-29 |
Family
ID=13260523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9064518A Withdrawn JPH10261706A (ja) | 1997-03-18 | 1997-03-18 | 誘電体分離基板の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5946584A (ja) |
| JP (1) | JPH10261706A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003249546A (ja) * | 2003-01-06 | 2003-09-05 | Seiko Epson Corp | 半導体ウエハおよびその処理方法ならびに半導体装置の製造方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6303469B1 (en) * | 2000-06-07 | 2001-10-16 | Micron Technology, Inc. | Thin microelectronic substrates and methods of manufacture |
| US6630706B2 (en) | 2001-08-30 | 2003-10-07 | Micron Technology, Inc. | Localized array threshold voltage implant to enhance charge storage within DRAM memory cells |
| JP4612255B2 (ja) | 2001-10-19 | 2011-01-12 | セイコーエプソン株式会社 | ヘッドユニットおよび電子機器、並びに液晶表示装置の製造方法、有機ｅｌ装置の製造方法、電子放出装置の製造方法、ｐｄｐ装置の製造方法、電気泳動表示装置の製造方法、カラーフィルタの製造方法、有機ｅｌの製造方法、スペーサ形成方法、金属配線形成方法、レンズ形成方法、レジスト形成方法および光拡散体形成方法 |
| JP4300766B2 (ja) * | 2002-08-01 | 2009-07-22 | 株式会社ニコン | 立体構造素子およびその製造方法、光スイッチ、マイクロデバイス |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0783050B2 (ja) * | 1985-06-21 | 1995-09-06 | 株式会社東芝 | 半導体素子の製造方法 |
| JP3488927B2 (ja) * | 1992-11-05 | 2004-01-19 | 株式会社日立製作所 | 誘電体分離基板及びその製造方法 |
-
1997
- 1997-03-18 JP JP9064518A patent/JPH10261706A/ja not_active Withdrawn
- 1997-08-14 US US08/909,079 patent/US5946584A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003249546A (ja) * | 2003-01-06 | 2003-09-05 | Seiko Epson Corp | 半導体ウエハおよびその処理方法ならびに半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5946584A (en) | 1999-08-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4032454B2 (ja) | 三次元回路素子の製造方法 | |
| KR20010039935A (ko) | 박막 디바이스 및 그 제조 방법 | |
| KR20010070458A (ko) | 반도체 기판, 반도체 디바이스 및 그 제조 방법 | |
| JPH01315159A (ja) | 誘電体分離半導体基板とその製造方法 | |
| JPH10233351A (ja) | 半導体基板の構造および製造方法 | |
| JPH02199860A (ja) | 高密度半導体構造体及びその製造方法 | |
| JPH0799295A (ja) | 半導体基体の作成方法及び半導体基体 | |
| JPH10261706A (ja) | 誘電体分離基板の製造方法 | |
| JPH1174209A (ja) | 半導体基板の製造方法 | |
| KR20080002485A (ko) | 본디드 ｓｏｉ 웨이퍼 제조방법 | |
| JPH11330438A (ja) | Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ | |
| JPS6354740A (ja) | 集積回路基板の製造方法 | |
| JP2552936B2 (ja) | 誘電体分離基板およびこれを用いた半導体集積回路装置 | |
| JPH10335448A (ja) | 誘電体分離基板の製造方法 | |
| JPS61174661A (ja) | 半導体集積回路装置の製造方法 | |
| JP2770808B2 (ja) | 半導体基板及びその製造方法 | |
| JP2517182B2 (ja) | 半導体基板及びその製造方法 | |
| JPH05226464A (ja) | 貼り合わせ誘電体分離ウェーハの製造方法 | |
| JPH1126573A (ja) | 誘電体分離基板の製造方法 | |
| JPH0992802A (ja) | Ｓｏｉ基板及びその製造方法 | |
| JPH0194651A (ja) | 半導体装置およびその製造方法 | |
| JPH0194640A (ja) | 半導体装置およびその製造方法 | |
| JPH0194652A (ja) | 半導体装置およびその製造方法 | |
| JPH05226463A (ja) | 貼り合わせ誘電体分離ウェーハの製造方法 | |
| JPH06151572A (ja) | 誘電体分離基板及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040601 |