JPH10233915A

JPH10233915A - 画像処理装置

Info

Publication number: JPH10233915A
Application number: JP9032380A
Authority: JP
Inventors: Yoshiyuki Namitsuka; 義幸波塚
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1997-02-17
Filing date: 1997-02-17
Publication date: 1998-09-02
Also published as: US6211967B1

Abstract

(57)【要約】【課題】書き込みデータの２ライン分離と画像転送速
度の変換を行って、高速、高精細書き込みを行うことが
できるようにする。【解決手段】入力データのバス幅を制御するバス制御
部１０１と、入力されたデータを一時格納するバッファ
ＲＡＭ１０２と、この一時格納する手段に対するデータ
の書き込みと、バッファＲＡＭ１０２からのデータの読
み出しを制御するＲＡＭ制御部１０３と、１ラインごと
の入力データを２ライン同時に書き込むために２ライン
化するためのフリップ・フロップ１０６−１と、２ライ
ン化したパラレルデータをシリアルデータに変換すると
ともに多値入力データを速度変換するＰ／Ｓ変換部１０
６−２と、入力された二値画像を多値化する二値／多値
変換部１０６−４と、、処理された多値画像データを選
択するセレクタ１０９と、内部設定および二値／多値変
換部１０６−４のＲＡＭデータのレジスタ制御を行うレ
ジスタ制御部１０５とを備え、２ライン同時に書き込む
ためのデータ変換と、画像データの多値化を二値画像処
理部１０６で実行する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル画像デー
タを使用する複写機、ファクシミリ装置、およびプリン
タ等に好適な２ライン同時に書き込む機能を有する画像
処理装置に関する。

【０００２】

【従来の技術】１ビーム書き込みの副走査方向の密度変
換に関する技術は、例えば特開平７−８７３２１号公報
に開示されているように公知である。この発明は、ビッ
トマップ状に展開された画像データの黒ドット領域の白
ドットとの境界部分の線分形状を認識して所要の各ドッ
トに対して認識した線分形状の特徴をビットのコード情
報に置き換え、このコード情報の一部を利用して補正が
必要なデータかどうかを判断し、補正が必要と判断した
ドットに対してはコード情報に応じた補正を行なう画像
データ処理装置において、任意の信号の信号波形に対し
て同一のタイミングでビットマップ上に展開された同一
の画像データを繰り返し生成する画像データ生成手段を
設けたことを特徴とするもので、例えば、メモリ上のビ
ットマップデータを２回読み出し、副走査方向の倍密デ
ータに変換するようになっている。

【０００３】

【発明が解決しようとする課題】しかし、この従来発明
では、主走査方向の密度変換は行われておらず、また、
副走査方向についても、２倍密制御までしか開示されて
いない。

【０００４】そこで、本発明の目的は、書き込み用デー
タを主走査方向および副走査方向それぞれに独立に密度
変換を行って２ビーム書き込み用に書き込みデータの２
ライン分離と画像転送速度の変換を行って、高速、高精
細書き込みを行うことができる画像処理装置を提供する
ことにある。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に、第１の手段は、入力された画像データを処理し、２
ライン同時に書き込ませる画像処理装置において、入力
データのバス幅を制御する手段と、入力されたデータを
一時格納する手段と、この一時格納する手段に対するデ
ータの書き込みと、一時格納する手段からのデータの読
み出しを制御する手段と、１ラインごとの入力データを
２ライン同時に書き込むために２ライン化する手段と、
パラレルデータをシリアルデータに変換する手段と、入
力された二値画像を多値化する手段と、多値入力データ
を速度変換する手段と、処理された多値画像データを選
択する手段と、内部設定や多値化する手段内の記憶手段
に格納されたデータのレジスタ制御を行う手段とを備
え、前記一時格納する手段を経て前記多値画像データを
選択する手段から出力されるまでに、２ライン同時に書
き込むためのデータ変換と、画像データの多値化とを行
なうことを特徴とする。

【０００６】第２の手段は、前記第１の手段における前
記二値画像を多値化する手段が、画像マトリクスを構成
する手段と、パターンマッチングによってジャギー補正
を行なう手段と、画像マトリクスの孤立点を検出する手
段と、この検出する手段によって検出された孤立点を除
去する手段と、二値誤差拡散処理を行なう手段と、この
二値誤差拡散処理を行なう手段によって処理された画像
のテクスチャを除去する手段と、二値ディザ処理する手
段と、この二値ディザ処理する手段によって処理された
画像を平滑化する手段と、二値画像のエッジ部を多値化
処理する手段とを含んで構成されていることを特徴とす
る。

【０００７】第３の手段は、第１の手段において、前記
一時格納する手段に対する書き込みおよび読み出しを制
御する手段は、多値モードと二値モードで前記一時格納
する手段のアクセスアドレスを変更する手段と、多値モ
ードと二値モードで副走査方向の単密、２倍密、４倍密
で前記一時格納する手段の書き込みおよび読み出しのト
グル制御を変更させる手段と、読み出し対象となる一時
格納する手段を切り替える手段とを含んで構成されてい
ることを特徴とする。

【０００８】第４の手段は、第２の手段におけるジャギ
ー補正を行う手段は、補正のためのデータを格納する手
段と、この格納する手段の個々のアドレスにそれぞれデ
ータを書き込む手段と、異なるアドレスに同一データを
同時に書き込む手段と、これらの書き込む手段による書
き込みをモードに応じて切り替える手段とを備えている
ことを特徴とする。

【０００９】

【発明の実施の形態】以下、図面を参照し、本発明の実
施の形態について説明する。

【００１０】〈画像形成装置の概略構成〉図１は、本発
明の実施形態に係る画像処理装置の概略構成を示すブロ
ック図である。同図において、この画像処理装置は、バ
ス制御部１０１、バッファＲＡＭ１０２、ＲＡＭ制御部
１０３、タイミング制御部１０４、レジスタ制御部１０
５、二値画像処理部１０６、多値画像処理部１０７、分
周部１０８、およびセレクタ１０９から基本的に成り立
っている。さらに、二値画像処理部１０６は、ＦＦ１０
６−１Ｅ，１０６−１Ｏ、パラレル／シリアル（Ｐ／
Ｓ）変換部１０６−２Ｅ，１０６−２Ｏ、トナーセーブ
部１０６−３Ｅ，１０６−３Ｏ、および二値／多値変換
部１０６−４Ｅ，１０６−４Ｏから構成され、多値画像
処理部１０７は、ＦＦ１０７−１Ｅ，１０７−１Ｏ、お
よびパラレル／シリアル（Ｐ／Ｓ）変換部１０７−２
Ｅ，１０７−２Ｏから構成されている。

【００１１】この実施形態においては、高速書き込みに
対応するため、入力データはＥＶＥＮ画素とＯＤＤ画素
のパラレル入力とし、いずれかの画素であることを参照
符号の末尾にＥＶＥＮ画素の場合はＥを、ＯＤＤ画素の
場合はＯを付けて明示している。ここでは、ＥＶＥＮ画
素のデータ幅を濃度４ビット（ＸＰＤＥ）、位相１ビッ
ト（ＸＰＳＥ）、また、ＯＤＤ画素のデータ幅を濃度４
ビット（ＸＰＤＯ）、位相１ビット（ＸＰＳＯ）とす
る。ＥＶＥＮ画素およびＯＤＤ画素それぞれ５ビットの
データ入力に対し、多値モードの場合、ＥＶＥＮ画素お
よびＯＤＤ画素データをパラレルに受け取るが、二値モ
ードの場合、ＸＰＤＥ、ＸＰＤＯの８ビット幅に８画素
分のデータをパラレルに受け取る。なお、パラレル化さ
れるデータ幅が二値と多値とでは異なる。入力された１
０ビットデータを｛ＸＰＤＥ、ＸＰＳＥ、ＸＰＤＯ、Ｘ
ＰＳＯ｝の順序でバス制御部１０１でマージする。マー
ジされた１０ビットデータはバッファＲＡＭ１０２に書
き込まれる。書き込みクロック（ＰＣＬＫ）、書き込み
のライトイネーブル（ＸＰＬＧＡＴＥ）、ライトリセッ
ト信号（ＸＰＬＳＹＮＣ）は画像データと同期された外
部入力信号を用いる。〈各部構成〉《ＲＡＭ制御部》ＲＡＭ制御部１０３では、バッファＲ
ＡＭ１０２の書き込み／読み出し制御を行なう。書き込
みに関しては、画像読み取り系の前記クロックおよび制
御信号を使用する。また、読み出し系に関しては、ポリ
ゴンモータの書き込み制御を行なう制御系からの信号を
使用する。読み出しクロックは分周部１１０においてク
ロックを２分周もしくは８分周したクロックを使用す
る。読み出しのリードイネーブル（ＸＲＧＡＴＥ）、リ
ードリセット（ＸＬＣＬＲ）はポリゴンモータの同期検
知信号および書き込み有効走査期間から生成される信号
であり、バッファＲＡＭ１０２の特定アドレスを読み出
し用／書き込み用に使用する目的で、これらの制御信号
をトグルで切り替える。

【００１２】バッファＲＡＭ１０２からの読み出しは２
ライン分の処理対象画像を同時に読み出し、ＦＦ１０６
−１Ｅ，１０６−１ＯでラッチしてＥＶＥＮライン、Ｏ
ＤＤラインパラレルに同一の処理を行なう。二値画像処
理部１０６では、８ビットパラレルデータを８画素分の
シリアルデータに変換する。ＦＦ１０６−１Ｅ，１０６
−１Ｏから出力された８ビットデータはＰ／Ｓ変換部１
０６−２Ｅ，１０６−２Ｏに入力され、８ビット５ＭＨ
ｚのパラレル信号から１ビット４０ＭＨｚのシリアル信
号へのパラレル／シリアル変換が実行される。シリアル
に変換されたデータについてはトナーセーブ部１０６−
３Ｅ，１０６−３Ｏのトナーセーブ処理が加わるが、こ
の処理は常に行なわれる処理ではなく、試し刷り等でプ
ロッタでのトナーをあまり消費したくない場合に行なわ
れる。トナーセーブ部１０６−３から出力された信号は
二値／多値変換部１０６−４Ｅ，１０６−４Ｏで二値デ
ータから多値データに変換される。多値データへの変換
は、濃度４ビット、位相２ビットの６ビットデータに変
換される。多値画像処理部１０７は１０ビットのデータ
を２画素分のデータにＰ／Ｓ変換部１０７−２Ｅ，１０
７−２Ｏでパラレル／シリアル変換し、５ビットデータ
をシリアルで復元させる。多値画像処理部１０７におい
ては、入力の位相情報１ビットを２ビットに拡張する。
そして、セレクタ１０９で多値モード／二値入力モード
に基づいて各ラインの対応バスが選択される。

【００１３】内部モードの設定は、レジスタ制御部１０
５で実施される。外部ＣＰＵからＳＣＬＫのクロックに
同期したＳＤＩＮデータが入力される。なお、後述のＳ
ＣＳはチップセレクトに相当する。データおよびアドレ
スはシリアルデータで転送されるレジスタ制御部１０５
でＡＤＲＳＳ１６ビット、ＤＡＴＡ８ビットのパラレル
データに変換される。ＳＣＳをシリアルデータ系列のト
リガとし、各レジスタへのライトイネーブル信号もあわ
せて生成する。

【００１４】《二値／多値変換部の構成》図２は二値／
多値変換部１０６−４の内部構成を示す機能ブロック図
である。二値／多値変換部１０６−４は、ＥＶＥＮライ
ンおよびＯＤＤライン用に同一構成の回路を２系統備え
ているが、図２ではその一方のみ図示している。この二
値／多値変換部１０６−４は、画像マトリクス部２０
１、エッジ処理部２０２、ジャギー補正部２０３、孤立
点検出部２０４、誤差拡大エンハンス部２０５、ディザ
平滑部２０６、２ドット処理部２０７、マスク部２０
８、およびセレクタ２０９からなり、ジャギー補正部２
０３はさらに、コード生成部２０３−１とパターンＲＡ
Ｍ２０３−２からなる。

【００１５】このように構成された二値／多値変換部１
０６−４では、バッファＲＡＭ１０２から読み出された
９ライン分のそれぞれのラインデータがＰ／Ｓ変換部１
０６−２、トナーセーブ部１０６−３を通過して入力さ
れ、画像マトリクス部２０１において、９ラインのデー
タから主走査方向にそれぞれ１３画素の遅延データを作
成し、９ライン×１３画素の２次元マトリクスを作成す
る。そして、このマトリクスデータを同時にアクセスし
て、それぞれの二値／多値処理を実施する。その際、エ
ッジ処理部２０２におけるエッジ処理に関してのみ２次
元画像マトリクスは必要とせず、１ライン上のデータで
処理を行なう。

【００１６】ジャギー補正部２０３では、画像マトリク
ス部２０１から出力される画像マトリクスの配列データ
を使ってパターンマッチングを行なう。パターンマッチ
ングによって１２ビットのコードデータをコード生成部
２０３−１で生成し、ＲＡＭ２０３−２のアドレスに入
力する。このＲＡＭ２０３−２は画像補正用のＲＡＭ
で、入力コードに対応する画像補正データを出力する。
なお、補正データは別途ＲＡＭにダウンロードしてお
く。孤立点検出部２０４では、注目画素を含む３×３の
画像領域内でパターンマッチングにより孤立点を検出す
る。孤立点に該当する画素はマスク部２０８で除去され
る。なお、マスクするかしないかはモード切り替えによ
って選択することができる。

【００１７】誤差拡散エンハンス部２０５では、線画を
保持するバンドパスフィルタによってテクスチャを平滑
化し、主走査方向の画素の並びに基づいて位相信号を生
成する。ディザ平滑化部２０６では、二値ディザパター
ンに対して５×５または９×９のローパスフィルタ処理
を行い、擬似的に多値信号に変換する。疑似多値化され
た信号に対しては、２ドット処理部２０７において、隣
接画素間の平均化を行い、位相情報を作成する。これら
の二値から多値に変換されたデータはセレクタ２０９で
選択される。画像パスの選択はモードによって切り替え
られ、濃度４ビット、位相２ビットの６ビットデータに
変換される。

【００１８】《ジャギー補正部でのパターンＲＡＭへの
データ書き込み》図３を参照し、ジャギー補正部２０３
のパターンＲＡＭ２０３−２へのデータの書き込みにつ
いて説明する。まず、レジスタ制御部１０５でデータ
（ＤＡＴＡ）およびアドレス（ＡＤＲＳＳ）をデコード
する。次いで、ＲＡＭ制御部１０３に転送クロックＳＣ
ＬＫに同期してシリアルデータＳＤＩＮを外部ＣＰＵか
ら転送する。そして、データ系列の始まりをＳＣＳによ
って規定する。ＳＤＩＮは２４ビットデータで構成され
るが、下位８ビットがＤＡＴＡ、上位１６ビットがアド
レスを構成する。アドレスデータの内、上位３ビットは
ＲＡＭ、内部レジスタのためのアドレスデコードに使用
する。残り１３ビットデータの内、上位の１ビット（Ａ
［１２］）はＳＤＯＵＢＬＥの信号とともにＥＶＥＮチ
ャンネル、ＯＤＤチャンネルの切り替えに使用する。Ｓ
ＤＯＵＢＬＥがＬＯＷの場合、二値単密モードの設定で
あり、Ａ［１２］の値に関係なくＥＶＥＮ用パターンＲ
ＡＭ２０３−２Ｅ、ＯＤＤ用パターンＲＡＭ２０３−２
Ｅの１２ビットアドレスに同一データを同時に書き込
む。

【００１９】ＳＤＯＵＢＬＥがＨＩＧＨの場合、二値倍
密モードの設定であり、ＥＶＥＮ用パターンＲＡＭ２０
３−２Ｅ、ＯＤＤ用パターンＲＡＭ２０３−２Ｏにそれ
ぞれ異なるデータを書き込む。Ａ［１２］がＬＯＷであ
れば、ＥＶＥＮ用パターンＲＡＭ２０３−２Ｅをアクセ
スし、ＨＩＧＨの場合、ＯＤＤ用パターンＲＡＭ２０３
−２Ｏをアクセスする。アクセスに関しては各ＲＡＭ２
０３−２Ｅ，２０３−２Ｏへのライトイネーブルである
ＷＥＥおよびＷＥＯを制御する。なお、パターンＲ
ＡＭ２０３−２に関しては同期ＲＡＭであっても非同期
ＲＡＭであってもよい。

【００２０】《孤立点検出》図４は前述の孤立点検出の
ための検出パターンを説明するためのマトリクスのパタ
ーンを示す図である。この図では３×３の画像マトリク
スにおいて、中央画素を注目画素とし、孤立点であるか
否かの判定の対象とし、周辺画素との連結をパターンマ
ッチングによって判定し、孤立点としている。図４にお
いて、上段に位置する５個のパターンは中央の黒画素が
孤立ドットであり、白に置き換えるパターンを示してい
る。一方、下段に位置する５個のパターンは中央の白画
素が孤立ドットであり、黒画素に置き換えるパターンを
示している。このパターン処理では、レベルインバート
の信号が孤立点検出部２０４から出力され、マスク部２
０８において白／黒を変換する。

【００２１】《ディザ平滑化、ドット平均化》図５はデ
ィザ平滑化およびドット平均化処理の処理を示す説明図
である。ディザ平滑化部２０６では、９ライン×１３画
素の画像マトリクスに対して５×５、７×７、９×９の
各平滑化フィルタ処理が施される。入力データは１ビッ
ト二値信号であるが、平滑化フィルタによって高域信号
成分を除去する。フィルタの係数はここでは、例として
Ｎｏ．０からＮｏ．３までの４種示している。このフィ
ルタは平滑化の画素に対して、主走査方向のＥＶＥＮお
よびＯＤＤ画素間で平均化する。値は平均値であるが、
位相信号を区別する。ＥＶＥＮ画素は右位相、ＯＤＤ画
素は左位相として２ドット化の画像データを形成する。
位相データはそのまま出力するが、濃度データに関して
はレベル変換を行ない、４ビット幅にデータを変換す
る。

【００２２】《ジャギー補正》図６はジャギー補正部２
０３の詳細な構成を示すブロック図である。ここで行な
われるジャギー補正では、９ライン×１３画素の画像マ
トリクス６０１を５個のブロックに分割し、それぞれの
領域内でパターンマッチングを行なう。中央の５×５の
領域をＣｏｒｅ領域Ｃ、その上位をＵｐｐｅｒ領域Ｕ、
下位をＬｏｗｅｒ領域Ｌｏ、左側をＬｅｆｔ領域Ｌｅ、
右側をＲｉｇｈｔ領域Ｒにそれぞれ分割する。各領域お
よび各領域間の重なり、領域内の画素数を図７に示す。
Ｃｏｒｅ領域Ｃではコア領域認識部６０１Ｃによって注
目画素が白／黒のいずれであるか、水平線／垂直線のい
ずれに属するか、ワンドット線分であるか否か、白画素
の場合、黒画素の上（左）にあるか下（右）にあるか、
段差の開始位置であるかどうか、さらには、連続画素の
個数および周辺領域への連続情報が抽出される。

【００２３】周辺領域では、Ｕｐｐｅｒ領域Ｕ、Ｌｏｗ
ｅｒ領域Ｌｏ、Ｌｅｆｔ領域Ｌｅ、Ｒｉｇｈｔ領域Ｒに
ついてＵｐｐｅｒ認識部６０１領域Ｕ、Ｌｏｗｅｒ領域
認識部６０１Ｌｏ、Ｌｅｆｔ領域認識部６０１Ｌｅ、Ｒ
ｉｇｈｔ領域認識部６０１Ｒについて、それぞれの領域
内で連続画素の個数、傾き方向を検出し、Ｃｏｒｅ領域
Ｃで水平線の一部と判断された場合、Ｒｉｇｈｔ領域Ｒ
とＬｅｆｔ領域Ｌｅの領域情報を参照し、Ｃｏｒｅ領域
Ｃで垂直線分の一部と判断された場合、Ｕｐｐｅｒ領域
ＵとＬｏｗｅｒ領域Ｌｅの領域情報を参照する。例えば
Ｃｏｒｅ領域Ｃで水平線の一部と判断され、Ｒｉｇｈｔ
領域ＲとＬｅｆｔ領域Ｌｅの連続画素個数および傾き方
向を用いて傾き計算部６０４、位置計算部６０５および
傾き方向生成部６０６によってそれぞれＧＲＤ、ＰＯ
Ｓ、ＤＩＲの各コード情報を生成する。Ｒｉｇｈｔ領域
Ｒにおいて右上がり、Ｌｅｆｔ領域Ｌｅにおいても右上
がりであれば、右上がりの補正対象線分の画素と判断す
る。Ｒｉｇｈｔ領域Ｒにおいて右上がり、Ｌｅｆｔ領域
Ｌｅにおいて右下がりの場合、下に凸の円弧を構成する
補正対象画素を判断する。これがＤＩＲコードである。
ＧＤＲはＬｅｆｔ領域Ｌｅ、Ｃｏｒｅ領域Ｃ、Ｒｉｇｈ
ｔ領域Ｒでの連続画素の個数、ＰＯＳは連続画素個数の
中での注目画素の位置がそれぞれあてがわれる。

【００２４】図８にジャギー補正部２０３でのパターン
マッチングによって生成される補正コードの一覧を示
す。図中、ＳＬＰは注目画素の傾斜方向、ＤＩＲは直
線、円弧、補正不要画素を示すフラグ、Ｈ／Ｖは注目画
素が含まれる線分の横線／縦線を規定し、Ｂ／Ｗは注目
画素の黒／白を規定し、Ｕ／Ｌは黒から白、白から黒へ
の遷移の識別を示し、ＧＲＤは注目画素を含む線分の傾
きを示し、ＯＮＥは１ドット線分または２ドット以上の
境界部分の規定を示し、ＰＯＳは注目画素の傾き線分の
中での位置を示している。これらの値によって線分のジ
ャギーが規定される。

【００２５】図９ないし図１１に生成コードの一例を示
す。ＤＩＲを除いた１１ビットコードを示す。図９およ
び図１０はそれぞれ補正対象の直線の一部であるので、
ＤＩＲ＝０である。図１１は円弧を示しており、「（」
はＤＩＲ＝１、「）」はＤＩＲ＝２のフラグが出力され
る。図９における〈右下がり〉１ドットラインの例で
は、左側上方の白画素で「０３９」というコードが生成
される。「０３９」をバイナリー表示すると、「０００
００１１１０１１」となり、図８のＤＩＲを除いたコー
ド表と対比すると、ＳＬＰ＝０、Ｈ／Ｖ＝０、Ｂ／Ｗ＝
０、Ｕ／Ｌ＝０、ＧＲＤ＝３、ＯＮＥ＝１、ＰＯＳ＝１
のようになる。これは「右下がり」の垂直に近い線分の
一部で、「白」画素が注目画素であり、これは「黒ライ
ンの右側」にある。ジャギーの線分の長さは「３画素」
で「１ドット線分」である。注目画素は傾き線分中の上
端から「１番目」にある。

【００２６】図１０の〈右上がり〉２ドットライン以上
の例では、３行目の右端の黒画素で「７３１」のコード
が生成される。「右上がり」の「水平に近い線分」の
「黒ドット」で「白ラインが下にあり」ジャギーの長さ
は「３画素」で「２ドット以上の境界部をなし」、注目
画素は傾き線分中の右端から「１番目」にある。これら
の特徴をコード化したものである。また、図１１の円弧
パターンでも同様にコードが生成され、ＤＩＲの条件以
外、直線データと同一である。

【００２７】《バッファＲＡＭの入出力制御》図１２な
いし図１５は入力段バッファＲＡＭ１０２の入出力制御
を説明するためのブロック図である。バッファＲＡＭ１
０２は１Ｋ×１０ビットの単体ＲＡＭ１２０１〜１２１
２の１２本から構成される。これらの１２本のＲＡＭ１
２０１〜１２１２をリード／ライトトグル制御し、２ビ
ーム書き込みのためにデータ２ライン化を行なう。

【００２８】［多値モード］図１２は多値モードでの構
成を示している。このように構成すると、４００ｄｐｉ
の読み取りで用紙横幅を読込むと、約５０００画素の読
み取りデータが転送される。この例では、２画素をパラ
レル化しているので、２５００アドレスあれば入力多値
データを１ライン分格納できる。そこで、１Ｋ×１０ビ
ットのＲＡＭ１２０１，１２０２，１２０３、１２０
４，１２０５，１２０６、１２０７，１２０８，１２０
９、１２１０，１２１１，１２１２をそれぞれ３本ずつ
連結してＲＡＭ群１２２１，１２２２，１２２３，１２
２４として使用する。このように３Ｋずつ４組１２２
１，１２２２，１２２３，１２２４に分割されたＲＡＭ
群は２組ずつ１２２１，１２２２、１２２３，１２２４
トグル制御でリード／ライト用に切り替える。

【００２９】まず、最初のＥＶＥＮラインデータを書き
込み、次のＬｓｙｎｃでＯＤＤラインように書き込み用
のＲＡＭを切り替える。さらに、次のＬｓｙｎｃで今ま
で書かれた２ライン分のＲＡＭをリード用に書き替え、
それまで読み出し用に用いていたＲＡＭを書き込み用に
書き替える。読み出しはＥＶＥＮライン、ＯＤＤライ
ン、２ライン同時に読み出し、２ビーム用の２ライン化
を行なう。リード／ライトのトグル制御は書き込み用の
Ｌｓｙｎｃ２回毎に実施する。

【００３０】［二値モード副走査単密］図１３に二値モ
ード、副走査単密でのＲＡＭ制御を示す。２ライン書い
てＥＶＥＮライン（Lines）、ＯＤＤライン（Lines）同
時に読み出すトグル制御は多値の場合と同様である。二
値の場合は、２ラインではなく、ＥＶＥＮチャンネル用
に９ライン、ＯＤＤチャンネル用に９ラインそれぞれ読
み出すことによって２ビーム用の２ライン化を行なう。
図においては、書き込み用のＬｓｙｎｃ毎に書き込みの
ためのＲＡＭを切り替え、画像データを順次蓄積してい
く。トグル切り替えは、循環方式で切り替える。現在＃
３のＲＡＭ１３０５に一番古いデータが貯えられてお
り、それよりも古いデータが書き込まれていた＃２のＲ
ＡＭ１３０２、さらに１ライン古い＃１のＲＡＭ１３０
１は読み出し用から書き込み用に切り替えられている。
読み出しは、＃７のＡＲＡＭ１３０３を中心とした９
ラインをＥＶＥＮライン用に、＃８のＢＲＡＭ１３０
４を中心とした９ラインをＯＤＤライン用に同時に読み
出す。

【００３１】［二値モード副走査倍密］図１４に二値モ
ード、副走査倍密でのＲＡＭ制御を示す説明図である。
２ライン化はＥＶＥＮチャンネル、ＯＤＤチャンネルと
も同一内容の９ラインデータを出力する。＃８のＣＲ
ＡＭ１４０１を中心に９ラインの画像データをＥＶＥＮ
ラインおよびＯＤＤラインとしてバッファＲＡＭ１０２
から読み出す。トグルの切り替えはＲＡＭ書き込みのＬ
ｓｙｎｃ毎に切り替える。多値および二値単密と異な
り、ライトリセット（write reset）およびリードリセ
ット（read reset）共に同一の周期で制御する。

【００３２】［二値モード副走査４倍密］図１５に二値
モード、副走査４倍密のＲＡＭ制御を示す。倍密同様２
ライン化はＥＶＥＮチャンネル、ＯＤＤチャンネルとも
同一内容の９ラインデータを出力するが、これらを２回
読み出して使用し、各チャンネル毎に同一データに対す
る倍密処理を行なうことで、２ビーム書き込み系では４
倍密の副走査密度変換を行なう。＃８のＣＲＡＭ１５
０１を中心に９ラインの画像データをＥＶＥＮラインお
よびＯＤＤラインとしてバッファＲＡＭ１０２から読み
出す。ＲＡＭ１０２への書き込みのＷＲＥＳ信号の１区
間の間に読み出しのＲＲＥＳ信号は２回発生し、同一ラ
インを２回読み出す。１ラインデータの書き込みが終了
する前に２回読み出すので、データの衝突は発生しな
い。また、読み取り時のデータの追越しも発生しない。

【００３３】《バッファＲＡＭのトグル制御の切り替え
タイミング》図１６ないし図１８にバッファＲＡＭ１０
２のトグル制御の切り替えタイミングを示す。多値およ
び二値単密は同一のタイミングであり、図１６のタイミ
ングチャートのようになる。二値倍密のタイミングは図
１７のタイミングチャートに示すように、二値４倍密は
図１８のタイミングチャートに示すようになる。これら
の図はバッファＲＡＭ１０２への制御を示し、ｘｐｌｓ
ｙｎｃは書き込みアドレスのライトリセット信号、ｘｐ
ｌｇａｔｅはライトイネーブル信号、ｘｒｇａｔｅは副
走査方向の有効信号、ｘｌｃｌｒは読み出しアドレスの
リードリセット信号、ｘｒｇａｔｅはリードイネーブル
信号で、いずれも負論理の制御信号である。

【００３４】図１６に示した多値および二値単密制御で
は、２回のライトリセットで２ライン書き込み、１回の
リードリセットにより２ライン同時に読み出す。ｘｌｃ
ｌｒ信号の周期はｘｐｌｓｙｎｃ信号の倍である。ＲＡ
Ｍのリード／ライトトグル切り替えは、読み出しリセッ
トｘｌｃｌｒアクティブ後の２回の書き込みリセットｘ
ｐｌｓｙｎｃアクティブ時に行なう。読み出し完了と共
に書き込み用にＲＡＭを切り替える。

【００３５】図１７に示した二値倍密制御では、書き込
み周期と読み出し周期が同周期となる。ｘｐｌｓｙｎｃ
信号とｘｌｃｌｒ信号は同一周期の変化なので、読み出
し完了後に書き込み用にＲＡＭをトグル切り替えするタ
イミングは書き込みリセットｘｐｌｓｙｎｃのアサート
時に実施する。

【００３６】図１８に示した二値４倍密制御では、書き
込みリセットは読み出しリセットの倍の周期で制御す
る。書き込まれたＲＡＭのデータをｘｌｃｌｒを２回リ
セットすることで、同一内容を読み出す。読み出し完了
後の書き込みにトグル切り替えを実施するので、ｘｐｌ
ｓｙｎｃのアサート時に切り替える。倍密モードと異な
る点は、同一データを２度読み出すことで、最初に読み
出されたデータであるか、２度目に読み出されデータで
あるかを区別するため、ｌｃ（ラインカウント）という
フラグを付加する。最初の読み出しデータをｌｃ＝０、
２度目の読み出しデータをｌｃ＝１とし、各チャンネル
毎に２ライン分の読み出しデータのライン順序を区別す
る。

【００３７】《ジャギー補正部のＲＡＭの使用方法》図
１９および図２０はジャギー補正部２０３の補正ＲＡＭ
２０３−２の使用方法を説明するためのもので、ここで
は、ＲＡＭ２０３−２を１次ＲＡＭ２０３−２−１と２
次ＲＡＭ２０３−２−２の２段構成とし、メモリ使用量
を削減させている。

【００３８】図１９はコード生成から濃度補正までの構
成を示す機能ブロック図であり、コード生成部２０３−
１において、ジャギーの特徴を示す１３ビットのコード
が生成される。一方、バッファＲＡＭ制御部１０３にお
いて読み出しラインを順序を示すＬｃ上方が出力され
る。また、Ｐ／Ｓ変換部１０６−２において、主走査方
向のドット繰り返し順序ＤｃおよびＤｃ４が出力され
る。Ｄｃは主走査２倍密時、同一画素を２回使用するた
めのドットカウント値、Ｄｃ４は主走査４倍密時、同一
画素を４回使用するためのドットカウント値である。こ
れらＬｃ、Ｄｃ、およびＤｃ４は主走査方向変換密度
数、副走査方向の変換密度数のモードにより選択され、
Ｒ１、Ｒ０のフラグにセットされる。

【００３９】生成コードのうち、ｄｉｒを除く１１ビッ
トが１次ＲＡＭ２０３−２−１のアドレスに入力され、
入力コードに対応する中間コードが７ビットの情報とし
て出力される。この中間コードはプログラマブルな値で
あり、画質調整のチューニングの結果によって値は変更
される。１次ＲＡＭ出力の７ビットの中間コードと、コ
ード生成されたｄｉｒ、Ｒ１、Ｒ０を２次ＲＡＭ２０３
−２−２のアドレスに入力する。２次ＲＡＭ２０３−２
−２の対応するアドレスには、線画、円弧、主走査密度
変換時の画素順序、副走査密度変換時のライン順序に対
応する補正画像情報が濃度および位相に関する６ビット
データとして格納されている。これらの１次ＲＡＭ２０
３−２−１および２次ＲＡＭ２０３−２−２によって生
成コードから画素データが補正される。

【００４０】図２０は１次ＲＡＭ２０２−２−１および
２次ＲＡＭ２０３−２−２へのデータ書き込みを説明す
るための機能ブロック図である。ここでは、まず、外部
ＣＰＵから対応するＲＡＭをアクセスし、データをダウ
ンロードする。各ＲＡＭ２０３−２−１，２のアドレス
入力前段には、ＣＰＵからのアドレス情報と通常動作時
のコードデータ情報とを切り替えるセレクタ２００１，
２００２を設け、書き込みモードと読み出しモードとを
切り替えて制御する。

【００４１】これらの１次ＲＡＭ２０３−２−１、２次
ＲＡＭ２０３−２−２はＥＶＥＮチャンネル、ＯＤＤチ
ャンネルとも個別に有し、１次ＲＡＭ２０３−２−１の
内容は基本的にはＥＶＥＮおよびＯＤＤとも同一である
が、２次ＲＡＭ２０３−２−２の内容は密度変換モード
によって種々切り替える。

【００４２】図２１ないし図２７にバッファＲＡＭ１０
２の読み出し制御とＥＶＥＮ、ＯＤＤ各チャンネルの２
次ＲＡＭ２０３−２−２のデータの内容の相違を各設定
モード毎に示す。バッファＲＡＭ中の「○」はＥＶＥＮ
チャンネルに供給される９ラインデータ群の中央ライン
を示す。２次ＲＡＭ２０３−２−２へは図示していない
が、Ｌｃ、Ｄｃ、Ｄｃ４の各信号が供給され、ＲＡＭア
ドレスの制御を行なう。以下、（１）主走査方向および
副走査方向とも単密の画像補正、（２）主走査方向は単
密、副走査方向は倍密の画像補正、（３）主走査方向は
単密、副走査方向は４倍密の画像、（４）主走査方向は
倍密、副走査方向は単密の画像補正、（５）主走査方向
は倍密、副走査方向は倍密の画像処理、（６）主走査方
向は倍密、副走査方向は４倍密の画像処理、（７）主走
査方向は４倍密、副走査方向は倍密の画像処理の各場合
について、図を参照して説明する。

【００４３】（１）主走査方向および副走査方向ともに
単密の場合図２１は、主走査方向および副走査方向ともに単密の場
合の画像補正方法を示す説明図である。この補正では、
バッファＲＡＭ１０２ではＥＶＥＮ、ＯＤＤ各チャンネ
ルへの供給データは１ラインずれている。２次ＲＡＭ２
０３−２−２へのダウンロードデータは、ＥＶＥＮ、Ｏ
ＤＤ各チャンネルとも同一のデータをセットする。同一
補正データに対して異なるライン画像データが供給され
るので、独立の平行処理を行なうモードである。密度変
換処理は何も行なわない。

【００４４】（２）主走査方向は単密、副走査方向は倍
密の場合図２２は、主走査方向は単密、副走査方向は倍密の場合
の画像補正方法を示す説明図である。この場合、バッフ
ァＲＡＭ１０２では、ＥＶＥＮ、ＯＤＤ両チャンネルに
同一の画像ラインデータ群を出力する。２次ＲＡＭ２０
３−２−２への補正はＥＶＥＮチャンネルとＯＤＤチャ
ンネルとで異なる補正コードをダウンロードする。同一
画像データに対して出力ラインごとに別々の補正を行な
うことによって副走査方向の倍密補正を行なう。

【００４５】（３）主走査方向は単密、副走査方向は４
倍密の場合図２３は、主走査方向は単密、副走査方向は４倍密の場
合の画像補正方法を示す説明図である。この場合、バッ
ファＲＡＭ１０２では倍密処理と同様にＥＶＥＮ、ＯＤ
Ｄ両チャンネルに同一の画像ライン群を出力する。これ
らのデータは２回読み出し、読み出し順序を示すＬｃフ
ラグを２次ＲＡＭ２０３−２−２に転送する。２次ＲＡ
Ｍ２０３−２−２では、ＥＶＥＮ、ＯＤＤで異なる補正
データをダウンロードするが、さらにそれぞれのＲＡＭ
内において１回目の読み出しデータが参照する補正デー
タと２回目の読み出しデータが参照する補正データを異
なる内容でダウンロードする。同一入力画像データに対
して４本の出力ラインごとに異なる処理を実施すること
によって副走査方向の４倍密処理を実施する。

【００４６】（４）主走査方向は倍密、副走査方向は単
密の場合図２４は、主走査方向は倍密、副走査方向は単密の画像
補正方法を示す説明図である。この場合、バッファＲＡ
Ｍ１０２では、ＥＶＥＮ、ＯＤＤ各チャンネルへの供給
データは１ラインずれている。Ｐ／Ｓ変換部１０６−２
において１画素の処理順序を示すＤｃフラグを２次ＲＡ
Ｍ２０３−２−２に転送する。２次ＲＡＭ２０３−２−
２へのダウンロードデータはＥＶＥＮ、ＯＤＤ両チャン
ネルとも同一のデータをセットする。さらにそれぞれの
ＲＡＭ内２０３−２−２Ｅ，Ｏにおいて、１回目の主走
査方向補正時に参照する補正データと２回目の主走査方
向補正時に参照する補正データを異なる内容でダウンロ
ードする。同一補正データに対し、異なるライン画像デ
ータが供給されるので、独立の平行処理を副走査方向に
行なう。主走査方向に関しては、ドットの処理順序で補
正データを変更することによって倍密処理を行なう。

【００４７】（５）主走査方向は倍密、副走査方向も倍
密の場合図２５は、主走査方向および副走査方向ともに倍密の場
合の画像処理方法を示す説明図である。バッファＲＡＭ
１０２ではＥＶＥＮ、ＯＤＤ両チャンネルに同一の画像
ラインデータ群を出力する。Ｐ／Ｓ変換部１０６−２に
おいて１画素の処理順序を示すＤｃフラグを２次ＲＡＭ
２０３−２−２に転送する。２次ＲＡＭ２０３−２−２
への補正データはＥＶＥＮチャンネル、ＯＤＤチャンネ
ルで異なる補正コードをダウンロードする。さらにそれ
ぞれのＲＡＭ２０３−２−２Ｅ，０内において、１回目
の主走査方向補正時に参照する補正データと２回目の主
走査方向補正時に参照する補正データを異なる内容でダ
ウンロードする。同一画像データに対して出力ライン毎
に別々の補正を行なうことで、副走査方向の倍密補正を
行なう。主走査方向に関してはドットの処理順序で補正
データを変更することによって倍密処理を行なう。

【００４８】（６）主走査方向は倍密、副走査方向は４
倍密の場合図２６は、主走査方向は倍密、副走査方向は４倍密の場
合の画像処理方法を示す説明図である。バッファＲＡＭ
１０２では倍密処理と同様にＥＶＥＮ、ＯＤＤ両チャン
ネルに同一の画像ライン群を出力する。これらのデータ
は２回読み出し、読み出し順序を示すＬｃフラグを２次
ＲＡＭ２０３−２−２に転送する。２次ＲＡＭ２０３−
２−２では、ＥＶＥＮ、ＯＤＤの各チャンネルで異なる
補正データをダウンロードするが、さらにそれぞれのＲ
ＡＭ内において、１回目の読み出しデータが参照する補
正データと２回目の読み出しデータが参照する補正デー
タを異なる内容でダウンロードする。主走査密度変換に
対してもＲＡＭの参照データを１回目の主走査方向補正
時に参照する補正データと２回目の主走査方向補正時に
参照する補正データを異なる内容でダウンロードする。
同一入力画像データに対して４本の出力ライン毎に異な
る処理を実施することによって副走査方向の４倍密処理
を実施する。主走査方向に関しては、ドットの処理順序
で補正データを変更することによって倍密処理を行な
う。

【００４９】（７）主走査方向は４倍密、副走査方向は
倍密の場合図２７は、主走査方向は４倍密、副走査方向は倍密の場
合の画像処理方法を示す説明図である。バッファＲＡＭ
１０２ではＥＶＥＮ、ＯＤＤ両チャンネルに同一の画像
ラインデータ群を出力する。Ｐ／Ｓ変換部１０６−２に
おいて１画素の処理順序を示すＤｃおよびＤｃ４フラグ
を２次ＲＡＭ２０３−２−２に転送する。２次ＲＡＭ２
０３−２−２への補正データはＥＶＥＮチャンネルとＯ
ＤＤチャンネルとで異なる補正コードをダウンロードす
る。さらにそれぞれのＲＡＭ２０３−２−２Ｅ，Ｏ内に
おいて１回目の主走査方向補正時に参照する補正データ
と２回目の主走査方向補正時に参照する補正データと３
回目の主走査方向補正時に参照する補正データおよび４
回目の主走査方向補正時に参照する補正データを異なる
内容でダウンロードする。同一画像データに対して出力
ライン毎に別々の補正を行なうことによって副走査方向
の倍密補正を行なう。主走査方向に関してはドットの処
理順序をＤｃおよびＤｃ４で制御し、補正データを変更
することによって４倍密処理を行なう。

【００５０】《主走査方向の密度変換》図２８および図
２９に主走査方向の密度変換の概要を示す。ドットカウ
ンタＤｃおよびＤｃ４はＲ０およびＲ１に割り振られて
いる。２次ＲＡＭ２０３−２の入力アドレスの上位にＲ
０およびＲ１を代入する。図２８は主走査倍密の概略を
示す説明図で、同一コード情報に対し、先行画素、後行
画素を示すドットカウント情報Ｒ０を付加し、異なる補
正画素情報を２次ＲＡＭ２０３−２によって生成する。
図２８において、Ｒ０＝Ｌｏｗで先行画素が、Ｒ０＝Ｈ
ｉｇｈで後行画素が形成され、１つのコード情報に対し
て倍密度の補正画素を生成している。図２９は主走査４
倍密の概略を示す説明図で、同一のコード情報に対し、
１番目画素、２番目画素、３番目画素、および４番目画
素を示すドットカウント情報を２ビット（Ｒ１、Ｒ０）
付加し、異なる補正画素情報を２次ＲＡＭから生成す
る。Ｒ１＝Ｌｏｗ、Ｒ０＝Ｌｏｗにおいて１番目画素
を、Ｒ１＝Ｌｏｗ、Ｒ０＝Ｈｉｇｈにおいて２番目画素
を、Ｒ１＝Ｈｉｇｈ、Ｒ０＝Ｌｏｗにおいて３番目画素
を、Ｒ１＝Ｈｉｇｈ、Ｒ０＝Ｈｉｇｈにおいて４番目画
素を形成し、１つのコード情報に対して４倍密の補正画
素を生成する。

【００５１】図３０に主走査方向の４倍密補正、ここで
は１００ｄｐｉから４００ｄｐｉへの変換の例を示す。
バッファＲＡＭ１０２に書かれた１００ｄｐｉの画素密
度の画像データをリードイネーブル（ｐｅｎａｂｌｅ）
制御でｐａｃｌｋに同期して読み出す。Ｐ１が読み出さ
れたパラレルデータでｐａｃｌｋ換算で４クロック分の
期間保持される。このＰ１をＰ／Ｓ変換部１０６−２で
シリアルデータに変換する。Ｐ１はＳ１からＳ８までの
８画素相当のデータに変換される。このＰ／Ｓ変換はイ
ネーブル信号ｓｒｅｎａｂｌｅの制御でｗｃｌｋに同期
して実施される。ｗｃｌｋ換算で４クロック分それぞれ
のシリアルデータは保持される。これらの画像データ群
に対し、ジャギー補正部２０３においてコードが生成さ
れる。Ｃ１からＣ８がパターンマッチングによって生成
されたコードデータに対応し、１次ＲＡＭ２０３−２−
１への入力となる。出力も入力コードと同じ時系列で発
生する。Ｐ／Ｓ部１０６−１ではＤｃおよびＤｃ４フラ
グが同時に生成され、２次ＲＡＭ２０３−２−２への入
力フラグとしてＲ１、Ｒ０に変換される。２次ＲＡＭ２
０３−２−２へのコード入力はＲ１、Ｒ０によって４倍
密処理され、４００ｄｐｉの画素密度の補正画像が生成
される。

【００５２】

【発明の効果】以上のように、請求項１記載の発明によ
れば、一時格納する手段を経て多値画像データを選択す
る手段から出力されるまでの間に２ライン同時に書き込
むためのデータ変換と、画像データの多値化とを行うの
で、高速、高精細な書き込み制御を行うことができる。

【００５３】請求項２記載の発明によれば、画像データ
の二値／多値変換が線画像、誤差拡散画像、ディザ処理
画像のいずれにも対応することができ、これによって高
精細な書き込み制御を行うことができる。

【００５４】請求項３記載の発明によれば、二値画像に
おいて副走査方向の密度変換が容易に行え、これにより
高速、高精細な書き込みが可能になる。

【００５５】請求項４記載の発明によれば、二値画像に
おいて、主走査方向の密度変換が用に行え、これにより
高速、高精細な書き込みが可能になるとともに、必要な
パターン補正データを高速でダウンロードすることがで
きる。

【図面の簡単な説明】

【図１】本発明の実施形態に係る画像処理装置の概略構
成を示すブロック図である。

【図２】図１における二値／多値変換部の内部構成を示
す機能ブロック図である。

【図３】図２におけるジャギー補正部のパターンＲＡＭ
へのデータの書き込みを説明するための図である。

【図４】孤立点検出のための検出パターンについて説明
するためのマトリクスのパターンを示す図である。

【図５】ディザ平滑化およびドット平均化処理について
説明するための図である。

【図６】ジャギー補正部の詳細な構成を示すブロック図
である。

【図７】図６における各領域および各領域間の重なり、
領域内の画素数を示す説明図である。

【図８】ジャギー補正部でのパターンマッチングによっ
て生成される補正コードの一覧を示す図である。

【図９】生成コードの一例を示す図である。

【図１０】生成コードの他の例を示す図である。

【図１１】生成コードのさらに他の例を示す図である。

【図１２】多値モードにおける入力段バッファＲＡＭの
入出力制御について説明するためのブロック図である。

【図１３】二値モード、副走査単密における入力段バッ
ファＲＡＭの入出力制御について説明するためのブロッ
ク図である。

【図１４】二値モード、副走査倍密における入力段バッ
ファＲＡＭの入出力制御について説明するためのブロッ
ク図である。

【図１５】二値モード、副走査４倍密バッファＲＡＭの
入出力制御について説明するためのブロック図である。

【図１６】図１３に対応するバッファＲＡＭのトグル制
御の切り替えタイミングを示す図である。

【図１７】図１４に対応するバッファＲＡＭのトグル制
御の切り替えタイミングを示す図である。

【図１８】図１５に対応するバッファＲＡＭのトグル制
御の切り替えタイミングを示す図である。

【図１９】ジャギー補正部の補正ＲＡＭを１次ＲＡＭと
２次ＲＡＭの２段構成としたときのＲＡＭの使用方法を
示す図である。

【図２０】ジャギー補正部の補正ＲＡＭを１次ＲＡＭと
２次ＲＡＭの２段構成としたときのＲＡＭの使用方法を
示す図である。

【図２１】主走査単密、副走査単密の場合のバッファＲ
ＡＭの読み出し制御とＥＶＥＮ、ＯＤＤ各チャンネルの
２次ＲＡＭのデータの内容を各設定モード毎に示す図で
ある。

【図２２】主走査単密、副走査倍密の場合のバッファＲ
ＡＭの読み出し制御とＥＶＥＮ、ＯＤＤ各チャンネルの
２次ＲＡＭのデータの内容を各設定モード毎に示す図で
ある。

【図２３】出力走査単密、副走査４倍密の場合のバッフ
ァＲＡＭの読み出し制御とＥＶＥＮ、ＯＤＤ各チャンネ
ルの２次ＲＡＭのデータの内容を各設定モード毎に示す
図である。

【図２４】出力走査倍密、副走査単密の場合のバッファ
ＲＡＭの読み出し制御とＥＶＥＮ、ＯＤＤ各チャンネル
の２次ＲＡＭのデータの内容を各設定モード毎に示す図
である。

【図２５】主走査倍密、副走査倍密の場合のバッファＲ
ＡＭの読み出し制御とＥＶＥＮ、ＯＤＤ各チャンネルの
２次ＲＡＭのデータの内容を各設定モード毎に示す図で
ある。

【図２６】主走査倍密、副走査４倍密の場合のバッファ
ＲＡＭの読み出し制御とＥＶＥＮ、ＯＤＤ各チャンネル
の２次ＲＡＭのデータの内容を各設定モード毎に示す図
である。

【図２７】主走査４倍密、副走査倍密の場合のバッファ
ＲＡＭの読み出し制御とＥＶＥＮ、ＯＤＤ各チャンネル
の２次ＲＡＭのデータの内容を各設定モード毎に示す図
である。

【図２８】主走査方向の倍密補正変換の概要を示す図で
ある。

【図２９】主走査方向の４倍密変換の概要を示す図であ
る。

【図３０】主走査方向の４倍密補正のタイミングを示す
タイミングチャートである。

【符号の説明】

１０１バス制御部１０２バッファＲＡＭ１０３ＲＡＭ制御部１０４タイミング制御部１０５レジスタ制御部１０６二値画像処理部１０７多値画像処理部１０８分周部２０１画像マトリクス２０２エッジ処理部２０３ジャギー補正部２０３−１コード生成部２０３−２パターンＲＡＭ２０４孤立点検出部２０５誤差拡散エンハンス部２０６ディザ平滑化部２０７２ドット処理部２０８マスク部２０９セレクタ６０１画像マトリクス６０１Ｃコア領域認識部６０１Ｕ上部領域認識部６０１Ｒ右側領域認識部６０１Ｌｏ左領域認識部６０１Ｌｅ右側領域認識部

Claims

【特許請求の範囲】

【請求項１】入力された画像データを処理し、２ライ
ン同時に書き込ませる画像処理装置において、入力データのバス幅を制御する手段と、入力されたデータを一時格納する手段と、この一時格納する手段に対するデータの書き込みと、一
時格納する手段からのデータの読み出しを制御する手段
と、１ラインごとの入力データを２ライン同時に書き込むた
めに２ライン化する手段と、パラレルデータをシリアルデータに変換する手段と、入力された二値画像を多値化する手段と、多値入力データを速度変換する手段と、処理された多値画像データを選択する手段と、少なくとも多値化する手段内の記憶手段に格納された
データのレジスタ制御を行う手段とを備え、前記一時格
納する手段を経て前記多値画像データを選択する手段か
ら出力されるまでに、２ライン同時に書き込むためのデ
ータ変換と、画像データの多値化とを行なうことを特徴
とする画像処理装置。
【請求項２】前記二値画像を多値化する手段は、画像マトリクスを構成する手段と、パターンマッチングによってジャギー補正を行なう手段
と、画像マトリクスの孤立点を検出する手段と、この検出する手段によって検出された孤立点を除去する
手段と、二値誤差拡散処理を行なう手段と、この二値誤差拡散処理を行なう手段によって処理された
画像のテクスチャを除去する手段と、二値ディザ処理する手段と、この二値ディザ処理する手段によって処理された画像を
平滑化する手段と、二値画像のエッジ部を多値化処理する手段と、を含んで
構成されていることを特徴とする請求項１記載の画像処
理装置。
【請求項３】前記一時格納する手段に対する書き込み
および読み出しを制御する手段は、多値モードと二値モードで前記一時格納する手段のアク
セスアドレスを変更する手段と、多値モードと二値モードで副走査方向の単密、２倍密、
４倍密で前記一時格納する手段の書き込みおよび読み出
しのトグル制御を変更させる手段と、読み出し対象となる一時格納する手段を切り替える手段
と、を含んで構成されていることを特徴とする請求項１
記載の画像処理装置。
【請求項４】前記ジャギー補正を行う手段は、補正のためのデータを格納する手段と、この格納する手段の個々のアドレスにそれぞれデータを
書き込む手段と、異なるアドレスに同一データを同時に書き込む手段と、これらの書き込む手段による書き込みをモードに応じて
切り替える手段と、を備えていることを特徴とする請求
項２記載の画像処理装置。