JPH1022801A - 制御素子保護回路 - Google Patents
制御素子保護回路Info
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- JPH1022801A JPH1022801A JP8174832A JP17483296A JPH1022801A JP H1022801 A JPH1022801 A JP H1022801A JP 8174832 A JP8174832 A JP 8174832A JP 17483296 A JP17483296 A JP 17483296A JP H1022801 A JPH1022801 A JP H1022801A
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Abstract
(57)【要約】
【課題】消費電力の小さい制御素子保護回路を提供する
こと。 【解決手段】負荷３に電流が流れることにより生じる電
圧降下を検出し、この検出した電圧降下に対応した電流
を出力するツェナーダイオード２と、このツェナーダイ
オード２が出力する電流を検出するＩＧＢＴ３とを直列
接続してなる電圧・電流検出手段と、この電圧・電流検
出手段の出力に基づいて、負荷８に所定レベル以上の電
流が流れた場合に、ＩＧＢＴ１をオフ状態にする抵抗４
およびｎ型ＭＯＳＦＥＴ１１からなる制御手段を備えて
いる。
こと。 【解決手段】負荷３に電流が流れることにより生じる電
圧降下を検出し、この検出した電圧降下に対応した電流
を出力するツェナーダイオード２と、このツェナーダイ
オード２が出力する電流を検出するＩＧＢＴ３とを直列
接続してなる電圧・電流検出手段と、この電圧・電流検
出手段の出力に基づいて、負荷８に所定レベル以上の電
流が流れた場合に、ＩＧＢＴ１をオフ状態にする抵抗４
およびｎ型ＭＯＳＦＥＴ１１からなる制御手段を備えて
いる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＧＢＴ(Insulat
ed Gate Bipolar Transistor) やエミッタ・スイッチト
・サイリスタ (ＥＳＴ:Emitter Switched Thyristor)等
の電流を制御する電流制御用絶縁ゲート型半導体素子
（制御素子）を過電流等から保護する制御素子保護回路
に関する。
ed Gate Bipolar Transistor) やエミッタ・スイッチト
・サイリスタ (ＥＳＴ:Emitter Switched Thyristor)等
の電流を制御する電流制御用絶縁ゲート型半導体素子
（制御素子）を過電流等から保護する制御素子保護回路
に関する。
【０００２】
【従来の技術】モータ等の負荷を制御するＩＧＢＴ、Ｅ
ＳＴ等の制御素子を過電流から保護する制御素子保護回
路として、従来より、制御素子と並列に分流素子を接続
し、この分流素子に流れる電流が所定レベル以上になっ
たら、制御素子内に流れる電流を低減することにより、
制御素子を保護するというものが提案されている。
ＳＴ等の制御素子を過電流から保護する制御素子保護回
路として、従来より、制御素子と並列に分流素子を接続
し、この分流素子に流れる電流が所定レベル以上になっ
たら、制御素子内に流れる電流を低減することにより、
制御素子を保護するというものが提案されている。
【０００３】図４に、従来の制御素子保護回路８０を示
す。図中、８１は制御入力端子を示しており、この制御
入力端子８１は抵抗体８２を介して分流素子としてのＩ
ＧＢＴ８３および出力素子としてのＩＧＢＴ８４のゲー
ト電極に接続している。ＩＧＢＴ８３（分流素子）はＩ
ＧＢＴ８４（出力素子）よりも小面積のものが使用され
る。
す。図中、８１は制御入力端子を示しており、この制御
入力端子８１は抵抗体８２を介して分流素子としてのＩ
ＧＢＴ８３および出力素子としてのＩＧＢＴ８４のゲー
ト電極に接続している。ＩＧＢＴ８３（分流素子）はＩ
ＧＢＴ８４（出力素子）よりも小面積のものが使用され
る。
【０００４】ＩＧＢＴ８３，８４のドレイン電極は図示
しない負荷につながっており、ＩＧＢＴ８３のソース電
極は抵抗体８５を介して接地され、ＩＧＢＴ８４のソー
ス電極は直接接地されている。
しない負荷につながっており、ＩＧＢＴ８３のソース電
極は抵抗体８５を介して接地され、ＩＧＢＴ８４のソー
ス電極は直接接地されている。
【０００５】また、ＩＧＢＴ８３のソースには、ソース
接地されたＮ型ＭＯＳＦＥＴ８６のゲートが接続されて
いる。このＮ型ＭＯＳＦＥＴ８６のドレイン電極は、ツ
ェナーダイオード８７を介して、ＩＧＢＴ８３，８４の
ゲート電極に接続されている。
接地されたＮ型ＭＯＳＦＥＴ８６のゲートが接続されて
いる。このＮ型ＭＯＳＦＥＴ８６のドレイン電極は、ツ
ェナーダイオード８７を介して、ＩＧＢＴ８３，８４の
ゲート電極に接続されている。
【０００６】このように構成された制御素子保護回路８
０によれば、制御入力端子８１からＩＧＢＴ８３，８４
のゲート電極にターンオン信号が与えられ、ＩＧＢＴ８
３，８４がターンオンする。このような状態で、短絡事
故が発生すると、ＩＧＢＴ８３を通して抵抗体８５に短
絡事故前よりも大きな電流が流れ、抵抗体８５で電圧降
下が生じる。
０によれば、制御入力端子８１からＩＧＢＴ８３，８４
のゲート電極にターンオン信号が与えられ、ＩＧＢＴ８
３，８４がターンオンする。このような状態で、短絡事
故が発生すると、ＩＧＢＴ８３を通して抵抗体８５に短
絡事故前よりも大きな電流が流れ、抵抗体８５で電圧降
下が生じる。
【０００７】この電圧降下によりＮ型ＭＯＳＦＥＴ８６
がオンになり、ツェナーダイオード８７によりＩＧＢＴ
８３，８４のゲート電極に所定レベル以下のゲート電圧
が印加される。このゲート電圧によりＩＧＢＴ８４のゲ
ートが絞られ、ＩＧＢＴ８４のソース・ドレイン間に流
れる電流が減少し、素子破損は防止される。
がオンになり、ツェナーダイオード８７によりＩＧＢＴ
８３，８４のゲート電極に所定レベル以下のゲート電圧
が印加される。このゲート電圧によりＩＧＢＴ８４のゲ
ートが絞られ、ＩＧＢＴ８４のソース・ドレイン間に流
れる電流が減少し、素子破損は防止される。
【０００８】すなわち、この種の制御素子保護回路８０
では、ＩＧＢＴ８３（分流素子）に流れる電流が所定レ
ベル以上になったら、ＩＧＢＴ８４（制御素子）のゲー
トを絞り、これによってＩＧＢＴ８４内に流れる電流を
少なくして、ＩＧＢＴ８４を保護している。このため、
短絡以前にもＩＧＢＴ８３に電流を流す必要があり、消
費電力が増大するという問題がある。
では、ＩＧＢＴ８３（分流素子）に流れる電流が所定レ
ベル以上になったら、ＩＧＢＴ８４（制御素子）のゲー
トを絞り、これによってＩＧＢＴ８４内に流れる電流を
少なくして、ＩＧＢＴ８４を保護している。このため、
短絡以前にもＩＧＢＴ８３に電流を流す必要があり、消
費電力が増大するという問題がある。
【０００９】また、出力素子としてオン時の耐圧が高い
ＩＧＢＴ８４を用いた場合には、短絡事故が起きたとき
に、ＩＧＢＴ８４を完全にオフ状態にしなくても素子破
損を防止できるが、オン時の耐圧が低いＩＧＢＴ８４を
用いた場合には、短絡事故が発生したときに、完全にオ
フ状態にしなければ、素子が破損するという問題を生じ
る。このような問題は、ＩＧＢＴばかりではなく、ＥＳ
Ｔのようにオン時の耐圧がもともと非常に低い制御素子
にも当然当てはまる。
ＩＧＢＴ８４を用いた場合には、短絡事故が起きたとき
に、ＩＧＢＴ８４を完全にオフ状態にしなくても素子破
損を防止できるが、オン時の耐圧が低いＩＧＢＴ８４を
用いた場合には、短絡事故が発生したときに、完全にオ
フ状態にしなければ、素子が破損するという問題を生じ
る。このような問題は、ＩＧＢＴばかりではなく、ＥＳ
Ｔのようにオン時の耐圧がもともと非常に低い制御素子
にも当然当てはまる。
【００１０】
【発明が解決しようとする課題】上述の如く、従来の制
御素子保護回路は、制御素子と並列に接続された分流素
子を有し、この分流素子に流れる電流が所定レベル以上
になったら、制御素子内に流れる電流を低減して、制御
素子を保護するというものであったので、短絡以前にも
分流素子に電流を流す必要があり、消費電力が増大する
という問題があった。本発明は、上記事情を考慮してな
されたもので、その目的とするところは、消費電力を低
減できる制御素子保護回路を提供することにある。
御素子保護回路は、制御素子と並列に接続された分流素
子を有し、この分流素子に流れる電流が所定レベル以上
になったら、制御素子内に流れる電流を低減して、制御
素子を保護するというものであったので、短絡以前にも
分流素子に電流を流す必要があり、消費電力が増大する
という問題があった。本発明は、上記事情を考慮してな
されたもので、その目的とするところは、消費電力を低
減できる制御素子保護回路を提供することにある。
【００１１】
［概要］上記目的を達成するために、本発明に係る制御
素子保護回路（請求項１）は、電源に接続された負荷に
流れる電流を制御する電流制御用絶縁ゲート型半導体素
子を保護する制御素子保護回路において、前記負荷に電
流が流れることにより生じる前記負荷の電圧降下を検出
して、この検出した電圧降下に対応した電流を出力する
電圧検出手段と、この電圧検出手段が出力する電流を検
出する電流検出手段とを直列接続してなる電圧・電流検
出手段と、前記負荷に所定レベル以上の電流が流れた場
合に、前記電圧・電流検出手段の出力に基づいて、前記
電流制御用絶縁ゲート型半導体素子をオフ状態にする制
御手段とを備えていることを特徴とする。
素子保護回路（請求項１）は、電源に接続された負荷に
流れる電流を制御する電流制御用絶縁ゲート型半導体素
子を保護する制御素子保護回路において、前記負荷に電
流が流れることにより生じる前記負荷の電圧降下を検出
して、この検出した電圧降下に対応した電流を出力する
電圧検出手段と、この電圧検出手段が出力する電流を検
出する電流検出手段とを直列接続してなる電圧・電流検
出手段と、前記負荷に所定レベル以上の電流が流れた場
合に、前記電圧・電流検出手段の出力に基づいて、前記
電流制御用絶縁ゲート型半導体素子をオフ状態にする制
御手段とを備えていることを特徴とする。
【００１２】また、本発明に係る他の制御素子保護回路
（請求項２）は、電源に接続された負荷に流れる電流を
制御する電流制御用絶縁ゲート型半導体素子を保護する
制御素子保護回路において、カソードが前記負荷に接続
されたツェナーダイオードで構成され、前記負荷に電流
が流れることにより生じる前記負荷の電圧降下を検出
し、この検出した電圧降下に対応した電流を出力する電
圧検出手段と、一方の第１の主電極が前記ツェナーダイ
オードのアノードに接続された電流検出用絶縁ゲート型
半導体素子で構成され、前記電圧検出手段が出力する電
流を検出する電流検出手段とを直列接続してなり、かつ
電流制御用絶縁ゲート型半導体素子に並列に接続された
電圧・電流検出手段と、この電圧・電流検出手段の出力
に基づいて、前記負荷に所定レベル以上の電流が流れた
場合に、前記電流制御用絶縁ゲート型半導体素子をオフ
状態にする制御手段であって、前記電流検出用絶縁ゲー
ト型半導体素子の他方の第１の主電極に接続された抵抗
と、一方の第２の主電極が前記電流制御用絶縁ゲート型
半導体素子の第１のゲート電極に接続され、他方の第２
の主電極および第２のゲート電極がそれぞれ前記抵抗の
一端および他端に接続されたゲート電圧制御用絶縁ゲー
ト型半導体素子とで構成され、前記負荷に所定レベル以
上の電流が流れた場合に、前記電圧電流検出手段の出力
に基づいて前記電流制御用絶縁ゲート型半導体素子をオ
フ状態にする制御手段とを備えていることを特徴とす
る。
（請求項２）は、電源に接続された負荷に流れる電流を
制御する電流制御用絶縁ゲート型半導体素子を保護する
制御素子保護回路において、カソードが前記負荷に接続
されたツェナーダイオードで構成され、前記負荷に電流
が流れることにより生じる前記負荷の電圧降下を検出
し、この検出した電圧降下に対応した電流を出力する電
圧検出手段と、一方の第１の主電極が前記ツェナーダイ
オードのアノードに接続された電流検出用絶縁ゲート型
半導体素子で構成され、前記電圧検出手段が出力する電
流を検出する電流検出手段とを直列接続してなり、かつ
電流制御用絶縁ゲート型半導体素子に並列に接続された
電圧・電流検出手段と、この電圧・電流検出手段の出力
に基づいて、前記負荷に所定レベル以上の電流が流れた
場合に、前記電流制御用絶縁ゲート型半導体素子をオフ
状態にする制御手段であって、前記電流検出用絶縁ゲー
ト型半導体素子の他方の第１の主電極に接続された抵抗
と、一方の第２の主電極が前記電流制御用絶縁ゲート型
半導体素子の第１のゲート電極に接続され、他方の第２
の主電極および第２のゲート電極がそれぞれ前記抵抗の
一端および他端に接続されたゲート電圧制御用絶縁ゲー
ト型半導体素子とで構成され、前記負荷に所定レベル以
上の電流が流れた場合に、前記電圧電流検出手段の出力
に基づいて前記電流制御用絶縁ゲート型半導体素子をオ
フ状態にする制御手段とを備えていることを特徴とす
る。
【００１３】本発明においては、電流制御用絶縁ゲート
型半導体素子および電流検出用絶縁ゲート型半導体素子
は例えばともにＩＧＢＴである。また、電流検出用絶縁
ゲート型半導体素子は電流制御用絶縁ゲート型半導体素
子よりもしきい値電圧が高いことが好ましい。
型半導体素子および電流検出用絶縁ゲート型半導体素子
は例えばともにＩＧＢＴである。また、電流検出用絶縁
ゲート型半導体素子は電流制御用絶縁ゲート型半導体素
子よりもしきい値電圧が高いことが好ましい。
【００１４】［作用］本発明によれば、電流制御用絶縁
ゲート型半導体素子に流れる電流の検出に負荷の電圧降
下を利用しているので、短絡以前（負荷に所定レベル以
上の電流が流れる前）に制御素子保護回路に電流を流す
必要がなくなり、この結果、消費電力が低減される。
ゲート型半導体素子に流れる電流の検出に負荷の電圧降
下を利用しているので、短絡以前（負荷に所定レベル以
上の電流が流れる前）に制御素子保護回路に電流を流す
必要がなくなり、この結果、消費電力が低減される。
【００１５】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係る制御素子保護回路の等価回路である。
の実施の形態（以下、実施形態という）を説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係る制御素子保護回路の等価回路である。
【００１６】図中、１は電流制御用絶縁ゲート型半導体
素子であるＩＧＢＴを示しており、このＩＧＢＴ１のゲ
ート電極（第１のゲート電極）は抵抗６を介して制御入
力端子７に接続され、そのソース電極は接地点に直接接
続され、そしてそのドレイン電極は負荷８を介して電源
９に接続されているとともに、電圧検出手段としてのツ
ェナーダイオード２のカソードに接続されている。
素子であるＩＧＢＴを示しており、このＩＧＢＴ１のゲ
ート電極（第１のゲート電極）は抵抗６を介して制御入
力端子７に接続され、そのソース電極は接地点に直接接
続され、そしてそのドレイン電極は負荷８を介して電源
９に接続されているとともに、電圧検出手段としてのツ
ェナーダイオード２のカソードに接続されている。
【００１７】ツェナーダイオード２のアノードは抵抗１
０を介して電流検出手段としての電流検出用絶縁ゲート
型半導体素子であるＩＧＢＴ３の一方の第１の主電極で
あるドレイン電極に接続されている。ツェナーダイオー
ド２とＩＧＢＴ３は電圧・電流検出手段を構成してい
る。抵抗１０は、保護回路が働いたときに、ＩＧＢＴ３
のドレイン・ソース間に大きな電流が流れ、ＩＧＢＴ３
が破損するのを防止するために設けてある。
０を介して電流検出手段としての電流検出用絶縁ゲート
型半導体素子であるＩＧＢＴ３の一方の第１の主電極で
あるドレイン電極に接続されている。ツェナーダイオー
ド２とＩＧＢＴ３は電圧・電流検出手段を構成してい
る。抵抗１０は、保護回路が働いたときに、ＩＧＢＴ３
のドレイン・ソース間に大きな電流が流れ、ＩＧＢＴ３
が破損するのを防止するために設けてある。
【００１８】ＩＧＢＴ３のゲート電極は抵抗５を介して
制御入力端子７に接続され、他方の第１の主電極である
そのソース電極は抵抗４を介して接地点に接続され、こ
のソース電極と抵抗４との間、つまり、抵抗４の他端は
ＩＧＢＴ１をオフするためのゲート電圧制御用絶縁ゲー
ト型半導体素子であるＮ型ＭＯＳＦＥＴ１１のゲート電
極（第２のゲート電極）に接続されている。抵抗４とＮ
型ＭＯＳＦＥＴ１１は、ツェナーダイオード２とＩＧＢ
Ｔ３からなる電圧・電流検出手段の出力に基づいて、負
荷８に所定レベル以上の電流が流れた場合に、ＩＧＢＴ
１をオフ状態にする制御手段を構成している。
制御入力端子７に接続され、他方の第１の主電極である
そのソース電極は抵抗４を介して接地点に接続され、こ
のソース電極と抵抗４との間、つまり、抵抗４の他端は
ＩＧＢＴ１をオフするためのゲート電圧制御用絶縁ゲー
ト型半導体素子であるＮ型ＭＯＳＦＥＴ１１のゲート電
極（第２のゲート電極）に接続されている。抵抗４とＮ
型ＭＯＳＦＥＴ１１は、ツェナーダイオード２とＩＧＢ
Ｔ３からなる電圧・電流検出手段の出力に基づいて、負
荷８に所定レベル以上の電流が流れた場合に、ＩＧＢＴ
１をオフ状態にする制御手段を構成している。
【００１９】Ｎ型ＭＯＳＦＥＴ１１の一方の第２の主電
極であるドレイン電極はＩＧＢＴ１のゲート電極（第１
のゲート電極）に接続されているとともに、抵抗６を介
して制御入力端子７に接続されている。また、Ｎ型ＭＯ
ＳＦＥＴ１１の他方の第２の主電極であるソース電極は
抵抗４の他端に接続されているとともに、接地点に接接
続されている。
極であるドレイン電極はＩＧＢＴ１のゲート電極（第１
のゲート電極）に接続されているとともに、抵抗６を介
して制御入力端子７に接続されている。また、Ｎ型ＭＯ
ＳＦＥＴ１１の他方の第２の主電極であるソース電極は
抵抗４の他端に接続されているとともに、接地点に接接
続されている。
【００２０】ここで、ＩＧＢＴ３はＩＧＢＴ１よりも電
流容量が小さく、しきい値電圧がやや高めとなるように
設計してある。この理由は、前者については、保護回路
における消費電力を少なくすること、後者については、
短絡状態でないにもかかわらず、ＩＧＢＴ１よりも先に
ＩＧＢＴ３がオンしてしまうことがないようにするため
である。
流容量が小さく、しきい値電圧がやや高めとなるように
設計してある。この理由は、前者については、保護回路
における消費電力を少なくすること、後者については、
短絡状態でないにもかかわらず、ＩＧＢＴ１よりも先に
ＩＧＢＴ３がオンしてしまうことがないようにするため
である。
【００２１】さらに、ＩＧＢＴ１よりも先にＩＧＢＴ３
がオンすることがないようにするための防止策として、
本実施形態では、ＩＧＢＴ１のゲート容量とＩＧＢＴ１
のゲート電極に接続された抵抗６との積で決まる時定数
τ１が、ＩＧＢＴ３のゲート容量とＩＧＢＴ３のゲート
電極に接続された抵抗５との積で決まる時定数τ２より
も小さくなるように設計してある。具体的には、時定数
差（τ２−τ１）をＩＧＢＴ１の短絡耐量時間未満に設
定してある。
がオンすることがないようにするための防止策として、
本実施形態では、ＩＧＢＴ１のゲート容量とＩＧＢＴ１
のゲート電極に接続された抵抗６との積で決まる時定数
τ１が、ＩＧＢＴ３のゲート容量とＩＧＢＴ３のゲート
電極に接続された抵抗５との積で決まる時定数τ２より
も小さくなるように設計してある。具体的には、時定数
差（τ２−τ１）をＩＧＢＴ１の短絡耐量時間未満に設
定してある。
【００２２】また、ＩＧＢＴ１のオン電圧とＩＧＢＴ３
のオン電圧は等しくなるように設計してある。また、Ｉ
ＧＢＴ３は大きな電流を制御する必要がないので、ＩＧ
ＢＴ１よりも小面積で良い。
のオン電圧は等しくなるように設計してある。また、Ｉ
ＧＢＴ３は大きな電流を制御する必要がないので、ＩＧ
ＢＴ１よりも小面積で良い。
【００２３】次にこのように構成された制御素子保護回
路の動作について説明する。制御入力端子７にオン信号
が入力された状態（ＩＧＢＴ１、ＩＧＢＴ３がオン状
態）で、かつ負荷８が接続されている状態（短絡状態で
はない）の場合、上述したしきい値および時定数の関係
から、ＩＧＢＴ１がＩＧＢＴ３よりも先にオンし、ＩＧ
ＢＴ１のドレイン電位Ｖ１は低下する。
路の動作について説明する。制御入力端子７にオン信号
が入力された状態（ＩＧＢＴ１、ＩＧＢＴ３がオン状
態）で、かつ負荷８が接続されている状態（短絡状態で
はない）の場合、上述したしきい値および時定数の関係
から、ＩＧＢＴ１がＩＧＢＴ３よりも先にオンし、ＩＧ
ＢＴ１のドレイン電位Ｖ１は低下する。
【００２４】ここで、ＩＧＢＴ１，３はそのオン状態時
の内部抵抗は小さいが、電流が流れれば当然、内部抵抗
によるオン電圧を生じる。また、ツェナーダイオード２
に電流が流れるためには、ツェナーダイオード２に所定
レベル以上の電圧（ツェナー電圧）が印加される必要が
ある。
の内部抵抗は小さいが、電流が流れれば当然、内部抵抗
によるオン電圧を生じる。また、ツェナーダイオード２
に電流が流れるためには、ツェナーダイオード２に所定
レベル以上の電圧（ツェナー電圧）が印加される必要が
ある。
【００２５】したがって、オン電圧が生じなければＩＧ
ＢＴ１，３には電流は流れず、ツェナー電圧が生じなけ
ればツェナーダイオード２に電流は流れないということ
になる。
ＢＴ１，３には電流は流れず、ツェナー電圧が生じなけ
ればツェナーダイオード２に電流は流れないということ
になる。
【００２６】今、ＩＧＢＴ１はオン状態であるため、Ｉ
ＧＢＴ１のドレイン電圧Ｖ１は、ＩＧＢＴ１の内部抵抗
によって生じるオン電圧と等しい値となっている。ま
た、ツェナーダイオード２と抵抗１０とＩＧＢＴ３と抵
抗４は直列に接続され、これら２，１０，３，４はＩＧ
ＢＴ１に対して並列に接続されているため、ツェナーダ
イオード２、抵抗１０、ＩＧＢＴ３、抵抗４に印加され
る電圧の総計もＶ１となる。
ＧＢＴ１のドレイン電圧Ｖ１は、ＩＧＢＴ１の内部抵抗
によって生じるオン電圧と等しい値となっている。ま
た、ツェナーダイオード２と抵抗１０とＩＧＢＴ３と抵
抗４は直列に接続され、これら２，１０，３，４はＩＧ
ＢＴ１に対して並列に接続されているため、ツェナーダ
イオード２、抵抗１０、ＩＧＢＴ３、抵抗４に印加され
る電圧の総計もＶ１となる。
【００２７】以上の結果、およびＩＧＢＴ１とＩＧＢＴ
３のオン電圧が等しいことを考えると、短絡状態でない
場合には、ＩＧＢＴ３のオン電圧を確保しようとする
と、ツェナー電圧が確保することができなくなり、逆に
ツェナー電圧を確保しようとすると、ＩＧＢＴ３のオン
電圧が確保できなくなり、したがって、ツェナーダイオ
ード２はオンできない。すなわち、ツェナーダイオード
２が負荷８の電圧降下により検出する電圧はツェナー電
圧より低いので、ツェナーダイオード２に電流は流れな
い。
３のオン電圧が等しいことを考えると、短絡状態でない
場合には、ＩＧＢＴ３のオン電圧を確保しようとする
と、ツェナー電圧が確保することができなくなり、逆に
ツェナー電圧を確保しようとすると、ＩＧＢＴ３のオン
電圧が確保できなくなり、したがって、ツェナーダイオ
ード２はオンできない。すなわち、ツェナーダイオード
２が負荷８の電圧降下により検出する電圧はツェナー電
圧より低いので、ツェナーダイオード２に電流は流れな
い。
【００２８】したがって、短絡状態でない場合には、ツ
ェナーダイオード２、抵抗１０、ＩＧＢＴ３および抵抗
４を介して電流が流れることはない。すなわち、短絡状
態でない場合には、制御素子であるＩＧＢＴ１には電流
が流れるが、制御素子保護回路に電流は流れない。
ェナーダイオード２、抵抗１０、ＩＧＢＴ３および抵抗
４を介して電流が流れることはない。すなわち、短絡状
態でない場合には、制御素子であるＩＧＢＴ１には電流
が流れるが、制御素子保護回路に電流は流れない。
【００２９】一方、負荷８が短絡した場合、負荷８の電
圧降下は零で、ＩＧＢＴ１のドレイン電位Ｖ１は下がら
ず電源９の電圧に等しい電位となる。よって、ツェナー
ダイオード２のツェナー電圧およびＩＧＢＴ３のオン電
圧が確保され、ツェナーダイオード２、抵抗１０、ＩＧ
ＢＴ３および抵抗４を介して電流が流れるようになる。
圧降下は零で、ＩＧＢＴ１のドレイン電位Ｖ１は下がら
ず電源９の電圧に等しい電位となる。よって、ツェナー
ダイオード２のツェナー電圧およびＩＧＢＴ３のオン電
圧が確保され、ツェナーダイオード２、抵抗１０、ＩＧ
ＢＴ３および抵抗４を介して電流が流れるようになる。
【００３０】この結果、上記電流により抵抗４の両端に
電圧降下が発生して、Ｎ型ＭＯＳＦＥＴ１１がオンにな
るので、ＩＧＢＴ１のゲート電極が接地点に接続され
て、ゲート電圧がしきい値電圧以下になる。したがっ
て、ＩＧＢＴ１はオフ状態となり、過電流は流れないの
で短絡から保護される。
電圧降下が発生して、Ｎ型ＭＯＳＦＥＴ１１がオンにな
るので、ＩＧＢＴ１のゲート電極が接地点に接続され
て、ゲート電圧がしきい値電圧以下になる。したがっ
て、ＩＧＢＴ１はオフ状態となり、過電流は流れないの
で短絡から保護される。
【００３１】また、本実施形態では、ＩＧＢＴ１のゲー
ト電極は抵抗６を介して制御入力端子７に接続され、Ｉ
ＧＢＴ３のゲート電極は抵抗５を介して制御入力端子７
に接続されている。すなわち、ＩＧＢＴ１とＩＧＢＴ３
のゲート電圧は共通化されていない。
ト電極は抵抗６を介して制御入力端子７に接続され、Ｉ
ＧＢＴ３のゲート電極は抵抗５を介して制御入力端子７
に接続されている。すなわち、ＩＧＢＴ１とＩＧＢＴ３
のゲート電圧は共通化されていない。
【００３２】これはゲート電圧を共通にすると、短絡状
態が生じて保護回路が働いてＩＧＢＴ１がオフした後、
ＩＧＢＴ１をオフにしたート電圧がＩＧＢＴ３のゲート
電極にも印加されてＩＧＢＴ３がオフになる結果、保護
回路が働かなくなってＩＧＢＴ１が再びオンになり、さ
らに再び保護回路が働いてＩＧＢＴ１がオフするという
ループを繰り返して、ＩＧＢＴ１に断続的に電圧が印加
され、やがてＩＧＢＴ１が破壊されるという問題が生じ
るからである。
態が生じて保護回路が働いてＩＧＢＴ１がオフした後、
ＩＧＢＴ１をオフにしたート電圧がＩＧＢＴ３のゲート
電極にも印加されてＩＧＢＴ３がオフになる結果、保護
回路が働かなくなってＩＧＢＴ１が再びオンになり、さ
らに再び保護回路が働いてＩＧＢＴ１がオフするという
ループを繰り返して、ＩＧＢＴ１に断続的に電圧が印加
され、やがてＩＧＢＴ１が破壊されるという問題が生じ
るからである。
【００３３】なお、本実施形態ではＩＧＢＴ１とＩＧＢ
Ｔ３のオン電圧を同じにしたが、要は短絡状態でないと
きに、ツェナーダイオード２とＩＧＢＴ３がともにオン
状態にならないようにオン電圧およびツェナー電圧を選
べば良い。
Ｔ３のオン電圧を同じにしたが、要は短絡状態でないと
きに、ツェナーダイオード２とＩＧＢＴ３がともにオン
状態にならないようにオン電圧およびツェナー電圧を選
べば良い。
【００３４】本発明者は短絡状態を擬似的に作り出して
本実施形態の制御素子保護回路を評価してみた。図２
に、その結果である制御素子保護回路に矩形波を印加し
たときの動作波形図を示す。測定において、制御素子で
あるＩＧＢＴ１以外は全てディスクリート素子を使用し
た。
本実施形態の制御素子保護回路を評価してみた。図２
に、その結果である制御素子保護回路に矩形波を印加し
たときの動作波形図を示す。測定において、制御素子で
あるＩＧＢＴ１以外は全てディスクリート素子を使用し
た。
【００３５】ここでは、図２（ａ）に示すように、制御
入力端子７に入力電圧ＶINを時刻ｔ1 から時刻ｔ4 まで
の間印加した。また、フォトカプラとＮ型ＭＯＳＦＥＴ
を使用して、図２（ｂ）に示すように、フォトカプラで
制御される負荷に並列に接続したＮ型ＭＯＳＦＥＴのゲ
ート電極にしきい値電圧以上のゲート電圧ＶGSを時刻ｔ
2 からｔ3 までの間印加して、短絡状態を擬似的に作り
出した。
入力端子７に入力電圧ＶINを時刻ｔ1 から時刻ｔ4 まで
の間印加した。また、フォトカプラとＮ型ＭＯＳＦＥＴ
を使用して、図２（ｂ）に示すように、フォトカプラで
制御される負荷に並列に接続したＮ型ＭＯＳＦＥＴのゲ
ート電極にしきい値電圧以上のゲート電圧ＶGSを時刻ｔ
2 からｔ3 までの間印加して、短絡状態を擬似的に作り
出した。
【００３６】このときのＩＧＢＴ３のゲート電圧ＶG3、
およびＩＧＢＴ１のゲート電圧ＶG1の波形をそれぞれ図
２（ｃ）、図２（ｄ）に示す。図２（ｄ）に示されるよ
うに、短絡が起こると直ちに保護回路が動作し、制御素
子であるＩＧＢＴ１のゲート電圧はしきい値電圧以下と
なり、ＩＧＢＴ１は完全にオフ状態となり、確実に保護
される。
およびＩＧＢＴ１のゲート電圧ＶG1の波形をそれぞれ図
２（ｃ）、図２（ｄ）に示す。図２（ｄ）に示されるよ
うに、短絡が起こると直ちに保護回路が動作し、制御素
子であるＩＧＢＴ１のゲート電圧はしきい値電圧以下と
なり、ＩＧＢＴ１は完全にオフ状態となり、確実に保護
される。
【００３７】なお、短絡状態ではない場合のＩＧＢＴ１
のゲート電圧ＶG1の波形は、時刻ｔ1 から時刻ｔ2 まで
の期間は短絡状態の場合と同じ実線で示した波形とな
り、時刻ｔ2 から時刻ｔ4 までの期間は破線で示した波
形となる。これは、ＩＧＢＴ１のゲート容量と抵抗６に
よる時定数、ＩＧＢＴ３のゲート容量と抵抗５による時
定数から決定される。 （第２の実施形態）図３は、本発明の第２の実施形態に
係る制御素子保護回路の等価回路である。
のゲート電圧ＶG1の波形は、時刻ｔ1 から時刻ｔ2 まで
の期間は短絡状態の場合と同じ実線で示した波形とな
り、時刻ｔ2 から時刻ｔ4 までの期間は破線で示した波
形となる。これは、ＩＧＢＴ１のゲート容量と抵抗６に
よる時定数、ＩＧＢＴ３のゲート容量と抵抗５による時
定数から決定される。 （第２の実施形態）図３は、本発明の第２の実施形態に
係る制御素子保護回路の等価回路である。
【００３８】図中、２１は電流制御用絶縁ゲート型半導
体素子であるＩＧＢＴを示している。このＩＧＢＴ２１
のゲート電極は抵抗２６を介して制御入力端子２７に、
そのソース電極は接地点に直接接続されており、そのド
レイン電極は負荷２８を介して電源３０に接続されてい
るとともに、電圧検出手段としてのＮ型ＭＯＳＦＥＴ２
２のゲート電極にも接続されている。
体素子であるＩＧＢＴを示している。このＩＧＢＴ２１
のゲート電極は抵抗２６を介して制御入力端子２７に、
そのソース電極は接地点に直接接続されており、そのド
レイン電極は負荷２８を介して電源３０に接続されてい
るとともに、電圧検出手段としてのＮ型ＭＯＳＦＥＴ２
２のゲート電極にも接続されている。
【００３９】Ｎ型ＭＯＳＦＥＴ２２のソース電極は抵抗
３１を介して電流検出用絶縁ゲート型半導体素子として
のＩＧＢＴ２３のドレイン電極に接続され、ドレイン電
極は電源３０に接続されている。Ｎ型ＭＯＳＦＥＴ２２
とＩＧＢＴ２３は電圧・電流検出手段を構成している。
抵抗３１は、保護回路が働いたときに、Ｎ型ＭＯＳＦＥ
Ｔ２２およびＩＧＢＴ２３のドレイン・ソース間に過電
流が流れて、これら素子２２，２３が破損するのを防止
するために設けてある。
３１を介して電流検出用絶縁ゲート型半導体素子として
のＩＧＢＴ２３のドレイン電極に接続され、ドレイン電
極は電源３０に接続されている。Ｎ型ＭＯＳＦＥＴ２２
とＩＧＢＴ２３は電圧・電流検出手段を構成している。
抵抗３１は、保護回路が働いたときに、Ｎ型ＭＯＳＦＥ
Ｔ２２およびＩＧＢＴ２３のドレイン・ソース間に過電
流が流れて、これら素子２２，２３が破損するのを防止
するために設けてある。
【００４０】ＩＧＢＴ２３のゲート電極は抵抗２５を介
して制御入力端子２７に接続され、そのソース電極は抵
抗２４を介して接地点に接続されているとともに、ＩＧ
ＢＴ２１をオフするためのゲート電圧制御用絶縁ゲート
型半導体素子であるＮ型ＭＯＳＦＥＴ２９のゲート電極
にも接続されている。抵抗２４とＮ型ＭＯＳＦＥＴ２９
は、Ｎ型ＭＯＳＦＥＴ２２とＩＧＢＴ２３からなる電圧
・電流検出手段の出力に基づいて、負荷２８に所定レベ
ル以上の電流が流れた場合に、ＩＧＢＴ２１をオフ状態
にする制御手段を構成している。
して制御入力端子２７に接続され、そのソース電極は抵
抗２４を介して接地点に接続されているとともに、ＩＧ
ＢＴ２１をオフするためのゲート電圧制御用絶縁ゲート
型半導体素子であるＮ型ＭＯＳＦＥＴ２９のゲート電極
にも接続されている。抵抗２４とＮ型ＭＯＳＦＥＴ２９
は、Ｎ型ＭＯＳＦＥＴ２２とＩＧＢＴ２３からなる電圧
・電流検出手段の出力に基づいて、負荷２８に所定レベ
ル以上の電流が流れた場合に、ＩＧＢＴ２１をオフ状態
にする制御手段を構成している。
【００４１】Ｎ型ＭＯＳＦＥＴ２９のソース電極は接地
点に直接接続され、そのドレイン電極は抵抗２６を介し
て制御入力端子２７に接続されている。ここで、ＩＧＢ
Ｔ２３はＩＧＢＴ２１よりも電流容量が小さく、しきい
値電圧がやや高めとなるように設計してある。この理由
は、前者については、保護回路における消費電力を少な
くすること、後者については、短絡状態でないにもかか
わらず、ＩＧＢＴ２１よりも先にＩＧＢＴ２３がオンし
てしまうことがないようにするためである。
点に直接接続され、そのドレイン電極は抵抗２６を介し
て制御入力端子２７に接続されている。ここで、ＩＧＢ
Ｔ２３はＩＧＢＴ２１よりも電流容量が小さく、しきい
値電圧がやや高めとなるように設計してある。この理由
は、前者については、保護回路における消費電力を少な
くすること、後者については、短絡状態でないにもかか
わらず、ＩＧＢＴ２１よりも先にＩＧＢＴ２３がオンし
てしまうことがないようにするためである。
【００４２】さらに、ＩＧＢＴ２１よりも先にＩＧＢＴ
２３がオンすることがないようにするための防止策とし
て、本実施形態では、ＩＧＢＴ２１のゲート容量とＩＧ
ＢＴ２１のゲート電極に接続された抵抗２６との積で決
まる時定数τ１が、ＩＧＢＴ２３のゲート容量とＩＧＢ
Ｔ２３のゲート電極に接続された抵抗２５との積で決ま
る時定数τ２よりも小さくなるように設計してある。具
体的には、時定数差（τ２−τ１）をＩＧＢＴ２１の短
絡耐量時間未満に設定してある。
２３がオンすることがないようにするための防止策とし
て、本実施形態では、ＩＧＢＴ２１のゲート容量とＩＧ
ＢＴ２１のゲート電極に接続された抵抗２６との積で決
まる時定数τ１が、ＩＧＢＴ２３のゲート容量とＩＧＢ
Ｔ２３のゲート電極に接続された抵抗２５との積で決ま
る時定数τ２よりも小さくなるように設計してある。具
体的には、時定数差（τ２−τ１）をＩＧＢＴ２１の短
絡耐量時間未満に設定してある。
【００４３】また、ＩＧＢＴ２１のオン電圧とＩＧＢＴ
２３のオン電圧は等しくなるように設計してある。ま
た、ＩＧＢＴ２３は大きな電流を制御する必要がないの
で、ＩＧＢＴ２１よりも小面積で良い。
２３のオン電圧は等しくなるように設計してある。ま
た、ＩＧＢＴ２３は大きな電流を制御する必要がないの
で、ＩＧＢＴ２１よりも小面積で良い。
【００４４】次にこのように構成された制御素子保護回
路の動作について説明する。制御入力端子２７にオン信
号が入力された状態（ＩＧＢＴ２１、ＩＧＢＴ２３がオ
ン状態）で、かつ負荷２８が接続されている状態（短絡
状態ではない）の場合、上述したしきい値および時定数
の関係から、ＩＧＢＴ２１がＩＧＢＴ２３よりも先にオ
ンし、ＩＧＢＴ２１のドレイン電位Ｖ１は低下する。
路の動作について説明する。制御入力端子２７にオン信
号が入力された状態（ＩＧＢＴ２１、ＩＧＢＴ２３がオ
ン状態）で、かつ負荷２８が接続されている状態（短絡
状態ではない）の場合、上述したしきい値および時定数
の関係から、ＩＧＢＴ２１がＩＧＢＴ２３よりも先にオ
ンし、ＩＧＢＴ２１のドレイン電位Ｖ１は低下する。
【００４５】ここで、ＩＧＢＴ２１，２３はそのオン状
態時の内部抵抗は小さいが、電流が流れれば当然、内部
抵抗によるオン電圧を生じる。また、Ｎ型ＭＯＳＦＥＴ
２２に電流が流れるためには、Ｎ型ＭＯＳＦＥＴ２２の
ゲート電極にしきい値電圧以上のゲート電圧が印加され
る必要がある。
態時の内部抵抗は小さいが、電流が流れれば当然、内部
抵抗によるオン電圧を生じる。また、Ｎ型ＭＯＳＦＥＴ
２２に電流が流れるためには、Ｎ型ＭＯＳＦＥＴ２２の
ゲート電極にしきい値電圧以上のゲート電圧が印加され
る必要がある。
【００４６】今、ＩＧＢＴ２１はオン状態であるため、
ＩＧＢＴ２１のドレイン電圧Ｖ１は、ＩＧＢＴ２１の内
部抵抗によって生じるオン電圧と等しい値となってい
る。また、Ｎ型ＭＯＳＦＥＴ２２と抵抗３１とＩＧＢＴ
２３と抵抗２４は直列に接続され、これらはＩＧＢＴ２
１に対して並列に接続されているため、これらに印加さ
れる電圧の総計もＶ１となる。
ＩＧＢＴ２１のドレイン電圧Ｖ１は、ＩＧＢＴ２１の内
部抵抗によって生じるオン電圧と等しい値となってい
る。また、Ｎ型ＭＯＳＦＥＴ２２と抵抗３１とＩＧＢＴ
２３と抵抗２４は直列に接続され、これらはＩＧＢＴ２
１に対して並列に接続されているため、これらに印加さ
れる電圧の総計もＶ１となる。
【００４７】以上の結果、およびＩＧＢＴ２１とＩＧＢ
Ｔ２３のオン電圧が等しいことを考えると、短絡状態で
ない場合には、ＩＧＢＴ２３のオン電圧を確保しようと
すると、Ｎ型ＭＯＳＦＥＴ２２のゲート・ソース間電圧
を確保することができなくなり、逆にＮ型ＭＯＳＦＥＴ
２２のゲート・ソース間電圧を確保しようとすると、Ｉ
ＧＢＴ２３のオン電圧を確保できなくなり、したがっ
て、Ｎ型ＭＯＳＦＥＴ２２はオンできない。すなわち、
Ｎ型ＭＯＳＦＥＴ２２が負荷２８の電圧降下により検出
するゲート・ソース間電圧はしきい値電圧より低いの
で、Ｎ型ＭＯＳＦＥＴ２２に電流は流れない。
Ｔ２３のオン電圧が等しいことを考えると、短絡状態で
ない場合には、ＩＧＢＴ２３のオン電圧を確保しようと
すると、Ｎ型ＭＯＳＦＥＴ２２のゲート・ソース間電圧
を確保することができなくなり、逆にＮ型ＭＯＳＦＥＴ
２２のゲート・ソース間電圧を確保しようとすると、Ｉ
ＧＢＴ２３のオン電圧を確保できなくなり、したがっ
て、Ｎ型ＭＯＳＦＥＴ２２はオンできない。すなわち、
Ｎ型ＭＯＳＦＥＴ２２が負荷２８の電圧降下により検出
するゲート・ソース間電圧はしきい値電圧より低いの
で、Ｎ型ＭＯＳＦＥＴ２２に電流は流れない。
【００４８】したがって、短絡状態でない場合には、Ｎ
型ＭＯＳＦＥＴ２２、抵抗３１、ＩＧＢＴ２３および抵
抗２４を介して電流が流れることはない。すなわち、制
御素子であるＩＧＢＴ２１には電流が流れるが、短絡状
態でない場合には、制御素子保護回路に電流は流れな
い。
型ＭＯＳＦＥＴ２２、抵抗３１、ＩＧＢＴ２３および抵
抗２４を介して電流が流れることはない。すなわち、制
御素子であるＩＧＢＴ２１には電流が流れるが、短絡状
態でない場合には、制御素子保護回路に電流は流れな
い。
【００４９】一方、負荷２８が短絡した場合、負荷２８
の電圧降下は零で、ＩＧＢＴ２１のドレイン電位Ｖ１は
電源３０の電圧に等しい電位となる。よって、Ｎ型ＭＯ
ＳＦＥＴ２２のゲート・ソース間電圧およびＩＧＢＴ２
３のオン電圧が確保され、Ｎ型ＭＯＳＦＥＴ２２、抵抗
３１、ＩＧＢＴ２３および抵抗２４を介して電流が流れ
るようになる。
の電圧降下は零で、ＩＧＢＴ２１のドレイン電位Ｖ１は
電源３０の電圧に等しい電位となる。よって、Ｎ型ＭＯ
ＳＦＥＴ２２のゲート・ソース間電圧およびＩＧＢＴ２
３のオン電圧が確保され、Ｎ型ＭＯＳＦＥＴ２２、抵抗
３１、ＩＧＢＴ２３および抵抗２４を介して電流が流れ
るようになる。
【００５０】この結果、上記電流により抵抗２４の両端
に電圧降下が発生して、Ｎ型ＭＯＳＦＥＴ２９がオンに
なるので、ＩＧＢＴ２１のゲート電極が接地点に接続さ
れて、そのゲート電圧がしきい値電圧以下になる。した
がって、ＩＧＢＴ２１はオフ状態となり、過電流は流れ
ないので短絡から保護される。
に電圧降下が発生して、Ｎ型ＭＯＳＦＥＴ２９がオンに
なるので、ＩＧＢＴ２１のゲート電極が接地点に接続さ
れて、そのゲート電圧がしきい値電圧以下になる。した
がって、ＩＧＢＴ２１はオフ状態となり、過電流は流れ
ないので短絡から保護される。
【００５１】また、本実施形態では、ＩＧＢＴ２１のゲ
ート電極は抵抗２６を介して制御入力端子２７に接続さ
れ、ＩＧＢＴ２３のゲート電極は抵抗２５を介して制御
入力端子２７に接続されている。すなわち、ＩＧＢＴ２
１とＩＧＢＴ２３のゲート電圧は共通化されていない。
ート電極は抵抗２６を介して制御入力端子２７に接続さ
れ、ＩＧＢＴ２３のゲート電極は抵抗２５を介して制御
入力端子２７に接続されている。すなわち、ＩＧＢＴ２
１とＩＧＢＴ２３のゲート電圧は共通化されていない。
【００５２】これはゲート電圧を共通にすると、短絡状
態が生じて保護回路が働いてＩＧＢＴ２１がオフした
後、ＩＧＢＴ２１をオフにしたゲート電圧がＩＧＢＴ２
３のゲート電極にも印加されてＩＧＢＴ２３がオフにな
る結果、保護回路が働なくなってＩＧＢＴ２１が再びオ
ンになり、さらに再び保護回路が働いてＩＧＢＴ２１が
オフするというループを繰り返して、ＩＧＢＴ２１に断
続的に電圧が印加され、やがてＩＧＢＴ２１が破壊され
るという問題が生じるからである。
態が生じて保護回路が働いてＩＧＢＴ２１がオフした
後、ＩＧＢＴ２１をオフにしたゲート電圧がＩＧＢＴ２
３のゲート電極にも印加されてＩＧＢＴ２３がオフにな
る結果、保護回路が働なくなってＩＧＢＴ２１が再びオ
ンになり、さらに再び保護回路が働いてＩＧＢＴ２１が
オフするというループを繰り返して、ＩＧＢＴ２１に断
続的に電圧が印加され、やがてＩＧＢＴ２１が破壊され
るという問題が生じるからである。
【００５３】なお、本実施形態ではＩＧＢＴ２１とＩＧ
ＢＴ２３のオン電圧を同じにしたが、要は短絡状態でな
いときに、Ｎ型ＭＯＳＦＥＴ２２とＩＧＢＴ２３がとも
にオン状態にならないようにオン電圧およびゲート・ソ
ース間電圧を選べば良い。
ＢＴ２３のオン電圧を同じにしたが、要は短絡状態でな
いときに、Ｎ型ＭＯＳＦＥＴ２２とＩＧＢＴ２３がとも
にオン状態にならないようにオン電圧およびゲート・ソ
ース間電圧を選べば良い。
【００５４】また、本実施形態の制御素子保護回路を第
１の実施形態と同様に評価を行なったところ、図２と同
様の動作波形が観察され、短絡が起こると直ちに保護回
路が動作し、制御素子であるＩＧＢＴ２１のゲート電圧
はしきい値電圧以下となり、ＩＧＢＴ２１は完全にオフ
状態となり、確実に保護されることを確認した。
１の実施形態と同様に評価を行なったところ、図２と同
様の動作波形が観察され、短絡が起こると直ちに保護回
路が動作し、制御素子であるＩＧＢＴ２１のゲート電圧
はしきい値電圧以下となり、ＩＧＢＴ２１は完全にオフ
状態となり、確実に保護されることを確認した。
【００５５】なお、本発明は上述した実施形態に限定さ
れるものではない。例えば、上記実施形態では、電流制
御用絶縁ゲート型半導体素子としてＩＧＢＴを用いた場
合について説明したが、本発明はＥＳＴ等の他の制御素
子を用いた場合にも適用できる。
れるものではない。例えば、上記実施形態では、電流制
御用絶縁ゲート型半導体素子としてＩＧＢＴを用いた場
合について説明したが、本発明はＥＳＴ等の他の制御素
子を用いた場合にも適用できる。
【００５６】また、上記実施形態では、電流検出用絶縁
ゲート型半導体素子としてＩＧＢＴを用いた場合につい
て説明したが、本発明はＥＳＴ、ＭＯＳＦＥＴ等の他の
制御素子を用いた場合にも適用できる。
ゲート型半導体素子としてＩＧＢＴを用いた場合につい
て説明したが、本発明はＥＳＴ、ＭＯＳＦＥＴ等の他の
制御素子を用いた場合にも適用できる。
【００５７】また、上記実施形態では、ゲート電圧制御
用型半導体素子としてＭＯＳＦＥＴを用いた場合につい
て説明したが、本発明はＩＧＢＴ、ＥＳＴ等の他の制御
素子を用いた場合にも適用できる。その他、本発明の要
旨を逸脱しない範囲で、種々変形して実施可能である。
用型半導体素子としてＭＯＳＦＥＴを用いた場合につい
て説明したが、本発明はＩＧＢＴ、ＥＳＴ等の他の制御
素子を用いた場合にも適用できる。その他、本発明の要
旨を逸脱しない範囲で、種々変形して実施可能である。
【００５８】
【発明の効果】以上詳述したように本発明によれば、電
流制御用絶縁ゲート型半導体素子に流れる電流の検出に
負荷の電圧降下を利用しているので、短絡以前（負荷に
所定レベル以上の電流が流れる前）に制御素子保護回路
に電流を流す必要がなくなり、この結果、消費電力を低
減できるようになる。
流制御用絶縁ゲート型半導体素子に流れる電流の検出に
負荷の電圧降下を利用しているので、短絡以前（負荷に
所定レベル以上の電流が流れる前）に制御素子保護回路
に電流を流す必要がなくなり、この結果、消費電力を低
減できるようになる。
【図１】本発明の第１の実施態様に係る制御素子保護回
路を示す等価回路
路を示す等価回路
【図２】図１の制御素子保護回路の動作を示すタイムチ
ャート
ャート
【図３】本発明の第２の実施態様に係る制御素子保護回
路を示す等価回路
路を示す等価回路
【図４】従来の制御素子保護回路を示す等価回路
１…ＩＧＢＴ（電流制御用絶縁ゲート型半導体素子） ２…ツェナーダイオード（電圧検出手段） ３…ＩＧＢＴ（電流検出手段、電流検出用絶縁ゲート型
半導体素子） ４…抵抗（制御手段） ５…抵抗 ６…抵抗 ７…制御入力端子 ８…負荷 ９…電源 １０…抵抗 １１…Ｎ型ＭＯＳＦＥＴ（制御手段、ゲート電圧制御用
絶縁ゲート型半導体素子） ２１…ＩＧＢＴ（電流制御用絶縁ゲート型半導体素子） ２２…Ｎ型ＭＯＳＦＥＴ（電圧検出手段） ２３…ＩＧＢＴ（電流検出手段、電流検出用絶縁ゲート
型半導体素子） ２４…抵抗（制御手段） ２５…抵抗 ２６…抵抗 ２７…制御入力端子 ２８…負荷 ２９…Ｎ型ＭＯＳＦＥＴ（制御手段） ３０…電源 ３１…抵抗
半導体素子） ４…抵抗（制御手段） ５…抵抗 ６…抵抗 ７…制御入力端子 ８…負荷 ９…電源 １０…抵抗 １１…Ｎ型ＭＯＳＦＥＴ（制御手段、ゲート電圧制御用
絶縁ゲート型半導体素子） ２１…ＩＧＢＴ（電流制御用絶縁ゲート型半導体素子） ２２…Ｎ型ＭＯＳＦＥＴ（電圧検出手段） ２３…ＩＧＢＴ（電流検出手段、電流検出用絶縁ゲート
型半導体素子） ２４…抵抗（制御手段） ２５…抵抗 ２６…抵抗 ２７…制御入力端子 ２８…負荷 ２９…Ｎ型ＭＯＳＦＥＴ（制御手段） ３０…電源 ３１…抵抗
Claims (2)
- 【請求項１】電源に接続された負荷に流れる電流を制御
する電流制御用絶縁ゲート型半導体素子を保護する制御
素子保護回路において、 前記負荷に電流が流れることにより生じる前記負荷の電
圧降下を検出して、この検出した電圧降下に対応した電
流を出力する電圧検出手段と、この電圧検出手段が出力
する電流を検出する電流検出手段とを直列接続してなる
電圧・電流検出手段と、 前記負荷に所定レベル以上の電流が流れた場合に、前記
電圧・電流検出手段の出力に基づいて、前記電流制御用
絶縁ゲート型半導体素子をオフ状態にする制御手段とを
具備してなることを特徴とする制御素子保護回路。 - 【請求項２】電源に接続された負荷に流れる電流を制御
する電流制御用絶縁ゲート型半導体素子を保護する制御
素子保護回路において、 カソードが前記負荷に接続されたツェナーダイオードで
構成され、前記負荷に電流が流れることにより生じる前
記負荷の電圧降下を検出し、この検出した電圧降下に対
応した電流を出力する電圧検出手段と、一方の第１の主
電極が前記ツェナーダイオードのアノードに接続された
電流検出用絶縁ゲート型半導体素子で構成され、前記電
圧検出手段が出力する電流を検出する電流検出手段とを
直列接続してなり、かつ電流制御用絶縁ゲート型半導体
素子に並列に接続された電圧・電流検出手段と、 この電圧・電流検出手段の出力に基づいて、前記負荷に
所定レベル以上の電流が流れた場合に、前記電流制御用
絶縁ゲート型半導体素子をオフ状態にする制御手段であ
って、前記電流検出用絶縁ゲート型半導体素子の他方の
第１の主電極に接続された抵抗と、一方の第２の主電極
が前記電流制御用絶縁ゲート型半導体素子の第１のゲー
ト電極に接続され、他方の第２の主電極および第２のゲ
ート電極がそれぞれ前記抵抗の一端および他端に接続さ
れたゲート電圧制御用絶縁ゲート型半導体素子とで構成
され、前記負荷に所定レベル以上の電流が流れた場合
に、前記電圧電流検出手段の出力に基づいて前記電流制
御用絶縁ゲート型半導体素子をオフ状態にする制御手段
とを具備してなることを特徴とする制御素子保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8174832A JPH1022801A (ja) | 1996-07-04 | 1996-07-04 | 制御素子保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8174832A JPH1022801A (ja) | 1996-07-04 | 1996-07-04 | 制御素子保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1022801A true JPH1022801A (ja) | 1998-01-23 |
Family
ID=15985444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8174832A Pending JPH1022801A (ja) | 1996-07-04 | 1996-07-04 | 制御素子保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1022801A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000072433A1 (fr) * | 1999-05-19 | 2000-11-30 | Kansai Research Institute | Circuit de commutation |
| CN103138737A (zh) * | 2011-12-02 | 2013-06-05 | 大陆汽车电子(芜湖)有限公司 | 单通道多电平输入电路及方法 |
| CN103138596A (zh) * | 2011-11-25 | 2013-06-05 | 三菱电机株式会社 | 逆变器装置以及具备逆变器装置的空气调节器 |
| CN111510048A (zh) * | 2019-01-08 | 2020-08-07 | 丰田自动车株式会社 | 电力变换装置 |
-
1996
- 1996-07-04 JP JP8174832A patent/JPH1022801A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000072433A1 (fr) * | 1999-05-19 | 2000-11-30 | Kansai Research Institute | Circuit de commutation |
| CN103138596A (zh) * | 2011-11-25 | 2013-06-05 | 三菱电机株式会社 | 逆变器装置以及具备逆变器装置的空气调节器 |
| JP2013115855A (ja) * | 2011-11-25 | 2013-06-10 | Mitsubishi Electric Corp | インバータ装置、およびそれを備えた空気調和機 |
| EP2597767A3 (en) * | 2011-11-25 | 2014-08-06 | Mitsubishi Electric Corporation | Inverter device and air conditioner including the same |
| US8884560B2 (en) | 2011-11-25 | 2014-11-11 | Mitsubishi Electric Corporation | Inverter device and air conditioner including the same |
| CN103138737A (zh) * | 2011-12-02 | 2013-06-05 | 大陆汽车电子(芜湖)有限公司 | 单通道多电平输入电路及方法 |
| CN111510048A (zh) * | 2019-01-08 | 2020-08-07 | 丰田自动车株式会社 | 电力变换装置 |
| CN111510048B (zh) * | 2019-01-08 | 2023-04-28 | 株式会社电装 | 电力变换装置 |
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