JPH05206748A - 電界効果トランジスタのための保護回路 - Google Patents
電界効果トランジスタのための保護回路Info
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- JPH05206748A JPH05206748A JP4236507A JP23650792A JPH05206748A JP H05206748 A JPH05206748 A JP H05206748A JP 4236507 A JP4236507 A JP 4236507A JP 23650792 A JP23650792 A JP 23650792A JP H05206748 A JPH05206748 A JP H05206748A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
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- Protection Of Static Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 電力消費が少なく、かつオン抵抗を上昇させ
ることなく適確にパワーデバイスを保護できるようにす
る。 【構成】 電界効果トランジスタ（１２）のための短絡
保護を与えるための保護回路（１０）が提供される。こ
の保護回路は電界効果トランジスタのゲートおよびドレ
イン電極に現われる電圧が共に論理ハイの電圧レベルで
ある場合を検出し、かつ電界効果トランジスタをターン
オフするよう応答し、それにより電界効果トランジスタ
の損傷を防止する。
ることなく適確にパワーデバイスを保護できるようにす
る。 【構成】 電界効果トランジスタ（１２）のための短絡
保護を与えるための保護回路（１０）が提供される。こ
の保護回路は電界効果トランジスタのゲートおよびドレ
イン電極に現われる電圧が共に論理ハイの電圧レベルで
ある場合を検出し、かつ電界効果トランジスタをターン
オフするよう応答し、それにより電界効果トランジスタ
の損傷を防止する。
Description
【０００１】
【産業上の利用分野】この発明は、電気回路に関し、例
えば、電界効果トランジスタ（ｆｉｅｌｄｅｆｆｅｃｔ
ｔｒａｎｓｉｓｔｏｒ）のための短絡（ｓｈｏｒｔ−
ｃｉｒｃｕｉｔ）保護を与える回路に関する。
えば、電界効果トランジスタ（ｆｉｅｌｄｅｆｆｅｃｔ
ｔｒａｎｓｉｓｔｏｒ）のための短絡（ｓｈｏｒｔ−
ｃｉｒｃｕｉｔ）保護を与える回路に関する。
【０００２】
【従来の技術】パワーデバイスに対する短絡保護が必要
とされる数多くの用途が電気的システムには存在する。
例えば、パワーデバイスに結合された負荷が不注意によ
りショートすると、そのパワーデバイスは高い電圧で過
剰電流を流しこれは典型的にはそのパワーデバイスの破
壊につながる。
とされる数多くの用途が電気的システムには存在する。
例えば、パワーデバイスに結合された負荷が不注意によ
りショートすると、そのパワーデバイスは高い電圧で過
剰電流を流しこれは典型的にはそのパワーデバイスの破
壊につながる。
【０００３】パワーデバイスのための短絡保護を与える
ための少なくとも１つの試みは、パワーデバイスと直列
に接続された検出用抵抗の電圧を監視することによりそ
のパワーデバイスを通る電流を検出することを含む。パ
ワーデバイスを通る電流が所定のレベルに到達した時、
検出用抵抗の電圧はバイポーラトランジスタをターンオ
ンし、それによりパワーデバイスへの駆動を低減する。
しかしながら、この試みは多量の電力を消費しかつ高い
オン抵抗を有する。
ための少なくとも１つの試みは、パワーデバイスと直列
に接続された検出用抵抗の電圧を監視することによりそ
のパワーデバイスを通る電流を検出することを含む。パ
ワーデバイスを通る電流が所定のレベルに到達した時、
検出用抵抗の電圧はバイポーラトランジスタをターンオ
ンし、それによりパワーデバイスへの駆動を低減する。
しかしながら、この試みは多量の電力を消費しかつ高い
オン抵抗を有する。
【０００４】パワーデバイスに対する短絡保護を提供す
る他の試みはパワーデバイスがその上に設けられている
ダイの温度を監視することを含む。この試みにおいて
は、パワーデバイスはダイの温度が所定の限界を超えた
時にターンオフされる。
る他の試みはパワーデバイスがその上に設けられている
ダイの温度を監視することを含む。この試みにおいて
は、パワーデバイスはダイの温度が所定の限界を超えた
時にターンオフされる。
【０００５】
【発明が解決しようとする課題】しかしながら、この場
合、もしパワーデバイスの破壊が前記温度が所定の限界
を超える前に発生すればこの試みは役立たなくなる。
合、もしパワーデバイスの破壊が前記温度が所定の限界
を超える前に発生すればこの試みは役立たなくなる。
【０００６】従って、パワーデバイスのための短絡保護
を与える改良された回路の必要性が存在する。
を与える改良された回路の必要性が存在する。
【０００７】
【課題を解決するための手段および作用】要約すれば、
電界効果トランジスタのための保護回路が提供され、該
電界効果トランジスタはゲート、ソースおよびドレイン
電極を有し、前記保護回路は入力および出力を有する検
出回路を具備し、該検出回路の入力は前記電界効果トラ
ンジスタのドレイン電極に接続されて電界効果トランジ
スタのドレイン電極に現われる電圧が所定の電圧を超え
た場合を検出し、前記保護回路は、さらに、入力および
出力を有しその入力が制御信号を受けるよう接続されて
いる遅延回路を有し、第１および第２の入力と出力とを
有するゲート回路を有し、該ゲート回路の第１および第
２の入力はそれぞれ前記遅延回路および検出回路の出力
に接続され、前記ゲート回路の出力は前記電界効果トラ
ンジスタのゲート電極に論理信号を提供し、かつ前記保
護回路はさらに前記遅延回路の入力と前記電界効果トラ
ンジスタのゲート電極との間に接続された第１の抵抗を
具備する。
電界効果トランジスタのための保護回路が提供され、該
電界効果トランジスタはゲート、ソースおよびドレイン
電極を有し、前記保護回路は入力および出力を有する検
出回路を具備し、該検出回路の入力は前記電界効果トラ
ンジスタのドレイン電極に接続されて電界効果トランジ
スタのドレイン電極に現われる電圧が所定の電圧を超え
た場合を検出し、前記保護回路は、さらに、入力および
出力を有しその入力が制御信号を受けるよう接続されて
いる遅延回路を有し、第１および第２の入力と出力とを
有するゲート回路を有し、該ゲート回路の第１および第
２の入力はそれぞれ前記遅延回路および検出回路の出力
に接続され、前記ゲート回路の出力は前記電界効果トラ
ンジスタのゲート電極に論理信号を提供し、かつ前記保
護回路はさらに前記遅延回路の入力と前記電界効果トラ
ンジスタのゲート電極との間に接続された第１の抵抗を
具備する。
【０００８】
【実施例】本発明は添付の図面と共に以下の詳細な説明
からよりよく理解できるであろう。
からよりよく理解できるであろう。
【０００９】図１を参照すると、短絡プルーフ型電界効
果トランジスタ回路１０の部分的ブロック回路図が示さ
れており、該短絡プルーフ型電界効果トランジスタ回路
１０はそれぞれ端子１４，１６および１８に接続された
そのドレイン、ソースおよびゲート電極を有する電界効
果トランジスタ（ＦＥＴ）１２を具備する。
果トランジスタ回路１０の部分的ブロック回路図が示さ
れており、該短絡プルーフ型電界効果トランジスタ回路
１０はそれぞれ端子１４，１６および１８に接続された
そのドレイン、ソースおよびゲート電極を有する電界効
果トランジスタ（ＦＥＴ）１２を具備する。
【００１０】保護回路２０は端子１４に接続された第１
の入力と端子２２に接続された第２の入力を有し、端子
２２にはＦＥＴ １２のためのドライブ信号が与えられ
る。保護回路２０の出力は端子１８に接続される。
の入力と端子２２に接続された第２の入力を有し、端子
２２にはＦＥＴ １２のためのドライブ信号が与えられ
る。保護回路２０の出力は端子１８に接続される。
【００１１】短絡プルーフ該電界効果トランジスタ回路
１０は端子２２に接続された制御入力、および端子１４
および１６に接続された電流伝達電極を有する。
１０は端子２２に接続された制御入力、および端子１４
および１６に接続された電流伝達電極を有する。
【００１２】保護回路２０は端子２２に接続された入力
およびＮＡＮＤゲート２８の第１の入力に接続された出
力を有する遅延回路２６を含む。ＮＡＮＤゲート２８の
第２の入力は回路ノード３０に接続され、回路ノード３
０は抵抗３２を介してグランドに戻されている。さら
に、回路ノード３０は抵抗３４を介して端子１４に接続
されている。抵抗３２および３４は端子１４に現われる
電圧を検出するために使用される検出回路３６を形成す
る。すなわち、端子１４の電圧が増大するに応じて、回
路ノード３０の電圧もまた増大する。
およびＮＡＮＤゲート２８の第１の入力に接続された出
力を有する遅延回路２６を含む。ＮＡＮＤゲート２８の
第２の入力は回路ノード３０に接続され、回路ノード３
０は抵抗３２を介してグランドに戻されている。さら
に、回路ノード３０は抵抗３４を介して端子１４に接続
されている。抵抗３２および３４は端子１４に現われる
電圧を検出するために使用される検出回路３６を形成す
る。すなわち、端子１４の電圧が増大するに応じて、回
路ノード３０の電圧もまた増大する。
【００１３】ＮＡＮＤゲート２８の出力は端子１８に接
続されている。さらに、抵抗３８が端子２２と１８との
間に接続されている。
続されている。さらに、抵抗３８が端子２２と１８との
間に接続されている。
【００１４】簡単に説明すると、保護回路２０は端子１
４と直列に接続された負荷（図示せず）を通して短絡状
態が発生した時を検出する。短絡状態に応じて、保護回
路２０はＦＥＴ １２へのゲートドライブをターンオフ
するよう作用し、それによりＦＥＴ １２への損傷を防
止する。
４と直列に接続された負荷（図示せず）を通して短絡状
態が発生した時を検出する。短絡状態に応じて、保護回
路２０はＦＥＴ １２へのゲートドライブをターンオフ
するよう作用し、それによりＦＥＴ １２への損傷を防
止する。
【００１５】正常な動作においては、端子２２に印加さ
れる電圧が論理ハイの電圧レベルであれば、ＦＥＴ １
２のドレインに現われる電圧は短い時間インターバル内
に論理ローの電圧レベルに降下すべきである。
れる電圧が論理ハイの電圧レベルであれば、ＦＥＴ １
２のドレインに現われる電圧は短い時間インターバル内
に論理ローの電圧レベルに降下すべきである。
【００１６】しかしながら、もし端子１４および２２に
現われる電圧が共に論理ハイの電圧レベルにあれば、短
絡状態が存在する。
現われる電圧が共に論理ハイの電圧レベルにあれば、短
絡状態が存在する。
【００１７】特に、ＦＥＴ １２のドレイン電極に現わ
れる電圧は検出回路３６によって検出される。すなわ
ち、ＦＥＴ １２のドレイン電極に現われる電圧が最初
の所定の電圧に到達した時、回路ノード３０に現われる
電圧は第２の所定の電圧に到達する。この第２の所定の
電圧は論理ハイの電圧レベルを示しておりかつＮＡＮＤ
ゲート２８の第２の入力に印加される。
れる電圧は検出回路３６によって検出される。すなわ
ち、ＦＥＴ １２のドレイン電極に現われる電圧が最初
の所定の電圧に到達した時、回路ノード３０に現われる
電圧は第２の所定の電圧に到達する。この第２の所定の
電圧は論理ハイの電圧レベルを示しておりかつＮＡＮＤ
ゲート２８の第２の入力に印加される。
【００１８】さらに、端子２２に印加される信号は遅延
回路２６によって所定の時間遅延され、かつ次にＮＡＮ
Ｄゲート２８の第１の入力に印加される。もしＮＡＮＤ
ゲート２８の第１および第２の入力に現われる信号が共
に論理ハイの電圧レベルにあれば、ＮＡＮＤゲート２８
はＦＥＴ １２のゲート電極に論理ローの電圧レベルを
与えるよう応答し、それによりＦＥＴ １２をターンオ
フし、これによってＦＥＴ １２の損傷を防止する。
回路２６によって所定の時間遅延され、かつ次にＮＡＮ
Ｄゲート２８の第１の入力に印加される。もしＮＡＮＤ
ゲート２８の第１および第２の入力に現われる信号が共
に論理ハイの電圧レベルにあれば、ＮＡＮＤゲート２８
はＦＥＴ １２のゲート電極に論理ローの電圧レベルを
与えるよう応答し、それによりＦＥＴ １２をターンオ
フし、これによってＦＥＴ １２の損傷を防止する。
【００１９】遅延回路２６はＦＥＴ １２のドレイン電
極に現われる電圧が、前に述べたように、正常動作の間
に論理ローの電圧レベルに降下することができるように
する。従って、端子２２に論理ハイの電圧レベルが印加
された時、保護回路２０はもしＦＥＴ １２のドレイン
電極の電圧が所定の時間内に論理ローの電圧レベルに到
達すればＦＥＴ １２をターンオフしないであろう。
極に現われる電圧が、前に述べたように、正常動作の間
に論理ローの電圧レベルに降下することができるように
する。従って、端子２２に論理ハイの電圧レベルが印加
された時、保護回路２０はもしＦＥＴ １２のドレイン
電極の電圧が所定の時間内に論理ローの電圧レベルに到
達すればＦＥＴ １２をターンオフしないであろう。
【００２０】図２を参照すると、短絡プルーフ型電界効
果トランジスタ１０の詳細な回路図が示されている。図
２に示された構成要素で図１に示された構成要素と同じ
ものは同じ参照番号で示されていることが理解される。
果トランジスタ１０の詳細な回路図が示されている。図
２に示された構成要素で図１に示された構成要素と同じ
ものは同じ参照番号で示されていることが理解される。
【００２１】ＮＡＮＤゲート２８は電界効果トランジス
タ（ＦＥＴ）４０および４４によって形成され、この場
合ＦＥＴ ４０は回路ノード４２に接続されたドレイン
電極と回路ノード３０に結合されたゲート電極とを有す
る。ＦＥＴ ４０のソース電極はＦＥＴ ４４のドレイ
ン電極に接続され、ＦＥＴ ４４のソース電極はグラン
ドに結合し戻されている。
タ（ＦＥＴ）４０および４４によって形成され、この場
合ＦＥＴ ４０は回路ノード４２に接続されたドレイン
電極と回路ノード３０に結合されたゲート電極とを有す
る。ＦＥＴ ４０のソース電極はＦＥＴ ４４のドレイ
ン電極に接続され、ＦＥＴ ４４のソース電極はグラン
ドに結合し戻されている。
【００２２】遅延回路２６は抵抗４６および容量４８に
よって形成される。抵抗４６の第１の端子は端子２２に
接続され、一方抵抗４６の第２の端子はＦＥＴ ４４の
ゲート電極にかつ容量４８の第１の端子に接続されてい
る。容量４８の第２の端子はグランドに戻されている。
よって形成される。抵抗４６の第１の端子は端子２２に
接続され、一方抵抗４６の第２の端子はＦＥＴ ４４の
ゲート電極にかつ容量４８の第１の端子に接続されてい
る。容量４８の第２の端子はグランドに戻されている。
【００２３】抵抗５０は抵抗４６の第２の端子とグラン
ド電位との間に接続されている。特に、端子２２におけ
る信号がゆっくりと上昇する場合に対し、抵抗５０はＦ
ＥＴ４４がターンオンする前にＦＥＴ １２がターンオ
ンすることを保証する。
ド電位との間に接続されている。特に、端子２２におけ
る信号がゆっくりと上昇する場合に対し、抵抗５０はＦ
ＥＴ４４がターンオンする前にＦＥＴ １２がターンオ
ンすることを保証する。
【００２４】図２の回路はさらに端子２２と回路ノード
４２との間に結合された抵抗５２、および端子１８と回
路ノード４２との間に結合された抵抗５４を含む。
４２との間に結合された抵抗５２、および端子１８と回
路ノード４２との間に結合された抵抗５４を含む。
【００２５】端子１４は抵抗５８を介して回路ノード５
６に接続され、この場合回路ノード５６は抵抗３４を介
して回路ノード３０に接続されている。回路ノード５６
はまた負荷抵抗６０を介して第１の電源端子に結合され
ている。
６に接続され、この場合回路ノード５６は抵抗３４を介
して回路ノード３０に接続されている。回路ノード５６
はまた負荷抵抗６０を介して第１の電源端子に結合され
ている。
【００２６】互いに後向きに接続された（Ｂａｃｋ−ｔ
ｏ−ｂａｃｋ）ダイオード６２および６４はそれぞれ端
子５６および１８に接続されたカソードを有する。ダイ
オード６２のアノードはダイオード６４のアノードに接
続されている。ダイオード６２および６４は、抵抗５４
と共に、ＦＥＴ １２のドレイン電極に接続された誘導
負荷をスイッチングする場合にＦＥＴ １２のためのク
ランプ手段を提供する。
ｏ−ｂａｃｋ）ダイオード６２および６４はそれぞれ端
子５６および１８に接続されたカソードを有する。ダイ
オード６２のアノードはダイオード６４のアノードに接
続されている。ダイオード６２および６４は、抵抗５４
と共に、ＦＥＴ １２のドレイン電極に接続された誘導
負荷をスイッチングする場合にＦＥＴ １２のためのク
ランプ手段を提供する。
【００２７】同様に、互いに後向きに接続されたダイオ
ード６６および６８はそれぞれ回路ノード３０とグラン
ド電位とに接続されたカソードを有する。ダイオード６
６のアノードはダイオード６８のアノードに接続されて
いる。ダイオード６６および６８はＦＥＴ ４０のゲー
ト電極に現われる最大電圧を所定の値に制限するよう機
能し、それによりＮＡＮＤゲート２８の破壊を防止す
る。
ード６６および６８はそれぞれ回路ノード３０とグラン
ド電位とに接続されたカソードを有する。ダイオード６
６のアノードはダイオード６８のアノードに接続されて
いる。ダイオード６６および６８はＦＥＴ ４０のゲー
ト電極に現われる最大電圧を所定の値に制限するよう機
能し、それによりＮＡＮＤゲート２８の破壊を防止す
る。
【００２８】図２に示された回路の動作は図１に示され
た回路について上に述べた動作と同じである。簡単に言
えば、ＦＥＴ ４０および４４のゲート電極が論理ハイ
の電圧レベルにある時、ＦＥＴ １２のゲート電極は論
理ローの電圧レベルに引下げられ、抵抗５２にかかる電
圧が増大し、それによりＦＥＴ １２のゲートの電圧を
低減する。
た回路について上に述べた動作と同じである。簡単に言
えば、ＦＥＴ ４０および４４のゲート電極が論理ハイ
の電圧レベルにある時、ＦＥＴ １２のゲート電極は論
理ローの電圧レベルに引下げられ、抵抗５２にかかる電
圧が増大し、それによりＦＥＴ １２のゲートの電圧を
低減する。
【００２９】
【発明の効果】以上の説明から電界効果トランジスタの
ための短絡保護を与える新規な保護回路が提供されたこ
とが明らかであろう。この保護回路は電界効果トランジ
スタのゲートおよびドレイン電極に現われる電圧がとも
に論理ハイの電圧レベルにある場合を検出し、かつ該電
界効果トランジスタをターンオフするよう応答する。
ための短絡保護を与える新規な保護回路が提供されたこ
とが明らかであろう。この保護回路は電界効果トランジ
スタのゲートおよびドレイン電極に現われる電圧がとも
に論理ハイの電圧レベルにある場合を検出し、かつ該電
界効果トランジスタをターンオフするよう応答する。
【００３０】本発明がその特定の実施例に関して説明さ
れたが、当業者にとって以上の説明に照らして数多くの
変更、修正および変形が可能であることは明らかであ
る。従って、添付の特許請求の範囲にはすべてのそのよ
うな変更、修正および変形が含まれるものと考えられ
る。
れたが、当業者にとって以上の説明に照らして数多くの
変更、修正および変形が可能であることは明らかであ
る。従って、添付の特許請求の範囲にはすべてのそのよ
うな変更、修正および変形が含まれるものと考えられ
る。
【図１】本発明に係る短絡プルーフ型電界効果トランジ
スタを示す部分的ブロック回路図である。
スタを示す部分的ブロック回路図である。
【図２】本発明に係る短絡プルーフ型電界効果トランジ
スタを示す詳細な電気回路図である。
スタを示す詳細な電気回路図である。
１０ 短絡プルーフ型電界効果トランジスタ回路 １２ 電界効果トランジスタ １４，１６，１８，２２ 端子 ２０ 保護回路 ２６ 遅延回路 ２８ ＮＡＮＤゲート ３０ 回路ノード ３２，３４，３８ 抵抗 ３６ 検出回路
Claims (6)
- 【請求項１】 ゲート、ソースおよびドレイン電極を有
する電界効果トランジスタのための保護回路であって、 入力および出力を有する検出手段（３６）であって、該
検出手段の前記入力は前記電界効果トランジスタのドレ
イン電極に結合され該電界効果トランジスタのドレイン
電極に現われる電圧が所定の電圧を超えた場合を検出す
るものであって、該検出手段は、 第１および第２の端子を有する第１の抵抗（３４）であ
って、該第１の抵抗の第１の端子は前記検出手段の前記
入力に接続されており、前記第１の抵抗の前記第２の端
子は前記検出手段の前記出力に接続されているもの、お
よび第１および第２の端子を有する第２の抵抗（３２）
であって、該第２の抵抗の前記第１の端子は前記第１の
抵抗の前記第２の端子に接続されており、前記第２の抵
抗の前記第２の端子は第１の電源端子に接続されている
もの、 を含むもの、 入力および出力を有する遅延回路（２６）であって、該
遅延回路の前記入力は制御信号を受信するよう接続され
ているもの、 第１および第２の入力と出力とを有するゲート回路手段
（２８）であって、前記ゲート回路手段の前記第１およ
び第２の入力はそれぞれ前記遅延回路および前記検出手
段の出力に接続されており、前記ゲート回路手段の前記
出力は前記電界効果トランジスタのゲート電極に接続さ
れているもの、そして前記遅延回路の前記入力と前記ゲ
ート回路手段の前記出力との間に接続された第３の抵抗
（３８）、 を具備することを特徴とする電界効果トランジスタのた
めの保護回路。 - 【請求項２】 前記ゲート回路手段は、 第１の電極、第２の電極および制御電極を有する第１の
電界効果トランジスタ（４０）であって、該第１の電界
効果トランジスタの第１の電極は前記ゲート回路手段の
前記出力に接続されており、前記第１の電界効果トラン
ジスタの前記ゲート電極は前記検出手段の前記出力に接
続されているもの、そして第１の電極、第２の電極およ
び制御電極を有する第２の電界効果トランジスタ（４
４）であって、該第２の電界効果トランジスタの前記第
１の電極は前記第１の電界効果トランジスタの前記第２
の電極に接続されており、前記第２の電界効果トランジ
スタの前記ゲート電極は前記遅延回路の前記出力に接続
されており、前記第２の電界効果トランジスタの前記第
２の電極は前記第１の電源端子に接続されているもの、
を含むことを特徴とする請求項１に記載の保護回路。 - 【請求項３】 前記遅延回路は、 第１および第２の端子を有する第４の抵抗（４６）であ
って、該第４の抵抗の前記第１の端子は前記遅延回路の
前記入力に接続されており、前記第４の抵抗の前記第２
の端子は前記遅延回路の前記出力に接続されているも
の、そして第１および第２の端子を有する容量（４８）
であって、該容量の前記第１の端子は前記第４の抵抗の
前記第２の端子に接続されており、前記第４の抵抗の前
記第２の端子は前記第１の電源端子に接続されているも
の、 を含むことを特徴とする請求項２に記載の保護回路。 - 【請求項４】 さらに、前記第１の電界効果トランジス
タの前記ゲート電極に接続され前記第１の電界効果トラ
ンジスタの前記ゲート電極に印加される電圧を制限する
ためのクランプ回路（６６，６８）を含むことを特徴と
する請求項３に記載の保護回路。 - 【請求項５】 さらに、前記ゲート回路手段の前記出力
と前記電界効果トランジスタのゲート電極との間に接続
された第５のトランジスタ（５４）を含むことを特徴と
する請求項４に記載の保護回路。 - 【請求項６】 さらに、前記遅延回路の前記出力と前記
第１の電源端子との間に接続された第６の抵抗（５０）
を含むことを特徴とする請求項５に記載の保護回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/749,020 US5257155A (en) | 1991-08-23 | 1991-08-23 | Short-circuit proof field effect transistor |
| US749,020 | 1991-08-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206748A true JPH05206748A (ja) | 1993-08-13 |
Family
ID=25011887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4236507A Pending JPH05206748A (ja) | 1991-08-23 | 1992-08-12 | 電界効果トランジスタのための保護回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5257155A (ja) |
| EP (1) | EP0529448A3 (ja) |
| JP (1) | JPH05206748A (ja) |
Families Citing this family (8)
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Also Published As
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