JPH10224558A - イメージセンサチップおよびイメージセンサ - Google Patents
イメージセンサチップおよびイメージセンサInfo
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- JPH10224558A JPH10224558A JP9022548A JP2254897A JPH10224558A JP H10224558 A JPH10224558 A JP H10224558A JP 9022548 A JP9022548 A JP 9022548A JP 2254897 A JP2254897 A JP 2254897A JP H10224558 A JPH10224558 A JP H10224558A
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- image sensor
- pads
- amplifier circuit
- elements
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Abstract
(57)【要約】
【課題】 製造コストを上昇させることなく、内蔵した
増幅回路の周波数特性を可変できるイメージセンサチッ
プ、およびそれを用いたイメージセンサを提供する。 【解決手段】 被読取体からの反射光をアナログの読取
画像信号に変換する多数の光電変換素子と、多数の光電
変換素子からの読取画像信号を増幅する演算増幅器ＯＰ
と、ワイヤＷによりパターン配線１と接続可能な複数の
パッドＰ2 〜Ｐ5と、一端がパッドＰ2 〜Ｐ5 に接続さ
れ、他端が演算増幅器ＯＰに接続された複数の抵抗素子
Ｒ3 ，Ｒ4 および容量素子Ｃ1 ，Ｃ2 からなるインピー
ダンス素子とを備え、複数のパッドＰ2 〜Ｐ5 のうちの
任意数のパッドをパターン配線１に接続することによ
り、任意数のパッドに接続されたインピーダンス素子が
選択的に演算増幅器ＯＰの負荷に組み込まれ、演算増幅
器ＯＰの周波数特性が決定される構成とした。
増幅回路の周波数特性を可変できるイメージセンサチッ
プ、およびそれを用いたイメージセンサを提供する。 【解決手段】 被読取体からの反射光をアナログの読取
画像信号に変換する多数の光電変換素子と、多数の光電
変換素子からの読取画像信号を増幅する演算増幅器ＯＰ
と、ワイヤＷによりパターン配線１と接続可能な複数の
パッドＰ2 〜Ｐ5と、一端がパッドＰ2 〜Ｐ5 に接続さ
れ、他端が演算増幅器ＯＰに接続された複数の抵抗素子
Ｒ3 ，Ｒ4 および容量素子Ｃ1 ，Ｃ2 からなるインピー
ダンス素子とを備え、複数のパッドＰ2 〜Ｐ5 のうちの
任意数のパッドをパターン配線１に接続することによ
り、任意数のパッドに接続されたインピーダンス素子が
選択的に演算増幅器ＯＰの負荷に組み込まれ、演算増幅
器ＯＰの周波数特性が決定される構成とした。
Description
【０００１】
【発明の属する技術分野】本願発明は、増幅回路を内蔵
したイメージセンサチップ、およびそのイメージセンサ
チップを備えたイメージセンサに関する。
したイメージセンサチップ、およびそのイメージセンサ
チップを備えたイメージセンサに関する。
【０００２】
【従来の技術】従来のイメージセンサチップは、多数の
光電変換素子からのアナログの読取画像信号を増幅する
増幅回路を内蔵していなかった。
光電変換素子からのアナログの読取画像信号を増幅する
増幅回路を内蔵していなかった。
【０００３】したがって、従来のイメージセンサでは、
イメージセンサチップが搭載された配線基板、あるいは
別の配線基板に、増幅器を搭載して読取画像信号を増幅
していた。このため、イメージセンサの小型化および低
コスト化を阻害するという課題があった。
イメージセンサチップが搭載された配線基板、あるいは
別の配線基板に、増幅器を搭載して読取画像信号を増幅
していた。このため、イメージセンサの小型化および低
コスト化を阻害するという課題があった。
【０００４】そこで、イメージセンサチップに増幅回路
を内蔵することが考えられる。このようにすれば、配線
基板に増幅器を実装する必要がないので、イメージセン
サの小型化および低コスト化を図ることができる。
を内蔵することが考えられる。このようにすれば、配線
基板に増幅器を実装する必要がないので、イメージセン
サの小型化および低コスト化を図ることができる。
【０００５】ところが、多数の光電変換素子からのアナ
ログの読取画像信号は、各ライン毎にシリアルに出力さ
れるので、その波形を適切にするために、増幅回路の周
波数特性を、１ライン分の読取速度と画素数との関係に
応じて適切に設定する必要がある。このように増幅回路
の周波数特性を変更するには、増幅回路の負荷としての
抵抗素子と容量素子との合成インピーダンスを変更する
必要があり、たとえ１ライン分の画素数が同じであって
も、読取速度が異なる毎に異なるイメージセンサチップ
を製造しなければならないので、量産効果が低下し、製
造コストの上昇を招いてしまう。
ログの読取画像信号は、各ライン毎にシリアルに出力さ
れるので、その波形を適切にするために、増幅回路の周
波数特性を、１ライン分の読取速度と画素数との関係に
応じて適切に設定する必要がある。このように増幅回路
の周波数特性を変更するには、増幅回路の負荷としての
抵抗素子と容量素子との合成インピーダンスを変更する
必要があり、たとえ１ライン分の画素数が同じであって
も、読取速度が異なる毎に異なるイメージセンサチップ
を製造しなければならないので、量産効果が低下し、製
造コストの上昇を招いてしまう。
【０００６】そこで、増幅回路の負荷としての抵抗素子
と容量素子とを配線基板に形成して、イメージセンサチ
ップのパッドと配線基板のパターン配線とをワイヤボン
ディングにより接続することにより、イメージセンサチ
ップ内の増幅回路と配線基板上の抵抗素子および容量素
子とを接続することが考えられるが、この場合、イメー
ジセンサチップを共用できるものの、読取速度が異なる
毎に異なる配線基板を製造する必要があり、やはり製造
コストの上昇を招いてしまう。
と容量素子とを配線基板に形成して、イメージセンサチ
ップのパッドと配線基板のパターン配線とをワイヤボン
ディングにより接続することにより、イメージセンサチ
ップ内の増幅回路と配線基板上の抵抗素子および容量素
子とを接続することが考えられるが、この場合、イメー
ジセンサチップを共用できるものの、読取速度が異なる
毎に異なる配線基板を製造する必要があり、やはり製造
コストの上昇を招いてしまう。
【０００７】
【発明の開示】本願発明は、上記した事情のもとで考え
出されたものであって、製造コストを上昇させることな
く、内蔵した増幅回路の周波数特性を可変できるイメー
ジセンサチップ、およびそれを用いたイメージセンサを
提供することを、その課題とする。
出されたものであって、製造コストを上昇させることな
く、内蔵した増幅回路の周波数特性を可変できるイメー
ジセンサチップ、およびそれを用いたイメージセンサを
提供することを、その課題とする。
【０００８】上記の課題を解決するため、本願発明で
は、次の技術的手段を講じている。
は、次の技術的手段を講じている。
【０００９】本願発明の第１の側面によれば、被読取体
からの反射光をアナログの読取画像信号に変換する多数
の光電変換素子と、多数の光電変換素子からの読取画像
信号を増幅する増幅回路と、導体によりパターン配線と
接続可能な複数のパッドと、一端がパッドに接続され、
他端が増幅回路に接続された複数のインピーダンス素子
とを備え、複数のパッドのうちの任意数のパッドをパタ
ーン配線に接続することにより、任意数のパッドに接続
されたインピーダンス素子が選択的に増幅回路の負荷に
組み込まれ、増幅回路の周波数特性が決定される構成と
したことを特徴とする、イメージセンサチップが提供さ
れる。
からの反射光をアナログの読取画像信号に変換する多数
の光電変換素子と、多数の光電変換素子からの読取画像
信号を増幅する増幅回路と、導体によりパターン配線と
接続可能な複数のパッドと、一端がパッドに接続され、
他端が増幅回路に接続された複数のインピーダンス素子
とを備え、複数のパッドのうちの任意数のパッドをパタ
ーン配線に接続することにより、任意数のパッドに接続
されたインピーダンス素子が選択的に増幅回路の負荷に
組み込まれ、増幅回路の周波数特性が決定される構成と
したことを特徴とする、イメージセンサチップが提供さ
れる。
【００１０】このようにすれば、導体によりパターン配
線と接続するパッドを選択するだけで、製造コストを上
昇させることなく、内蔵した増幅回路の周波数特性を可
変できる。すなわち、読取画像信号の読出速度に係わら
ず、増幅回路およびその負荷としてのインピーダンス素
子を共通にできるので、量産効果を低下させることがな
い。しかも、増幅回路の負荷としてのインピーダンス素
子を外部に設ける必要がないので、イメージセンサに組
み込んだ場合、イメージセンサの小型化および低コスト
化を図ることができる。なお、パッドの選択は、たとえ
ばパターン配線とパッドとをワイヤボンディングにより
接続する場合、ワイヤボンディング装置を動作させるプ
ログラムのデータを若干変更するだけで実現できるの
で、それによる製造コストの上昇はほとんどない。
線と接続するパッドを選択するだけで、製造コストを上
昇させることなく、内蔵した増幅回路の周波数特性を可
変できる。すなわち、読取画像信号の読出速度に係わら
ず、増幅回路およびその負荷としてのインピーダンス素
子を共通にできるので、量産効果を低下させることがな
い。しかも、増幅回路の負荷としてのインピーダンス素
子を外部に設ける必要がないので、イメージセンサに組
み込んだ場合、イメージセンサの小型化および低コスト
化を図ることができる。なお、パッドの選択は、たとえ
ばパターン配線とパッドとをワイヤボンディングにより
接続する場合、ワイヤボンディング装置を動作させるプ
ログラムのデータを若干変更するだけで実現できるの
で、それによる製造コストの上昇はほとんどない。
【００１１】被読取体は、画像が描かれた紙であっても
よいし、樹脂製のフィルムであってもよい。さらには、
必ずしもシート状でなくてもよい。
よいし、樹脂製のフィルムであってもよい。さらには、
必ずしもシート状でなくてもよい。
【００１２】光電変換素子としては、ホトダイオードや
ホトトランジスタを用いることができるが、これに限る
ものではない。
ホトトランジスタを用いることができるが、これに限る
ものではない。
【００１３】増幅回路としては、演算増幅器を用いるこ
とができるが、これに限るものではない。
とができるが、これに限るものではない。
【００１４】インピーダンス素子としては、抵抗素子と
容量素子とを用いることができるが、これに限るもので
はない。
容量素子とを用いることができるが、これに限るもので
はない。
【００１５】導体としては、ワイヤボンディングによる
ワイヤを用いることができるが、これに限るものではな
い。
ワイヤを用いることができるが、これに限るものではな
い。
【００１６】パターン配線としては、配線基板上に印刷
により形成されたパターンを用いることができるが、こ
れに限るものではない。
により形成されたパターンを用いることができるが、こ
れに限るものではない。
【００１７】本願発明の第２の側面によれば、被読取体
からの反射光をアナログの読取画像信号に変換する多数
の光電変換素子と、多数の光電変換素子からの読取画像
信号を増幅する増幅回路と、導体によりパターン配線と
接続可能な複数のパッドと、制御端がパッドに接続され
た複数のスイッチ素子と、スイッチ素子を介して増幅回
路に接続された複数のインピーダンス素子とを備え、複
数のパッドのうちの任意数のパッドをパターン配線に接
続することにより、任意数のパッドに接続されたスイッ
チ素子を介してインピーダンス素子が選択的に増幅回路
の負荷に組み込まれ、増幅回路の周波数特性が決定され
る構成としたことを特徴とする、イメージセンサチップ
が提供される。
からの反射光をアナログの読取画像信号に変換する多数
の光電変換素子と、多数の光電変換素子からの読取画像
信号を増幅する増幅回路と、導体によりパターン配線と
接続可能な複数のパッドと、制御端がパッドに接続され
た複数のスイッチ素子と、スイッチ素子を介して増幅回
路に接続された複数のインピーダンス素子とを備え、複
数のパッドのうちの任意数のパッドをパターン配線に接
続することにより、任意数のパッドに接続されたスイッ
チ素子を介してインピーダンス素子が選択的に増幅回路
の負荷に組み込まれ、増幅回路の周波数特性が決定され
る構成としたことを特徴とする、イメージセンサチップ
が提供される。
【００１８】このようにすれば、導体によりパターン配
線と接続するパッドを選択するだけで、製造コストを上
昇させることなく、内蔵した増幅回路の周波数特性を可
変できる。すなわち、読取画像信号の読出速度に係わら
ず、増幅回路およびその負荷としてのインピーダンス素
子を共通にできるので、量産効果を低下させることがな
い。しかも、増幅回路の負荷としてのインピーダンス素
子を外部に設ける必要がないので、イメージセンサに組
み込んだ場合、イメージセンサの小型化および低コスト
化を図ることができる。さらには、パッドがインピーダ
ンス素子を介して増幅回路に接続されていないので、パ
ッドに侵入したノイズが増幅回路に入力されて増幅回路
を破壊するようなことがない。なお、パッドの選択は、
たとえばパターン配線とパッドとをワイヤボンディング
により接続する場合、ワイヤボンディング装置を動作さ
せるプログラムのデータを若干変更するだけで実現でき
るので、それによる製造コストの上昇はほとんどない。
線と接続するパッドを選択するだけで、製造コストを上
昇させることなく、内蔵した増幅回路の周波数特性を可
変できる。すなわち、読取画像信号の読出速度に係わら
ず、増幅回路およびその負荷としてのインピーダンス素
子を共通にできるので、量産効果を低下させることがな
い。しかも、増幅回路の負荷としてのインピーダンス素
子を外部に設ける必要がないので、イメージセンサに組
み込んだ場合、イメージセンサの小型化および低コスト
化を図ることができる。さらには、パッドがインピーダ
ンス素子を介して増幅回路に接続されていないので、パ
ッドに侵入したノイズが増幅回路に入力されて増幅回路
を破壊するようなことがない。なお、パッドの選択は、
たとえばパターン配線とパッドとをワイヤボンディング
により接続する場合、ワイヤボンディング装置を動作さ
せるプログラムのデータを若干変更するだけで実現でき
るので、それによる製造コストの上昇はほとんどない。
【００１９】スイッチ素子としては、アナログスイッチ
を用いることができるが、これに限るものではない。
を用いることができるが、これに限るものではない。
【００２０】好ましい実施の形態によれば、複数のイン
ピーダンス素子は、抵抗素子と容量素子とからなり、こ
れら抵抗素子と容量素子とのうちの少なくとも一方は複
数個設けられている。
ピーダンス素子は、抵抗素子と容量素子とからなり、こ
れら抵抗素子と容量素子とのうちの少なくとも一方は複
数個設けられている。
【００２１】このようにすれば、インダクタンス素子を
含む場合と比較して、チップ内におけるインピーダンス
素子の専有面積を小さくできる。
含む場合と比較して、チップ内におけるインピーダンス
素子の専有面積を小さくできる。
【００２２】本願発明の第３の側面によれば、上記イメ
ージセンサチップが任意列かつ任意行に搭載された配線
基板を備えたイメージセンサであって、パターン配線を
配線基板に形成したことを特徴とする、イメージセンサ
が提供される。
ージセンサチップが任意列かつ任意行に搭載された配線
基板を備えたイメージセンサであって、パターン配線を
配線基板に形成したことを特徴とする、イメージセンサ
が提供される。
【００２３】このようにすれば、増幅回路の負荷として
のインピーダンス素子をイメージセンサチップの外部に
設ける必要がないので、小型化および低コスト化を図る
ことができる。
のインピーダンス素子をイメージセンサチップの外部に
設ける必要がないので、小型化および低コスト化を図る
ことができる。
【００２４】好ましい実施の形態によれば、導体は、ワ
イヤボンディングによるワイヤである。
イヤボンディングによるワイヤである。
【００２５】別の好ましい実施の形態によれば、パター
ン配線は、増幅回路の電源の負極に接続されている。
ン配線は、増幅回路の電源の負極に接続されている。
【００２６】別の好ましい実施の形態によれば、パター
ン配線は、増幅回路の電源の正極に接続されている。
ン配線は、増幅回路の電源の正極に接続されている。
【００２７】本願発明のその他の特徴および利点は、添
付図面を参照して以下に行う詳細な説明によって、より
明らかとなろう。
付図面を参照して以下に行う詳細な説明によって、より
明らかとなろう。
【００２８】
【発明の実施の形態】以下、本願発明の好ましい実施の
形態を、図面を参照して具体的に説明する。
形態を、図面を参照して具体的に説明する。
【００２９】図１は、本願発明に係るイメージセンサの
一例としての密着型ラインイメージセンサの構成部品を
分解した状態で示す斜視図、図２は平面図、図３は図２
のIII −III 線断面図、図４は図２のIV−IV線断面図、
図５は図２のＶ−Ｖ線断面図である。
一例としての密着型ラインイメージセンサの構成部品を
分解した状態で示す斜視図、図２は平面図、図３は図２
のIII −III 線断面図、図４は図２のIV−IV線断面図、
図５は図２のＶ−Ｖ線断面図である。
【００３０】このイメージセンサ２０は、略矩形状の断
面形状と、所定の長手寸法を有するケース２１を有して
おり、このケース２１は、樹脂成形によって作製するこ
とができる。このケース２１は、図３に良く表れている
ように、上下に貫通する内部空間をもち、上部開口を封
鎖するようにしてガラスカバー２２が取付けられている
とともに、下部開口を封鎖するようにして、配線基板と
してのヘッド基板２３が取付けられている。このヘッド
基板２３の上面における幅方向一側寄りには、複数個の
イメージセンサチップ２４が取付けられており、幅方向
他側寄りには、照明光源としての複数個のＬＥＤチップ
２５が取付けられている。そして、このケース２１の内
部空間には、ＬＥＤチップ２５からの光を効率的にガラ
スカバー２２上の被読取体としての原稿Ｄに照射するた
めの透明樹脂製の導光部材２６と、原稿Ｄからの反射光
を正立等倍にイメージセンサチップ２４に集束させるた
めのロッドレンズアレイ２７が設けられている。
面形状と、所定の長手寸法を有するケース２１を有して
おり、このケース２１は、樹脂成形によって作製するこ
とができる。このケース２１は、図３に良く表れている
ように、上下に貫通する内部空間をもち、上部開口を封
鎖するようにしてガラスカバー２２が取付けられている
とともに、下部開口を封鎖するようにして、配線基板と
してのヘッド基板２３が取付けられている。このヘッド
基板２３の上面における幅方向一側寄りには、複数個の
イメージセンサチップ２４が取付けられており、幅方向
他側寄りには、照明光源としての複数個のＬＥＤチップ
２５が取付けられている。そして、このケース２１の内
部空間には、ＬＥＤチップ２５からの光を効率的にガラ
スカバー２２上の被読取体としての原稿Ｄに照射するた
めの透明樹脂製の導光部材２６と、原稿Ｄからの反射光
を正立等倍にイメージセンサチップ２４に集束させるた
めのロッドレンズアレイ２７が設けられている。
【００３１】ロッドレンズアレイ２７は、ケース２１内
に形成した溝状ホルダ部２８に上方から挿入するように
して保持されている。溝状ホルダ部２８は、ロッドレン
ズアレイ２７の平面形態と対応した凹陥溝２９を有して
おり、その底部には、ロッドレンズアレイ２７を透過し
た光を通過させてその下方に配置される複数のイメージ
センサチップ２４上に至らせるためのスリット３０が形
成されている。
に形成した溝状ホルダ部２８に上方から挿入するように
して保持されている。溝状ホルダ部２８は、ロッドレン
ズアレイ２７の平面形態と対応した凹陥溝２９を有して
おり、その底部には、ロッドレンズアレイ２７を透過し
た光を通過させてその下方に配置される複数のイメージ
センサチップ２４上に至らせるためのスリット３０が形
成されている。
【００３２】図３に表れているように、この溝状ホルダ
部２８の長手方向中間部における内壁には、ロッドレン
ズアレイ２７の上面の一側縁に係合して、このロッドレ
ンズアレイ２７の浮きを防止するための突起３１が、２
箇所に形成されている。この突起３１は、図３にその断
面が表れているように、溝状ホルダ部２８へのロッドレ
ンズアレイ２７の挿入操作を阻害することがないよう
に、適度な突出高さをもち、先端上方寄りにはテーパ面
３１ａが形成されている。
部２８の長手方向中間部における内壁には、ロッドレン
ズアレイ２７の上面の一側縁に係合して、このロッドレ
ンズアレイ２７の浮きを防止するための突起３１が、２
箇所に形成されている。この突起３１は、図３にその断
面が表れているように、溝状ホルダ部２８へのロッドレ
ンズアレイ２７の挿入操作を阻害することがないよう
に、適度な突出高さをもち、先端上方寄りにはテーパ面
３１ａが形成されている。
【００３３】導光部材２６は、ロッドレンズアレイ２７
の光軸の延長上に存在する読み取りラインＬから側方に
変位した位置においてヘッド基板２３に取付けられたＬ
ＥＤチップ２５から発する光を、プリズム効果によって
効率的に読み取りラインＬないしはその近傍領域に導く
ための部材である。この導光部材２６は、ＬＥＤチップ
２５の配置と対応して開口する透光窓３２が形成された
底壁３３と、ケース２１の一側内壁２１ａと、溝状ホル
ダ部２８の外壁２８ａとで囲まれた空間に嵌め込むよう
にして取付けられる。
の光軸の延長上に存在する読み取りラインＬから側方に
変位した位置においてヘッド基板２３に取付けられたＬ
ＥＤチップ２５から発する光を、プリズム効果によって
効率的に読み取りラインＬないしはその近傍領域に導く
ための部材である。この導光部材２６は、ＬＥＤチップ
２５の配置と対応して開口する透光窓３２が形成された
底壁３３と、ケース２１の一側内壁２１ａと、溝状ホル
ダ部２８の外壁２８ａとで囲まれた空間に嵌め込むよう
にして取付けられる。
【００３４】図１に表れているように、導光部材２６の
長手方向中間部の一側面には、係合突起３４が２箇所に
形成されており、これに対応して、ケース２１の一側内
壁２１ａには、係合突起３４が係合可能な係合凹部３５
が形成されている。そして、この導光部材２６の両端部
には、図１および図５に表れているように、ケースの一
側内壁２１ａと溝状ホルダ部２８の外壁２８ａとの間に
嵌合しうる所定の上下寸法を有する嵌合ブロック３６が
一体に形成されており、この嵌合ブロック３６から、ロ
ッドレンズアレイ２７の両端部上面を押圧するための押
圧片３７が一体に延出形成されている。また、嵌合ブロ
ック３６の背面には、この嵌合ブロック３６を一定の摩
擦力をもってケース内壁２１ａとホルダ部外壁２８ａと
の間に嵌合保持させるための突起３８およびリブ３９が
形成されている。
長手方向中間部の一側面には、係合突起３４が２箇所に
形成されており、これに対応して、ケース２１の一側内
壁２１ａには、係合突起３４が係合可能な係合凹部３５
が形成されている。そして、この導光部材２６の両端部
には、図１および図５に表れているように、ケースの一
側内壁２１ａと溝状ホルダ部２８の外壁２８ａとの間に
嵌合しうる所定の上下寸法を有する嵌合ブロック３６が
一体に形成されており、この嵌合ブロック３６から、ロ
ッドレンズアレイ２７の両端部上面を押圧するための押
圧片３７が一体に延出形成されている。また、嵌合ブロ
ック３６の背面には、この嵌合ブロック３６を一定の摩
擦力をもってケース内壁２１ａとホルダ部外壁２８ａと
の間に嵌合保持させるための突起３８およびリブ３９が
形成されている。
【００３５】上記構成のイメージセンサ２０は、次のよ
うにして組み立てることができる。まず、ケース２１の
溝状ホルダ部２８にロッドレンズアレイ２７を上から嵌
め込む。このとき、溝状ホルダ部２８の内壁に形成した
突起３１がロッドレンズアレイ２７の上面一縁に係合し
て、このロッドレンズアレイ２７の浮きを防止する。
うにして組み立てることができる。まず、ケース２１の
溝状ホルダ部２８にロッドレンズアレイ２７を上から嵌
め込む。このとき、溝状ホルダ部２８の内壁に形成した
突起３１がロッドレンズアレイ２７の上面一縁に係合し
て、このロッドレンズアレイ２７の浮きを防止する。
【００３６】次に、導光部材２６を、ケース内壁２１ａ
とホルダ部外壁２８ａとで囲まれた空間に上から嵌め込
む。導光部材２６は、その中間部の一側面の係合突起３
４がケース側の係合凹部３５に係合することと、嵌合ブ
ロック３６が空間にぴったりと嵌まり込むことにより、
浮きが生じるといったことなく、定位置に保持される。
そうして、この導光部材２６の両端の嵌合ブロック３６
に形成した押圧片３７がロッドレンズアレイ２７の両端
部上面を押圧する。これにより、ロッドレンズアレイ２
７は、その長手方向中間部が突起３１によって押さえら
れ、長手方向両端部が導光部材２６の押圧片３７によっ
て押さえられることにより、安定的かつ確実に定位置に
保持される。
とホルダ部外壁２８ａとで囲まれた空間に上から嵌め込
む。導光部材２６は、その中間部の一側面の係合突起３
４がケース側の係合凹部３５に係合することと、嵌合ブ
ロック３６が空間にぴったりと嵌まり込むことにより、
浮きが生じるといったことなく、定位置に保持される。
そうして、この導光部材２６の両端の嵌合ブロック３６
に形成した押圧片３７がロッドレンズアレイ２７の両端
部上面を押圧する。これにより、ロッドレンズアレイ２
７は、その長手方向中間部が突起３１によって押さえら
れ、長手方向両端部が導光部材２６の押圧片３７によっ
て押さえられることにより、安定的かつ確実に定位置に
保持される。
【００３７】ガラスカバー２２は、ケース２１の上面開
口に嵌め込むようにして、たとえば接着によって固定さ
れる。ヘッド基板２３は、ケース２１の下面開口に嵌め
込むようにして、止め金具４０によって固定される。こ
の止め金具４０は、図４に表れているように、バネ板部
材を断面略Ｍ形に折曲形成したものであって、その脚部
４０ａに形成した係合穴４１が、ケース２１の両側面に
形成した係合突起４２に係合する。
口に嵌め込むようにして、たとえば接着によって固定さ
れる。ヘッド基板２３は、ケース２１の下面開口に嵌め
込むようにして、止め金具４０によって固定される。こ
の止め金具４０は、図４に表れているように、バネ板部
材を断面略Ｍ形に折曲形成したものであって、その脚部
４０ａに形成した係合穴４１が、ケース２１の両側面に
形成した係合突起４２に係合する。
【００３８】イメージセンサチップ２４は、全ての光電
変換素子が等間隔でかつ１列に並ぶように、ヘッド基板
２３上に１８個搭載されている。各イメージセンサチッ
プ２４には、光電変換素子が９６個設けられているの
で、合計１７２８個の光電変換素子により１ラインの画
像の読み取りがなされることになる。ヘッド基板２３に
は、イメージセンサ２０の内外の信号授受のためのコネ
クタ４３が取り付けられている。
変換素子が等間隔でかつ１列に並ぶように、ヘッド基板
２３上に１８個搭載されている。各イメージセンサチッ
プ２４には、光電変換素子が９６個設けられているの
で、合計１７２８個の光電変換素子により１ラインの画
像の読み取りがなされることになる。ヘッド基板２３に
は、イメージセンサ２０の内外の信号授受のためのコネ
クタ４３が取り付けられている。
【００３９】図６は、ヘッド基板２３上のイメージセン
サチップ２４の回路および配線パターンの要部の説明図
であって、各イメージセンサチップ２４には、増幅回路
としての演算増幅器ＯＰ、インピーダンス素子としての
抵抗素子Ｒ1 〜Ｒ4 および容量素子Ｃ1 ，Ｃ2 、ならび
にパッドＰ1 〜Ｐ5 が形成されている。もちろんイメー
ジセンサチップ２４には、光電変換素子としての多数の
ホトトランジスタや、これらホトトランジスタから読取
画像信号を所定のタイミングでシリアルに演算増幅器Ｏ
Ｐの非反転入力端に供給するための制御回路なども設け
られているが、これらの回路は周知であるので、図示お
よび説明を省略する。ヘッド基板２３上には、パッドＰ
1 〜Ｐ5 の付近にパターン配線１が印刷により形成され
ている。
サチップ２４の回路および配線パターンの要部の説明図
であって、各イメージセンサチップ２４には、増幅回路
としての演算増幅器ＯＰ、インピーダンス素子としての
抵抗素子Ｒ1 〜Ｒ4 および容量素子Ｃ1 ，Ｃ2 、ならび
にパッドＰ1 〜Ｐ5 が形成されている。もちろんイメー
ジセンサチップ２４には、光電変換素子としての多数の
ホトトランジスタや、これらホトトランジスタから読取
画像信号を所定のタイミングでシリアルに演算増幅器Ｏ
Ｐの非反転入力端に供給するための制御回路なども設け
られているが、これらの回路は周知であるので、図示お
よび説明を省略する。ヘッド基板２３上には、パッドＰ
1 〜Ｐ5 の付近にパターン配線１が印刷により形成され
ている。
【００４０】抵抗素子Ｒ1 の一端は演算増幅器ＯＰの出
力端に接続されており、抵抗素子Ｒ 1 の他端は演算増幅
器ＯＰの反転入力端と抵抗素子Ｒ2 の一端とに接続され
ている。抵抗素子Ｒ2 の他端はパッドＰ1 に接続されて
いる。抵抗素子Ｒ3 ，Ｒ4 および容量素子Ｃ1 ，Ｃ2 の
一端は演算増幅器ＯＰの非反転入力端に接続されてお
り、抵抗素子Ｒ3 の他端はパッドＰ2 に接続されてい
る。抵抗素子Ｒ4 の他端はパッドＰ3 に接続されてお
り、容量素子Ｃ1 の他端はパッドＰ4 に接続されてい
る。容量素子Ｃ2 の他端はパッドＰ5 に接続されてい
る。また本実施形態においては、パッドＰ1 ，Ｐ3 〜Ｐ
5 とパターン配線１とがワイヤボンディングのワイヤＷ
により接続されている。
力端に接続されており、抵抗素子Ｒ 1 の他端は演算増幅
器ＯＰの反転入力端と抵抗素子Ｒ2 の一端とに接続され
ている。抵抗素子Ｒ2 の他端はパッドＰ1 に接続されて
いる。抵抗素子Ｒ3 ，Ｒ4 および容量素子Ｃ1 ，Ｃ2 の
一端は演算増幅器ＯＰの非反転入力端に接続されてお
り、抵抗素子Ｒ3 の他端はパッドＰ2 に接続されてい
る。抵抗素子Ｒ4 の他端はパッドＰ3 に接続されてお
り、容量素子Ｃ1 の他端はパッドＰ4 に接続されてい
る。容量素子Ｃ2 の他端はパッドＰ5 に接続されてい
る。また本実施形態においては、パッドＰ1 ，Ｐ3 〜Ｐ
5 とパターン配線１とがワイヤボンディングのワイヤＷ
により接続されている。
【００４１】抵抗素子Ｒ3 の抵抗値は５６ＫΩ、抵抗素
子Ｒ4 の抵抗値は３３ＫΩ、容量素子Ｃ1 の容量値は５
０ｐＦ、容量素子Ｃ2 の容量値は５０ｐＦである。
子Ｒ4 の抵抗値は３３ＫΩ、容量素子Ｃ1 の容量値は５
０ｐＦ、容量素子Ｃ2 の容量値は５０ｐＦである。
【００４２】したがって図６のように、パッドＰ1 ，Ｐ
3 〜Ｐ5 とパターン配線１とがワイヤボンディングのワ
イヤＷにより接続されている場合、抵抗素子Ｒ4 と容量
素子Ｃ1 と容量素子Ｃ2 との並列回路が演算増幅器ＯＰ
の非反転入力端と抵抗素子Ｒ 2 の他端との間に接続され
るので、演算増幅器ＯＰの非反転入力端と抵抗素子Ｒ 2
の他端との間の合成インピーダンスは、抵抗分が３３Ｋ
Ω、容量分が１００ｐＦになる。この結果、演算増幅器
ＯＰの周波数特性は、非反転入力端にシリアルに入力さ
れるアナログの読取画像信号の読出周波数が５００ＫＨ
ｚに適したものになる。
3 〜Ｐ5 とパターン配線１とがワイヤボンディングのワ
イヤＷにより接続されている場合、抵抗素子Ｒ4 と容量
素子Ｃ1 と容量素子Ｃ2 との並列回路が演算増幅器ＯＰ
の非反転入力端と抵抗素子Ｒ 2 の他端との間に接続され
るので、演算増幅器ＯＰの非反転入力端と抵抗素子Ｒ 2
の他端との間の合成インピーダンスは、抵抗分が３３Ｋ
Ω、容量分が１００ｐＦになる。この結果、演算増幅器
ＯＰの周波数特性は、非反転入力端にシリアルに入力さ
れるアナログの読取画像信号の読出周波数が５００ＫＨ
ｚに適したものになる。
【００４３】一方、パッドＰ1 〜Ｐ3 ，Ｐ5 とパターン
配線１とがワイヤボンディングのワイヤＷにより接続さ
れている場合、抵抗素子Ｒ3 と抵抗素子Ｒ4 と容量素子
Ｃ2との並列回路が演算増幅器ＯＰの非反転入力端と抵
抗素子Ｒ2 の他端との間に接続されるので、演算増幅器
ＯＰの非反転入力端と抵抗素子Ｒ2 の他端との間の合成
インピーダンスは、抵抗分が２１ＫΩ、容量分が５０ｐ
Ｆになる。この結果、演算増幅器ＯＰの周波数特性は、
非反転入力端にシリアルに入力されるアナログの読取画
像信号の読出周波数が６６７ＫＨｚに適したものにな
る。
配線１とがワイヤボンディングのワイヤＷにより接続さ
れている場合、抵抗素子Ｒ3 と抵抗素子Ｒ4 と容量素子
Ｃ2との並列回路が演算増幅器ＯＰの非反転入力端と抵
抗素子Ｒ2 の他端との間に接続されるので、演算増幅器
ＯＰの非反転入力端と抵抗素子Ｒ2 の他端との間の合成
インピーダンスは、抵抗分が２１ＫΩ、容量分が５０ｐ
Ｆになる。この結果、演算増幅器ＯＰの周波数特性は、
非反転入力端にシリアルに入力されるアナログの読取画
像信号の読出周波数が６６７ＫＨｚに適したものにな
る。
【００４４】このように、パッドＰ2 〜Ｐ5 を選択的に
ワイヤＷによりパターン配線１に接続することにより、
演算増幅器ＯＰの周波数特性を可変できる。
ワイヤＷによりパターン配線１に接続することにより、
演算増幅器ＯＰの周波数特性を可変できる。
【００４５】なお上記実施形態では、抵抗素子Ｒ3 ，Ｒ
4 および容量素子Ｃ1 ，Ｃ2 の他端を直接パッドＰ2 〜
Ｐ5 に接続したが、図７に示すように、抵抗素子Ｒ3 ，
Ｒ4および容量素子Ｃ1 ，Ｃ2 の他端をスイッチ素子と
してのアナログスイッチＡＳ 1 〜ＡＳ4 を介して抵抗素
子Ｒ2 の他端とパッドＰ1 との接続点に接続し、アナロ
グスイッチＡＳ1 〜ＡＳ4 の制御端をパッドＰ2 〜Ｐ5
に接続してもよい。図７の例では、パッドＰ3 〜Ｐ5 が
ワイヤＷによりパターン配線１に接続されているので、
アナログスイッチＡＳ2 〜ＡＳ4 がオンし、図６と等価
な回路になる。
4 および容量素子Ｃ1 ，Ｃ2 の他端を直接パッドＰ2 〜
Ｐ5 に接続したが、図７に示すように、抵抗素子Ｒ3 ，
Ｒ4および容量素子Ｃ1 ，Ｃ2 の他端をスイッチ素子と
してのアナログスイッチＡＳ 1 〜ＡＳ4 を介して抵抗素
子Ｒ2 の他端とパッドＰ1 との接続点に接続し、アナロ
グスイッチＡＳ1 〜ＡＳ4 の制御端をパッドＰ2 〜Ｐ5
に接続してもよい。図７の例では、パッドＰ3 〜Ｐ5 が
ワイヤＷによりパターン配線１に接続されているので、
アナログスイッチＡＳ2 〜ＡＳ4 がオンし、図６と等価
な回路になる。
【００４６】また上記実施形態では、抵抗素子Ｒ3 ，Ｒ
4 および容量素子Ｃ1 ，Ｃ2 を個別にパッドＰ2 〜Ｐ5
に接続したが、抵抗素子と容量素子との並列回路をパッ
ドＰ 2 〜Ｐ5 にそれぞれ接続してもよい。
4 および容量素子Ｃ1 ，Ｃ2 を個別にパッドＰ2 〜Ｐ5
に接続したが、抵抗素子と容量素子との並列回路をパッ
ドＰ 2 〜Ｐ5 にそれぞれ接続してもよい。
【００４７】また上記実施形態では、パターン配線１を
演算増幅器ＯＰの電源の負極に接続したが、パターン配
線を演算増幅器の電源の正極に接続する回路構成として
もよい。さらには、パターン配線を単なる短絡用配線と
して用いる回路構成としてもよい。
演算増幅器ＯＰの電源の負極に接続したが、パターン配
線を演算増幅器の電源の正極に接続する回路構成として
もよい。さらには、パターン配線を単なる短絡用配線と
して用いる回路構成としてもよい。
【図１】本願発明の一実施形態に係るイメージセンサの
部品を分解して示す斜視図。
部品を分解して示す斜視図。
【図２】上記イメージセンサの部分平面図。
【図３】図１のIII −III 線断面図。
【図４】図１のIV−IV線断面図。
【図５】図１のＶ−Ｖ線断面図。
【図６】本願発明の一実施形態に係るヘッド基板上のイ
メージセンサチップの回路および配線パターンの要部の
説明図。
メージセンサチップの回路および配線パターンの要部の
説明図。
【図７】本願発明の別の実施形態に係るヘッド基板上の
イメージセンサチップの回路および配線パターンの要部
の説明図。
イメージセンサチップの回路および配線パターンの要部
の説明図。
１ パターン配線 ２０ イメージセンサ ２３ ヘッド基板 ２４ イメージセンサチップ Ｄ 原稿 Ｐ1 〜Ｐ5 パッド ＯＰ 演算増幅器 Ｒ1 〜Ｒ4 抵抗素子 Ｃ1 ，Ｃ2 容量素子
Claims (7)
- 【請求項１】 被読取体からの反射光をアナログの読取
画像信号に変換する多数の光電変換素子と、 前記多数の光電変換素子からの読取画像信号を増幅する
増幅回路と、 導体によりパターン配線と接続可能な複数のパッドと、 一端が前記パッドに接続され、他端が前記増幅回路に接
続された複数のインピーダンス素子とを備え、 前記複数のパッドのうちの任意数のパッドを前記パター
ン配線に接続することにより、前記任意数のパッドに接
続されたインピーダンス素子が選択的に前記増幅回路の
負荷に組み込まれ、前記増幅回路の周波数特性が決定さ
れる構成としたことを特徴とする、イメージセンサチッ
プ。 - 【請求項２】 被読取体からの反射光をアナログの読取
画像信号に変換する多数の光電変換素子と、 前記多数の光電変換素子からの読取画像信号を増幅する
増幅回路と、 導体によりパターン配線と接続可能な複数のパッドと、 制御端が前記パッドに接続された複数のスイッチ素子
と、 前記スイッチ素子を介して前記増幅回路に接続された複
数のインピーダンス素子とを備え、 前記複数のパッドのうちの任意数のパッドを前記パター
ン配線に接続することにより、前記任意数のパッドに接
続されたスイッチ素子を介してインピーダンス素子が選
択的に前記増幅回路の負荷に組み込まれ、前記増幅回路
の周波数特性が決定される構成としたことを特徴とす
る、イメージセンサチップ。 - 【請求項３】 前記複数のインピーダンス素子は、抵抗
素子と容量素子とからなり、これら抵抗素子と容量素子
とのうちの少なくとも一方は複数個設けられている、請
求項１または請求項２に記載のイメージセンサチップ。 - 【請求項４】 請求項１ないし請求項３のいずれかに記
載のイメージセンサチップが任意列かつ任意行に搭載さ
れた配線基板を備えたイメージセンサであって、 前記パターン配線を前記配線基板に形成したことを特徴
とする、イメージセンサ。 - 【請求項５】 前記導体は、ワイヤボンディングによる
ワイヤである、請求項４に記載のイメージセンサ。 - 【請求項６】 前記パターン配線は、前記増幅回路の電
源の負極に接続されている、請求項４または請求項５に
記載のイメージセンサ。 - 【請求項７】 前記パターン配線は、前記増幅回路の電
源の正極に接続されている、請求項４または請求項５に
記載のイメージセンサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9022548A JPH10224558A (ja) | 1997-02-05 | 1997-02-05 | イメージセンサチップおよびイメージセンサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9022548A JPH10224558A (ja) | 1997-02-05 | 1997-02-05 | イメージセンサチップおよびイメージセンサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10224558A true JPH10224558A (ja) | 1998-08-21 |
Family
ID=12085899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9022548A Pending JPH10224558A (ja) | 1997-02-05 | 1997-02-05 | イメージセンサチップおよびイメージセンサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10224558A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007173926A (ja) * | 2005-12-19 | 2007-07-05 | Seiko Instruments Inc | イメージセンサ |
-
1997
- 1997-02-05 JP JP9022548A patent/JPH10224558A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007173926A (ja) * | 2005-12-19 | 2007-07-05 | Seiko Instruments Inc | イメージセンサ |
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