JPH10209818A - トランジション検出回路 - Google Patents
トランジション検出回路Info
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- JPH10209818A JPH10209818A JP9360986A JP36098697A JPH10209818A JP H10209818 A JPH10209818 A JP H10209818A JP 9360986 A JP9360986 A JP 9360986A JP 36098697 A JP36098697 A JP 36098697A JP H10209818 A JPH10209818 A JP H10209818A
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- signal
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- transition detection
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
- H03K5/1515—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】トランジション検出回路において、入力信号に
ショートパルスノイズが混入しても出力信号を安定的に
発生させる。 【解決手段】非重畳信号発生器１０は、その出力信号NO
SB，NOS が、入力信号INが変化（ショートパルスノイズ
も含めて）した時に、同一の出力レベル（非重畳）の信
号となり、パルス発生器２０は、非重畳信号発生器１０
から非重畳の出力信号を受けて、それらの非重畳の出力
信号を組合せ、入力信号INが変化する度毎に出力信号OU
T として矩形状のワンショットパルスを発生させる。
ショートパルスノイズが混入しても出力信号を安定的に
発生させる。 【解決手段】非重畳信号発生器１０は、その出力信号NO
SB，NOS が、入力信号INが変化（ショートパルスノイズ
も含めて）した時に、同一の出力レベル（非重畳）の信
号となり、パルス発生器２０は、非重畳信号発生器１０
から非重畳の出力信号を受けて、それらの非重畳の出力
信号を組合せ、入力信号INが変化する度毎に出力信号OU
T として矩形状のワンショットパルスを発生させる。
Description
【０００１】
【発明の属する技術分野】本発明は、入力信号の変化を
感知し、入力信号の変化の度に矩形状のワンショット
（One-Shot）パルスを発生するトランジション検出回路
に関する。
感知し、入力信号の変化の度に矩形状のワンショット
（One-Shot）パルスを発生するトランジション検出回路
に関する。
【０００２】
【従来の技術】従来のトランジション検出回路は、図４
に示したように、入力信号INを受信する第１ＮＯＲゲー
トNOR1と、前記入力信号を反転するインバータINV0と、
反転された入力信号を受信する第２ＮＯＲゲートNOR2
と、前記入力信号を遅延させる第１遅延部１と、前記反
転された入力信号を遅延させる第２遅延部２と、前記第
１及び第２ＮＯＲゲートNOR1，NOR2の出力を否定論理和
演算する第３ＮＯＲゲートNOR3と、から構成されてい
た。
に示したように、入力信号INを受信する第１ＮＯＲゲー
トNOR1と、前記入力信号を反転するインバータINV0と、
反転された入力信号を受信する第２ＮＯＲゲートNOR2
と、前記入力信号を遅延させる第１遅延部１と、前記反
転された入力信号を遅延させる第２遅延部２と、前記第
１及び第２ＮＯＲゲートNOR1，NOR2の出力を否定論理和
演算する第３ＮＯＲゲートNOR3と、から構成されてい
た。
【０００３】図５は、第１及び第２遅延部１，２の一構
成例を示す回路図である。第１及び第２遅延部１，２は
同一に構成され、直列に接続された４個のインバータIN
V と、各インバータINV の間に接続された３個のキャパ
シタCAとからなる。各キャパシタCAはグラウンド電圧VS
S に接続されている。このように構成された従来のトラ
ンジション検出回路の作用について、図６（Ａ）、
（Ｂ）を参照しながら説明すると次のようである。
成例を示す回路図である。第１及び第２遅延部１，２は
同一に構成され、直列に接続された４個のインバータIN
V と、各インバータINV の間に接続された３個のキャパ
シタCAとからなる。各キャパシタCAはグラウンド電圧VS
S に接続されている。このように構成された従来のトラ
ンジション検出回路の作用について、図６（Ａ）、
（Ｂ）を参照しながら説明すると次のようである。
【０００４】先ず、図６（Ａ）のように、入力信号にシ
ョートパルスノイズ（Short-PulseNoise ）がない場合
について説明する。入力信号がトランジションされる
と、インバータINVOと第２ＮＯＲゲートNOR2との間に位
置するノードＢにおいては、インバータINV0により反転
された入力信号が発生し、ノードＣにおいては、第１遅
延部１により遅延された入力信号が発生する。且つ、ノ
ードＤにおいては、反転された入力信号が第２遅延部２
により遅延された状態で発生する。
ョートパルスノイズ（Short-PulseNoise ）がない場合
について説明する。入力信号がトランジションされる
と、インバータINVOと第２ＮＯＲゲートNOR2との間に位
置するノードＢにおいては、インバータINV0により反転
された入力信号が発生し、ノードＣにおいては、第１遅
延部１により遅延された入力信号が発生する。且つ、ノ
ードＤにおいては、反転された入力信号が第２遅延部２
により遅延された状態で発生する。
【０００５】次いで、第１ＮＯＲゲートNOR1は、入力信
号INと、第１遅延部１により遅延されてノードＣに発生
する信号とを否定論理和演算し、第２ＮＯＲゲートNOR2
は、インバータINVOにより反転してノードＢに発生する
信号と、第２遅延部１により遅延されてノードＤに発生
する信号と、を否定論理和演算する。次いで、第３ＮＯ
ＲゲートNOR3は第１ＮＯＲゲートNOR1の出力信号と第２
ＮＯＲゲートNOR2の出力信号とを否定論理和演算する。
結果的に、入力信号がトランジションされるとき、出力
信号OUT として矩形状のワンショットパルスが発生す
る。
号INと、第１遅延部１により遅延されてノードＣに発生
する信号とを否定論理和演算し、第２ＮＯＲゲートNOR2
は、インバータINVOにより反転してノードＢに発生する
信号と、第２遅延部１により遅延されてノードＤに発生
する信号と、を否定論理和演算する。次いで、第３ＮＯ
ＲゲートNOR3は第１ＮＯＲゲートNOR1の出力信号と第２
ＮＯＲゲートNOR2の出力信号とを否定論理和演算する。
結果的に、入力信号がトランジションされるとき、出力
信号OUT として矩形状のワンショットパルスが発生す
る。
【０００６】次に、図６（Ｂ）に示したように、入力信
号にショートパルスノイズ（Short-Pulse Noise ）が発
生した場合、このショートパルスノイズはインバータIN
VOにより反転され、反転されたショートパルスノイズは
ノードＢを経て第２ＮＯＲゲートNOR2の一つの入力端子
にそのまま伝達される。これに対して、ショートパルス
ノイズは、各ノードＣ，Ｄにおいては、第１及び第２遅
延部１，２によりフィルターリングされて除去された状
態になっている。ただし、各第１及び第２ＮＯＲゲート
NOR1，NOR2の出力端である各ノードＥ，Ｆには、第１及
び第２遅延部１，２を経由せずに、ショートパルスノイ
ズがフィルターリングされていない状態のまま伝達され
る。
号にショートパルスノイズ（Short-Pulse Noise ）が発
生した場合、このショートパルスノイズはインバータIN
VOにより反転され、反転されたショートパルスノイズは
ノードＢを経て第２ＮＯＲゲートNOR2の一つの入力端子
にそのまま伝達される。これに対して、ショートパルス
ノイズは、各ノードＣ，Ｄにおいては、第１及び第２遅
延部１，２によりフィルターリングされて除去された状
態になっている。ただし、各第１及び第２ＮＯＲゲート
NOR1，NOR2の出力端である各ノードＥ，Ｆには、第１及
び第２遅延部１，２を経由せずに、ショートパルスノイ
ズがフィルターリングされていない状態のまま伝達され
る。
【０００７】
【発明が解決しようとする課題】然るに、このように構
成された従来のトランジション検出回路においては、前
述のように、ノードＡにおけるショートパルスノイズが
第１及び第２遅延部１，２を経由せずに出力信号として
そのまま出力され、このノイズを原因として、チップの
内部回路が誤動作を起こす虞れがあるという不都合な点
があった。且つ、従来のトランジション検出回路は２個
の遅延部と３個の論理ゲートを有しているため、回路構
成が複雑で高集積化には非常に不利であるという不都合
な点があった。
成された従来のトランジション検出回路においては、前
述のように、ノードＡにおけるショートパルスノイズが
第１及び第２遅延部１，２を経由せずに出力信号として
そのまま出力され、このノイズを原因として、チップの
内部回路が誤動作を起こす虞れがあるという不都合な点
があった。且つ、従来のトランジション検出回路は２個
の遅延部と３個の論理ゲートを有しているため、回路構
成が複雑で高集積化には非常に不利であるという不都合
な点があった。
【０００８】本発明は前記の問題点に鑑みなされたもの
で、本発明の目的は、ノイズに強く、出力信号を安定的
に発生し得るトランジション検出回路を提供しようとす
るものである。且つ、本発明の他の目的は構成を簡単に
して高集積化に有利なトランジション検出回路を提供し
ようとするものである。又、本発明のその他の目的はワ
ンショットパルスが発生するまでに経由する論理ゲート
の数を減らし高速動作に適合し得るトランジション検出
回路を提供しようとするものである。
で、本発明の目的は、ノイズに強く、出力信号を安定的
に発生し得るトランジション検出回路を提供しようとす
るものである。且つ、本発明の他の目的は構成を簡単に
して高集積化に有利なトランジション検出回路を提供し
ようとするものである。又、本発明のその他の目的はワ
ンショットパルスが発生するまでに経由する論理ゲート
の数を減らし高速動作に適合し得るトランジション検出
回路を提供しようとするものである。
【０００９】
【課題を解決するための手段】このような目的を達成す
るため、請求項１に記載の発明では、入力信号の変化を
感知し、該入力信号の変化の度に矩形状のパルス信号を
発生するトランジション検出回路において、入力信号を
受信し、当該入力信号が変化した時に非重畳の出力信号
（NOS,NOSB）を発生する非重畳信号発生器（１０）と、
該非重畳信号発生器（１０）から前記非重畳の出力信号
（NOS,NOSB）が発生した時に前記矩形状のパルス信号を
発生するパルス発生器（２０）とを備えたことを特徴と
する。
るため、請求項１に記載の発明では、入力信号の変化を
感知し、該入力信号の変化の度に矩形状のパルス信号を
発生するトランジション検出回路において、入力信号を
受信し、当該入力信号が変化した時に非重畳の出力信号
（NOS,NOSB）を発生する非重畳信号発生器（１０）と、
該非重畳信号発生器（１０）から前記非重畳の出力信号
（NOS,NOSB）が発生した時に前記矩形状のパルス信号を
発生するパルス発生器（２０）とを備えたことを特徴と
する。
【００１０】請求項１に係るトランジション検出回路に
よれば、入力信号がハイからローに、又はローからハイ
に変化した時は勿論、入力信号がローであるときにプラ
スのショートパルスノイズが発生した場合、又は入力信
号がハイであるときにマイナスのショートパルスノイズ
が発生した場合のいずれにおいても、非重畳信号発生器
が非重畳区間を有する信号を出力する。この信号はパル
ス発生器において処理（例えば、論理積）され、パルス
発生器は、非重畳区間に対応したパルス幅を有する矩形
状のワンショットパルスを発生させる。
よれば、入力信号がハイからローに、又はローからハイ
に変化した時は勿論、入力信号がローであるときにプラ
スのショートパルスノイズが発生した場合、又は入力信
号がハイであるときにマイナスのショートパルスノイズ
が発生した場合のいずれにおいても、非重畳信号発生器
が非重畳区間を有する信号を出力する。この信号はパル
ス発生器において処理（例えば、論理積）され、パルス
発生器は、非重畳区間に対応したパルス幅を有する矩形
状のワンショットパルスを発生させる。
【００１１】このように、請求項１に係るトランジショ
ン検出回路は、入力信号にショートパルスノイズが混入
していても矩形状のワンショットパルスは正常に発生す
る。従って、内部回路の安定動作が保証される。非重畳
信号発生器は、例えば、請求項２に記載されているよう
に、入力信号を受信するゲートと、電源電圧（VCC)が印
加されるソースと、第１ノード（ND1)に接続されたドレ
インとを有するＰＭＯＳトランジスタ（MP1)と、入力信
号を受信するゲートと、グラウンド電圧（VSS)に接続さ
れるソースと、第２ノード（ND2)に連結されたドレイン
とを有するＮＭＯＳトランジスタ（MN1)と、前記第１及
び第２ノード（ND1,ND2)の間に接続され、信号を遅延さ
せる遅延部（Ｚ）と、前記第１及び第２ノード（ND1,ND
2)からの信号をバファリングして前記出力信号（NOS,NO
SB）を出力するインバータ部（INV)とを備える構成とす
ることができる。ただし、この構成に限定されるもので
はない。
ン検出回路は、入力信号にショートパルスノイズが混入
していても矩形状のワンショットパルスは正常に発生す
る。従って、内部回路の安定動作が保証される。非重畳
信号発生器は、例えば、請求項２に記載されているよう
に、入力信号を受信するゲートと、電源電圧（VCC)が印
加されるソースと、第１ノード（ND1)に接続されたドレ
インとを有するＰＭＯＳトランジスタ（MP1)と、入力信
号を受信するゲートと、グラウンド電圧（VSS)に接続さ
れるソースと、第２ノード（ND2)に連結されたドレイン
とを有するＮＭＯＳトランジスタ（MN1)と、前記第１及
び第２ノード（ND1,ND2)の間に接続され、信号を遅延さ
せる遅延部（Ｚ）と、前記第１及び第２ノード（ND1,ND
2)からの信号をバファリングして前記出力信号（NOS,NO
SB）を出力するインバータ部（INV)とを備える構成とす
ることができる。ただし、この構成に限定されるもので
はない。
【００１２】例えば、入力信号がローであるときにプラ
スのショートパルスノイズが発生すると、ＰＭＯＳトラ
ンジスタはターンオフ、ＮＭＯＳトランジスタはターン
オンされる。このとき、第２ノードはローになるが、第
１ノードは遅延部を経由するため、ショートパルスノイ
ズの存在する区間だけ一時的にレベルが下がるがノイズ
の消滅でローレベルになる以前にハイの状態に復帰す
る。第１及び第２ノードからの信号はインバータ部を通
過した後、パルス発生器において組み合わされ、矩形状
のワンショットパルスが発生する。入力信号がハイであ
るときにマイナスのショートパルスノイズが発生した場
合も同様である。即ち、入力信号にノイズが混入して
も、矩形状のワンショットパルスを正常に発生させるこ
とができる。
スのショートパルスノイズが発生すると、ＰＭＯＳトラ
ンジスタはターンオフ、ＮＭＯＳトランジスタはターン
オンされる。このとき、第２ノードはローになるが、第
１ノードは遅延部を経由するため、ショートパルスノイ
ズの存在する区間だけ一時的にレベルが下がるがノイズ
の消滅でローレベルになる以前にハイの状態に復帰す
る。第１及び第２ノードからの信号はインバータ部を通
過した後、パルス発生器において組み合わされ、矩形状
のワンショットパルスが発生する。入力信号がハイであ
るときにマイナスのショートパルスノイズが発生した場
合も同様である。即ち、入力信号にノイズが混入して
も、矩形状のワンショットパルスを正常に発生させるこ
とができる。
【００１３】請求項３に記載されているように、前記パ
ルス発生器は、例えば、ＡＮＤゲート又はＮＡＮＤゲー
トから構成することができる。更に、前記パルス発生器
は、請求項４に記載されているように、例えば、前記非
重畳信号発生器（１０）から出力された前記非重畳の出
力信号（NOS,NOSB）の発生期間と同一のパルス幅を有す
るパルス信号を発生するように構成することができる。
ルス発生器は、例えば、ＡＮＤゲート又はＮＡＮＤゲー
トから構成することができる。更に、前記パルス発生器
は、請求項４に記載されているように、例えば、前記非
重畳信号発生器（１０）から出力された前記非重畳の出
力信号（NOS,NOSB）の発生期間と同一のパルス幅を有す
るパルス信号を発生するように構成することができる。
【００１４】このように、ワンショットパルスとしての
パルス信号のパルス幅は非重畳区間の長さを調節するこ
とにより、任意の幅に設定することができる。前記遅延
部は、各ノード間は通過する信号を遅延させることがで
きるものであれば、どのような構成のものでもよい。例
えば、請求項５に記載されているように、抵抗、キャパ
シタ又はトランスミッションゲートを単独で用いてもよ
く、あるいは、それらを組み合わせて用いてもよい。
パルス信号のパルス幅は非重畳区間の長さを調節するこ
とにより、任意の幅に設定することができる。前記遅延
部は、各ノード間は通過する信号を遅延させることがで
きるものであれば、どのような構成のものでもよい。例
えば、請求項５に記載されているように、抵抗、キャパ
シタ又はトランスミッションゲートを単独で用いてもよ
く、あるいは、それらを組み合わせて用いてもよい。
【００１５】前記インバータ部は、請求項６に記載され
ているように、例えば、前記第１ノード（ND1)からの信
号をバファリングする第１インバータ部（INV1，INV2）
と、前記第２ノード（ND2)からの信号をバファリングす
る第２インバータ部（INV3）と、から構成することがで
きる。この場合、請求項８に記載されているように、前
記第１インバータ部は、２Ｎ（Ｎ≧１）個、即ち偶数個
のインバータから構成され、前記第２インバータ部（IN
V3）は、２Ｎ−１個、即ち奇数個のインバータから構成
することができる。
ているように、例えば、前記第１ノード（ND1)からの信
号をバファリングする第１インバータ部（INV1，INV2）
と、前記第２ノード（ND2)からの信号をバファリングす
る第２インバータ部（INV3）と、から構成することがで
きる。この場合、請求項８に記載されているように、前
記第１インバータ部は、２Ｎ（Ｎ≧１）個、即ち偶数個
のインバータから構成され、前記第２インバータ部（IN
V3）は、２Ｎ−１個、即ち奇数個のインバータから構成
することができる。
【００１６】第１及び第２インバータ部の個数をこのよ
うに設定することにより、第１インバータ部を通過する
信号のハイ又はローの状態は維持され、第２インバータ
部を通過する信号のハイ又はローの状態は反転された状
態でパルス発生器に入力される。また、請求項７に記載
されているように、前記非重畳の出力信号（NOS,NOSB）
の発生期間の幅は、前記遅延部（Ｚ）の遅延時間と略同
一であるように設定することが好ましい。
うに設定することにより、第１インバータ部を通過する
信号のハイ又はローの状態は維持され、第２インバータ
部を通過する信号のハイ又はローの状態は反転された状
態でパルス発生器に入力される。また、請求項７に記載
されているように、前記非重畳の出力信号（NOS,NOSB）
の発生期間の幅は、前記遅延部（Ｚ）の遅延時間と略同
一であるように設定することが好ましい。
【００１７】
【発明の実施の形態】以下、本発明係るトランジション
検出回路の一実施形態を図面を用いて説明する。本実施
形態に係るトランジション検出回路は、図１に示したよ
うに、入力信号INを受信し、後述のように入力信号INが
変化した時に非重畳の出力信号NOS,NOSBを発生する非重
畳信号発生器１０と、該非重畳信号発生器１０から出力
された出力信号NOS 、NOSBを利用し、これらの非重畳区
間の間に出力信号OUT として矩形状のワンショットパル
スを発生するパルス発生器２０と、から構成されてい
る。
検出回路の一実施形態を図面を用いて説明する。本実施
形態に係るトランジション検出回路は、図１に示したよ
うに、入力信号INを受信し、後述のように入力信号INが
変化した時に非重畳の出力信号NOS,NOSBを発生する非重
畳信号発生器１０と、該非重畳信号発生器１０から出力
された出力信号NOS 、NOSBを利用し、これらの非重畳区
間の間に出力信号OUT として矩形状のワンショットパル
スを発生するパルス発生器２０と、から構成されてい
る。
【００１８】そして、前記非重畳信号発生器１０は、入
力信号INを受信するゲート、電源電圧VCC が印加された
ソース、及び第１ノードND1 に接続されたドレインを有
するＰＭＯＳトランジスタMP1 と、入力信号INを受信す
るゲート、グラウンド電圧VSS に接続されたソース、及
び第２ノードND2 に接続されたドレインを有するＮＭＯ
ＳトランジスタMN1 と、第１ノードND1 と第２ノードND
2 の間に接続され、信号を遅延させる遅延部Ｚと、第１
ノードND1 及び第２ノードND2 を通過する信号をバッフ
ァリングするインバータ部INV と、から構成されてい
る。
力信号INを受信するゲート、電源電圧VCC が印加された
ソース、及び第１ノードND1 に接続されたドレインを有
するＰＭＯＳトランジスタMP1 と、入力信号INを受信す
るゲート、グラウンド電圧VSS に接続されたソース、及
び第２ノードND2 に接続されたドレインを有するＮＭＯ
ＳトランジスタMN1 と、第１ノードND1 と第２ノードND
2 の間に接続され、信号を遅延させる遅延部Ｚと、第１
ノードND1 及び第２ノードND2 を通過する信号をバッフ
ァリングするインバータ部INV と、から構成されてい
る。
【００１９】前記パルス発生器２０は、前記インバータ
部INV から出力された出力信号 NOS、NOSBを論理積演算
するＡＮＤゲートAND にて構成され、前記インバータ部
INVは前記第１ノードND1 に接続され、信号をバッファ
リングする直列接続された２つのインバータINV1、INV2
からなる第１インバータ部と、前記第２ノードND2 に接
続され、信号をバッファリングする１つのインバータIN
V3からなる第２インバータ部と、から構成される。ここ
で、第１インバータ部は、２Ｎ（Ｎ≧１）個、即ち偶数
個のインバータによって構成され、第２インバータ部
は、２Ｎ−１個、即ち奇数個のインバータによって構成
されればよい。また、パルス発生器２０は、ＮＡＮＤゲ
ートで構成してもよい。
部INV から出力された出力信号 NOS、NOSBを論理積演算
するＡＮＤゲートAND にて構成され、前記インバータ部
INVは前記第１ノードND1 に接続され、信号をバッファ
リングする直列接続された２つのインバータINV1、INV2
からなる第１インバータ部と、前記第２ノードND2 に接
続され、信号をバッファリングする１つのインバータIN
V3からなる第２インバータ部と、から構成される。ここ
で、第１インバータ部は、２Ｎ（Ｎ≧１）個、即ち偶数
個のインバータによって構成され、第２インバータ部
は、２Ｎ−１個、即ち奇数個のインバータによって構成
されればよい。また、パルス発生器２０は、ＮＡＮＤゲ
ートで構成してもよい。
【００２０】また、図２は、前記非重畳信号発生器１０
に含まれる遅延部Ｚの構成例を示したもので、前記遅延
部Ｚは、同図（Ａ）〜（Ｃ）にそれぞれ示すように、抵
抗３０、又はキャパシタ４０、若しくは、ＭＯＳトラン
ジスタによるトランスミッションゲート５０を単独で、
又は組合せて構成することが出来る。以下、本実施形態
に係るトランジション検出回路の作用を図３（Ａ）、
（Ｂ）を参照して説明する。尚、図中、第１及び第２ノ
ードの出力を、NODE1 及びNODE2 で示してある。
に含まれる遅延部Ｚの構成例を示したもので、前記遅延
部Ｚは、同図（Ａ）〜（Ｃ）にそれぞれ示すように、抵
抗３０、又はキャパシタ４０、若しくは、ＭＯＳトラン
ジスタによるトランスミッションゲート５０を単独で、
又は組合せて構成することが出来る。以下、本実施形態
に係るトランジション検出回路の作用を図３（Ａ）、
（Ｂ）を参照して説明する。尚、図中、第１及び第２ノ
ードの出力を、NODE1 及びNODE2 で示してある。
【００２１】先ず、トランジション検出回路に安定した
入力信号が入力される場合を以下に述べる。図３（Ａ）
に示したように、入力信号INがローであると、ＰＭＯＳ
トランジスタMP1 はターンオンされ、ＮＭＯＳトランジ
スタMN1 はターンオフされる。このため、第１及び第２
ノード ND1、ND2 はハイになる。従って、第１インバー
タ部のインバータINV2からの出力信号NOSBはハイにな
り、第２インバータ部のインバータINV3からの出力信号
NOS はローになる。
入力信号が入力される場合を以下に述べる。図３（Ａ）
に示したように、入力信号INがローであると、ＰＭＯＳ
トランジスタMP1 はターンオンされ、ＮＭＯＳトランジ
スタMN1 はターンオフされる。このため、第１及び第２
ノード ND1、ND2 はハイになる。従って、第１インバー
タ部のインバータINV2からの出力信号NOSBはハイにな
り、第２インバータ部のインバータINV3からの出力信号
NOS はローになる。
【００２２】よって、パルス発生器２０のＡＮＤゲート
AND は、前記各出力信号NOSB、NOSを論理積演算し、ロ
ーの出力信号OUT を出力する。次いで、入力信号INがロ
ーからハイに遷移（トランジション）されると、ＰＭＯ
ＳトランジスタMP1 はターンオフされ、ＮＭＯＳトラン
ジスタMN1 はターンオンされるため、第２ノードND2 は
ローになり、前記出力信号NOS はハイになる。且つ、第
１ノードND1 は遅延部Ｚにより遅延された後、ローにな
り、出力信号NOSBも第１インバータ部を経てローにな
る。
AND は、前記各出力信号NOSB、NOSを論理積演算し、ロ
ーの出力信号OUT を出力する。次いで、入力信号INがロ
ーからハイに遷移（トランジション）されると、ＰＭＯ
ＳトランジスタMP1 はターンオフされ、ＮＭＯＳトラン
ジスタMN1 はターンオンされるため、第２ノードND2 は
ローになり、前記出力信号NOS はハイになる。且つ、第
１ノードND1 は遅延部Ｚにより遅延された後、ローにな
り、出力信号NOSBも第１インバータ部を経てローにな
る。
【００２３】よって、前記出力信号NOS 、NOSBは、遅延
部Ｚにより遅延される区間に相当する非重畳区間を有す
るようになる。また、入力信号INがハイからローに遷移
されると、ＰＭＯＳトランジスタMP1はターンオンさ
れ、ＮＭＯＳトランジスタMN1 はターンオフされるた
め、第１ノードND1 はハイになり、前記出力信号NOSBは
ハイになる。併し、第２ノードND2は遅延部Ｚにより遅
延された後、ハイになり、出力信号NOS も第２インバー
タ部を経てローになる。
部Ｚにより遅延される区間に相当する非重畳区間を有す
るようになる。また、入力信号INがハイからローに遷移
されると、ＰＭＯＳトランジスタMP1はターンオンさ
れ、ＮＭＯＳトランジスタMN1 はターンオフされるた
め、第１ノードND1 はハイになり、前記出力信号NOSBは
ハイになる。併し、第２ノードND2は遅延部Ｚにより遅
延された後、ハイになり、出力信号NOS も第２インバー
タ部を経てローになる。
【００２４】よって、前記各出力信号NOS ，NOSBは遅延
部Ｚにより遅延される区間に相当する非重畳区間を有
し、パルス発生器２０はそれら出力信号NOS ，NOSBを論
理積演算するため、遅延部Ｚで遅延される区間に相当す
る長さのパルス幅を有する矩形状のワンショットパルス
を出力信号OUT として発生する。次いで、本実施形態に
係るトランジション検出回路にショートパルスノイズが
混入した場合を以下に述べる。
部Ｚにより遅延される区間に相当する非重畳区間を有
し、パルス発生器２０はそれら出力信号NOS ，NOSBを論
理積演算するため、遅延部Ｚで遅延される区間に相当す
る長さのパルス幅を有する矩形状のワンショットパルス
を出力信号OUT として発生する。次いで、本実施形態に
係るトランジション検出回路にショートパルスノイズが
混入した場合を以下に述べる。
【００２５】図３（Ｂ）に示したように、先ず、入力信
号INがローである状態で、プラス（Positive）のショー
トパルスノイズ６１が発生すると、ＰＭＯＳトランジス
タMP1 はターンオフされ、ＮＭＯＳトランジスタMN1 は
ターンオンされる。よって、第２ノードND2 の出力NODE
2 は直ちにローになるが、第１ノードND1 の出力NODE1
は遅延部Ｚによってレベルの低下が遅延され、ローにな
る以前にショートパルスノイズが消滅してＰＭＯＳトラ
ンジスタMP1 がターンオンするため、ショートパルスノ
イズの発生期間だけレベルが僅かに低下するが直ちにハ
イに戻る。また、第２ノードND2 の出力NODE2 はショー
トパルスノイズが消滅してＮＭＯＳトランジスタMN1 が
ターンオフした後は、遅延部Ｚの遅延機能によって徐々
に出力レベルが上昇するようになる。
号INがローである状態で、プラス（Positive）のショー
トパルスノイズ６１が発生すると、ＰＭＯＳトランジス
タMP1 はターンオフされ、ＮＭＯＳトランジスタMN1 は
ターンオンされる。よって、第２ノードND2 の出力NODE
2 は直ちにローになるが、第１ノードND1 の出力NODE1
は遅延部Ｚによってレベルの低下が遅延され、ローにな
る以前にショートパルスノイズが消滅してＰＭＯＳトラ
ンジスタMP1 がターンオンするため、ショートパルスノ
イズの発生期間だけレベルが僅かに低下するが直ちにハ
イに戻る。また、第２ノードND2 の出力NODE2 はショー
トパルスノイズが消滅してＮＭＯＳトランジスタMN1 が
ターンオフした後は、遅延部Ｚの遅延機能によって徐々
に出力レベルが上昇するようになる。
【００２６】このため、第１ノードND1 の出力NODE1 に
基づく第１インバータ部を介した出力信号NOSBはハイレ
ベルに維持され、第２ノードND2 の出力NODE1 に基づく
第２インバータ部を介した出力信号NOS だけが所定の期
間ハイレベルに変化する。従って、ＡＮＤゲートは各出
力信号NOS ，NOSBがハイである期間の間、ハイの矩形状
のワンショットパルス６２を出力信号OUT として発生す
る。
基づく第１インバータ部を介した出力信号NOSBはハイレ
ベルに維持され、第２ノードND2 の出力NODE1 に基づく
第２インバータ部を介した出力信号NOS だけが所定の期
間ハイレベルに変化する。従って、ＡＮＤゲートは各出
力信号NOS ，NOSBがハイである期間の間、ハイの矩形状
のワンショットパルス６２を出力信号OUT として発生す
る。
【００２７】一方、入力信号INがハイである状態でマイ
ナス（negative）のショートパルスノイズ６３が発生す
ると、ＰＭＯＳトランジスタMP1 はターンオンされ、Ｎ
ＭＯＳトランジスタMN1 はターンオフされる。よって、
第１ノードND1 の出力NODE1は直ぐハイになるが、第２
ノードND2 の出力NODE2 は遅延部Ｚによってレベルの上
昇が遅延され、ハイになる以前にショートパルスノイズ
が消滅してＮＭＯＳトランジスタMN1 がターンオンする
ため、ショートパルスノイズの発生期間だけレベルが僅
かに上昇するが直ちにローに戻る。また、第１ノードND
1 の出力NODE1はショートパルスノイズが消滅してＰＭ
ＯＳトランジスタMP1 がターンオンした後は、遅延部Ｚ
の遅延機能によって徐々に出力レベルが低下するように
なる。
ナス（negative）のショートパルスノイズ６３が発生す
ると、ＰＭＯＳトランジスタMP1 はターンオンされ、Ｎ
ＭＯＳトランジスタMN1 はターンオフされる。よって、
第１ノードND1 の出力NODE1は直ぐハイになるが、第２
ノードND2 の出力NODE2 は遅延部Ｚによってレベルの上
昇が遅延され、ハイになる以前にショートパルスノイズ
が消滅してＮＭＯＳトランジスタMN1 がターンオンする
ため、ショートパルスノイズの発生期間だけレベルが僅
かに上昇するが直ちにローに戻る。また、第１ノードND
1 の出力NODE1はショートパルスノイズが消滅してＰＭ
ＯＳトランジスタMP1 がターンオンした後は、遅延部Ｚ
の遅延機能によって徐々に出力レベルが低下するように
なる。
【００２８】このため、第２ノードND2 の出力NODE2 に
基づく第２インバータ部を介した出力信号NOS はハイレ
ベルに維持され、第１ノードND1 の出力NODE1 に基づく
第１インバータ部を介した出力信号NOSBだけが所定の期
間ハイレベルに変化する。従って、ＡＮＤゲートAND は
各出力信号NOS 、NOSBがハイである期間の間、ハイの矩
形状のワンショットパルス６４を出力信号OUT として発
生する。
基づく第２インバータ部を介した出力信号NOS はハイレ
ベルに維持され、第１ノードND1 の出力NODE1 に基づく
第１インバータ部を介した出力信号NOSBだけが所定の期
間ハイレベルに変化する。従って、ＡＮＤゲートAND は
各出力信号NOS 、NOSBがハイである期間の間、ハイの矩
形状のワンショットパルス６４を出力信号OUT として発
生する。
【００２９】以上のように、本実施形態に係るトランジ
ション検出回路は、ロー又はハイの状態の入力信号INに
プラス又はマイナスのショートパルスノイズが混入され
た場合であっても、正常なワンショットパルスを発生さ
せることができる。このため、内部回路が安定的に動作
する。
ション検出回路は、ロー又はハイの状態の入力信号INに
プラス又はマイナスのショートパルスノイズが混入され
た場合であっても、正常なワンショットパルスを発生さ
せることができる。このため、内部回路が安定的に動作
する。
【００３０】
【発明の効果】以上説明したように、本発明に係るトラ
ンジション検出回路によれば、入力信号にショートパル
スノイズが混入した場合であっても、矩形状のワンショ
ットパルスを正常に発生させることができる。このた
め、ノイズを原因とするチップ内部回路の誤動作を防止
することができる。
ンジション検出回路によれば、入力信号にショートパル
スノイズが混入した場合であっても、矩形状のワンショ
ットパルスを正常に発生させることができる。このた
め、ノイズを原因とするチップ内部回路の誤動作を防止
することができる。
【００３１】また、従来のトランジション検出回路と比
較して、少ない個数の遅延部と論理ゲートとで構成され
ているため、回路構成を単純化することができ、高集積
化には有利である。特に、入力信号により矩形状のワン
ショットパルスが発生するまでに経由する論理ゲートの
数が少ないため、高速動作に有利である。
較して、少ない個数の遅延部と論理ゲートとで構成され
ているため、回路構成を単純化することができ、高集積
化には有利である。特に、入力信号により矩形状のワン
ショットパルスが発生するまでに経由する論理ゲートの
数が少ないため、高速動作に有利である。
【図１】本発明に係るトランジション検出回路の一実施
形態の回路図である。
形態の回路図である。
【図２】（Ａ）〜（Ｃ）図１に示したトランジション検
出回路に用いられる遅延部の構成例をそれぞれ示した図
である。
出回路に用いられる遅延部の構成例をそれぞれ示した図
である。
【図３】（Ａ）、（Ｂ）本実施形態に係るトランジショ
ン検出回路のタイミング図である。
ン検出回路のタイミング図である。
【図４】従来のトランジション検出回路の回路図であ
る。
る。
【図５】図４に示したトランジション検出回路に用いら
れる遅延部の回路図である。
れる遅延部の回路図である。
【図６】（Ａ）、（Ｂ）従来のトランジション検出回路
のタイミング図である。
のタイミング図である。
１０：非重畳信号発生器 ２０：パルス発生器 ３０：抵抗 ４０：キャパシタ ５０：トランスミッションゲート ６１，６３：ノイズ ６２，６４：ワンショットパルス ＡＮＤ：ＡＮＤゲート ＭＰ１：ＰＭＯＳトランジスタ ＭＮ１：ＮＭＯＳトランジスタ
フロントページの続き (72)発明者 ジャエ−ウォーン キム 大韓民国、チューンチェオンブク−ド、チ ェオンジュ、 フンダク−グ、ヒャンジェ オン−ドン、１
Claims (8)
- 【請求項１】 入力信号の変化を感知し、該入力信号の
変化の度に矩形状のパルス信号を発生するトランジショ
ン検出回路において、 入力信号を受信し、当該入力信号が変化した時に非重畳
の出力信号（NOS,NOSB）を発生する非重畳信号発生器
（１０）と、 該非重畳信号発生器（１０）から前記非重畳の出力信号
（NOS,NOSB）が発生した時に前記矩形状のパルス信号を
発生するパルス発生器（２０）と、 を備えたことを特徴とするトランジション検出回路。 - 【請求項２】 前記非重畳信号発生器（１０）は、 入力信号を受信するゲートと、電源電圧（VCC)が印加さ
れるソースと、第１ノード（ND1)に接続されたドレイン
とを有するＰＭＯＳトランジスタ（MP1)と、 入力信号を受信するゲートと、グラウンド電圧（VSS)に
接続されるソースと、第２ノード（ND2)に連結されたド
レインとを有するＮＭＯＳトランジスタ（MN1)と、 前記第１及び第２ノード（ND1,ND2)の間に接続され、信
号を遅延させる遅延部（Ｚ）と、 前記第１及び第２ノード（ND1,ND2)からの信号をバファ
リングして前記出力信号（NOS,NOSB）を出力するインバ
ータ部（INV)と、 を備えたことを特徴とする請求項１記載のトランジショ
ン検出回路。 - 【請求項３】 前記パルス発生器（２０）は、ＡＮＤゲ
ート（AND ）又は、ＮＡＮＤゲートから構成されたこと
を特徴とする請求項１又は２記載のトランジション検出
回路。 - 【請求項４】 前記パルス発生器（２０）は、前記非重
畳信号発生器（１０）から出力された前記非重畳の出力
信号（NOS,NOSB）の発生期間と同一のパルス幅を有する
パルス信号を発生することを特徴とする請求項１〜３の
いずれか１つに記載のトランジション検出回路。 - 【請求項５】 前記遅延部（Ｚ）は、抵抗、キャパシ
タ、及びトランスミッションゲートのうちの少なくとも
一つから構成されることを特徴とする請求項２〜４のい
ずれか１つに記載のトランジション検出回路。 - 【請求項６】 前記インバータ部（INV)は、前記第１ノ
ード（ND1)からの信号をバファリングする第１インバー
タ部（INV1，INV2）と、前記第２ノード（ND2)からの信
号をバファリングする第２インバータ部（INV3）と、か
ら構成されることを特徴とする請求項２〜４のいずれか
１つに記載のトランジション検出回路。 - 【請求項７】 前記非重畳の出力信号（NOS,NOSB）の発
生期間の幅は、前記遅延部（Ｚ）の遅延時間と略同一で
あることを特徴とする請求項４記載のトランジション検
出回路。 - 【請求項８】 前記第１インバータ部（INV1，INV2）
は、２Ｎ（Ｎ≧１）個のインバータから構成され、前記
第２インバータ部（INV3）は、２Ｎ−１個のインバータ
から構成されることを特徴とする請求項６記載のトラン
ジション検出回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960075050A KR100246321B1 (ko) | 1996-12-28 | 1996-12-28 | 트랜지션 디텍터 |
| KR75050/1996 | 1996-12-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10209818A true JPH10209818A (ja) | 1998-08-07 |
| JP3259133B2 JP3259133B2 (ja) | 2002-02-25 |
Family
ID=19491762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36098697A Expired - Fee Related JP3259133B2 (ja) | 1996-12-28 | 1997-12-26 | トランジション検出回路 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP3259133B2 (ja) |
| KR (1) | KR100246321B1 (ja) |
| CN (1) | CN1114993C (ja) |
| DE (1) | DE19733395C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9054545B2 (en) | 2011-08-02 | 2015-06-09 | Ricoh Company, Ltd. | Power supply control device and image forming apparatus |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101847991B (zh) * | 2009-03-27 | 2012-01-11 | 台湾积体电路制造股份有限公司 | 时钟脉冲产生器、存储器电路及产生内部时钟脉冲信号的方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4524291A (en) * | 1983-01-06 | 1985-06-18 | Motorola, Inc. | Transition detector circuit |
| US4728820A (en) * | 1986-08-28 | 1988-03-01 | Harris Corporation | Logic state transition detection circuit for CMOS devices |
| US4947374A (en) * | 1987-05-12 | 1990-08-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memeory device in which writing is inhibited in address skew period and controlling method thereof |
| US4959558A (en) * | 1988-03-31 | 1990-09-25 | U.S. Philips Corporation | Circuit arrangement for detecting cross-over by an alternating voltage of a fixed reference voltage level |
| JPH03198416A (ja) * | 1989-12-26 | 1991-08-29 | Mitsubishi Electric Corp | 電圧比較器 |
-
1996
- 1996-12-28 KR KR1019960075050A patent/KR100246321B1/ko not_active IP Right Cessation
-
1997
- 1997-08-01 DE DE19733395A patent/DE19733395C2/de not_active Expired - Fee Related
- 1997-08-26 CN CN97116807A patent/CN1114993C/zh not_active Expired - Fee Related
- 1997-12-26 JP JP36098697A patent/JP3259133B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9054545B2 (en) | 2011-08-02 | 2015-06-09 | Ricoh Company, Ltd. | Power supply control device and image forming apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19733395A1 (de) | 1998-07-02 |
| JP3259133B2 (ja) | 2002-02-25 |
| CN1114993C (zh) | 2003-07-16 |
| KR19980055814A (ko) | 1998-09-25 |
| CN1187072A (zh) | 1998-07-08 |
| DE19733395C2 (de) | 2000-05-11 |
| KR100246321B1 (ko) | 2000-03-15 |
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