CN1187072A - 信号状态转换检测器电路 - Google Patents

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Abstract

一种包括一个用于在接收到输入信号时产生一对非叠加信号的非叠加信号发生器和一个用于对非叠加信号发生器输出的非叠加信号进行逻辑运算,并在输入信号的状态改变时立即产生一个脉冲信号的脉冲发生器的信号状态转换检测器电路。该信号状态转换检测器电路可以在高速操作中使用,并且由于尽管输入信号包括短脉冲噪声,该转换检测器电路仍能可靠地产生输出信号,所以它有抗输入噪声的性能。

Description

信号状态转换检测器电路
本发明涉及一种用于通过检测输入信号的状态变化而产生一个单脉冲信号的信号状态转换检测器电路，更具体地讲，其涉及一种具有简单结构和抗噪性能的改进的信号状态转换检测器电路。
图1A是一个现有技术的信号状态转换检测器电路的示意图。如图所示，现有的转换检测器电路包括一个接收脉冲输入信号的第一“或非”门(NOR1)，一个倒转脉冲输入信号的倒相器(INVO)，接收倒转的脉冲输入信号的第二“或非”门(NOR2)，一个延迟脉冲输入信号的第一延迟单元(DELAY1)，一个延迟倒转的脉冲输入信号的第二延迟单元(DELAY2)，和一个对来自第一和第二“或非”门(NOR1，NOR2)的输出信号进行“或非”操作的第三“或非”门(NOR3)。
图1B是显示现有技术的信号状态转换检测器电路的延迟单元的电路图，其包括一串倒相器和延迟电容器，形成一个延迟线路，以延迟输入信号。
现在说明具有上述构造的现有信号状态转换检测器电路的操作和效果。
当转换输入信号状态时，倒相器(INVO)倒转的输入信号出现在节点(B)，第一延迟单元(DELAY1)延迟的输入信号出现在节点(C)，第二延迟单元(DELAY2)延迟的倒转输入信号出现在节点(D)。
因此，第一“或非”门(NOR1)对输入信号和第一延迟单元(DELAY1)延迟的输入信号进行“或非”操作。第二“或非”门(NOR2)对倒转的输入信号和第二延迟单元(DELAY2)延迟的倒转输入信号进行“或非”操作。结果，当输入信号转换时，以单脉冲信号状态产生一个脉冲输出信号。
图2A是在把一个稳定输入信号输入到图1A的现有转换检测器电路场合的时间图。图2B是在把一个短脉冲噪声输入到图1A的现有转换检测器电路场合的时间图。
如图2B所示，当输入短脉冲噪声时，短脉冲噪声在节点(B)被倒转，但没有任何改变地被传输到第二“或非”门(NOR2)的一个输入端。但是在节点(C，D)，短脉冲噪声被第一和第二延迟单元(DELAY1，DELAY2)滤除。相反，输入信号和未被滤除的短脉冲噪声出现在第一和第二“或非”门(NOR1，NOR2)的对应输出端的节点(E，F)上。
因此，节点(A)处的短脉冲噪声被传输到输出信号中，并在芯片的内电路中造成错误。
此外，现有转换检测电路的结构复杂，不易高度集成化。
因此，本发明的一个目的是要提供一种能够可靠地产生抗噪输出信号的改进的信号状态转换检测器电路。
本发明的另一个目的是要提供一种改进的信号状态转换检测器电路，其具有简单的结构，易于高度集成化，和由于输入信号通过的逻辑门的数量少而适于高速操作，并且根据输入信号状态转换通过它产生一个单脉冲信号输出。
为完成上述目的，提供了一种改进的信号状态转换检测器电路，其包括一个用于接收输入信号和产生一对非叠加信号的非叠加信号发生器，和一个用于在非叠加信号发生器产生的非叠加信号的非叠加部分中产生一个单脉冲信号的脉冲发生器。
通过以下的说明和附图将会对本发明有更充分的理解，附图仅为说明的目的给出，因此并不限制本发明，其中，
图1A是现有技术的转换检测器电路的电路图；
图1B是现有技术的转换检测器电路的延迟单元的电路图；
图2A和2B是现有技术的信号状态转换检测器电路的信号时间图：
图3是本发明的信号状态转换检测器电路的电路图；
图4是本发明的信号状态转换检测器电路的延迟单元的电路图；
图5A和5B是图3的信号状态转换检测器的信号时间图。
图3是本发明的信号状态转换检测器电路的电路图。如图中所示，本发明的信号状态转换检测器电路包括一个用于在接收到输入信号时产生非叠加信号(NOS，NOSB)的非叠加信号发生器10，和一个用于在非叠加信号发生器10产生的非叠加信号(NOS，NOSB)的非叠加部分中产生一个单脉冲信号的脉冲发生器20。
在这里，非叠加信号发生器10包括一个具有一个用于接收脉冲输入信号的栅极，一个连接于源电压(VCC)的源极和一个连接于一个节点(ND1)的漏极的PMOS晶体管(MP1)，一个具有一个用于接收脉冲输入信号的栅极，一个连接于接地电压(VSS)的源极和一个连接于一个节点(ND2)的漏极的NMOS晶体管(MN1)，一个用于在两个节点(ND1，ND2)之间延迟信号的的延迟单元(Z)，和一个用于缓冲节点(ND1，ND2)的信号的倒相器单元(INV)。
脉冲发生器20包括一个用于对从倒相器单元(INV)输出的非叠加信号(NOS，NOSB)进行“与”操作的“与”门(AND)。
倒相器单元(INV)包括串联连接于节点(ND1)，用于缓冲来自该节点的信号的第一和第二倒相器(INV1，INV2)，和连接于节点(ND2)，用于缓冲来自该节点的信号的第三倒相器(INV3)。
图4是显示包括在非叠加信号发生器10中的延迟单元(Z)的一个实施例的电路图。延迟单元(Z)可以由一个电阻，一个电容器和一个MOS晶体管的传输门的组合构成，或每个元件可以独自构成延迟单元(Z)。
现在参考图3至5B详细说明本发明的信号状态转换检测器电路的操作和效果。
图5A是在一个稳定输入信号输入到本发明的信号状态转换检测器电路时的时间图。
首先，当输入信号是低电平时，PMOS晶体管(MP1)导通，并且NMOS晶体管(MN1)断开，因此节点(ND1，ND2)的电位变为高电平。因而通过第一和第二倒相器(INV1，INV2)输出的非叠加信号(NOSB)是高电平，并且通过第三倒相器(INV3)输出的非叠加信号变为低电平。所以脉冲发生器20的“与”门(AND)对从非叠加信号发生器10输出的非叠加信号(NOS，NOSB)进行“与”操作，并输出一个低电平信号。
然后，当输入信号由低电平转换为高电平时，PMOS晶体管(MP1)断开，并且NMOS晶体管(MN1)导通，结果，节点(ND2)的电位立即变为低电平。因此，非叠加信号(NOS)变为高电平。但是，节点(ND1)电位的降低被延迟单元(Z)延迟一段时间，然后才变为低电平，非叠加信号(NOSB)跟着变为低电平。
因此，使得非叠加信号(NOS，NOSB)有一段与延迟单元(Z)中产生的延迟时间一样长的非叠加部分。
当输入信号从高电平转换为低电平时，PMOS晶体管(MP1)导通，并且使NMOS晶体管(MN1)断开，结果节点(ND1)的电位立即变为高电平。因此，非叠加信号(NOS)变为高电平。但是，节点(ND2)电位的升高被延迟单元(Z)延迟一段时间，然后才成为高电平。结果使非叠加信号(NOS)随之变为低电平。
因此，由于非叠加信号(NOS，NOSB)具有一个与延迟单元(Z)中产生的延迟时间一样长的非叠加部分，脉冲发生器20产生一个具有与延迟单元(Z)的延迟时间一样长的脉冲宽度的单脉冲信号，并且脉冲发生器20对从非叠加信号发生器10输出的非叠加信号(NOS，NOSB)进行“与”操作。
图5B是当一个短脉冲噪声输入到本发明的信号状态转换检测器电路中时的波形图。
当输入的信号是低电平并且在其中产生一个正的短脉冲噪声时，PMOS晶体管(MP1)瞬间断开，NMOS晶体管(MN1)瞬间导通。结果，节点(ND2)的电位变为低电平，但是由于节点(ND1)电位的降低被延迟单元(Z)延迟，因此它的电位仍保持在高电平，而不是低电平。
非叠加信号(NOS)是在节点(ND1)的输出通过延迟单元(Z)和倒相器(INV3)时产生的脉冲信号。因此，当非叠加信号(NOSB，NOS)都是高电平时“与”门(AND)产生一个单脉冲信号的高电平。
当输入信号是高电平并且在其中产生一个负的短脉冲噪声时，PMOS晶体管(MP1)瞬间导通，NMOS晶体管(MN1)瞬间断开。结果，节点(ND1)的电位变为高电平，但是由于节点(ND2)的电位的升高被延迟单元(Z)延迟，因此它的电位仍保持为低电平，而不是高电平。
跟踪节点(ND2)电位的非叠加信号(NOS)保持在高电平，但非叠加信号(NOSB)是一个在节点(ND2)电位通过延迟单元(Z)和倒相器(INV1，INV2)时产生的脉冲信号。因此，在非叠加信号(NOSB，NOS)都是高电平时，“与”门产生一个单脉冲信号的高电平。
因此，根据本发明，由于尽管在输入信号中产生了一个短脉冲噪声，仍然能产生正常的单脉冲信号，所以内部电路能够可靠地操作。
如上所述，本发明的信号状态转换检测器电路具有可以提供高度集成化条件的简单的结构，并且由于在根据输入信号转换产生单脉冲信号之前的输入信号所通过的逻辑门的数量少，因而可以在高速操作中使用。
此外，由于尽管输入信号包括了一个短脉冲噪声，本发明的信号状态转换检测器电路仍能可靠地产生输出信号，所以转换检测器电路可以抵抗输入的噪声。
尽管为了说明的目的公开了本发明的优选实施例，但熟悉本领域的技术人员可以对其进行各种改进，增加和替换，而不脱离权利要求所引述的本发明的范围和精神。

Claims (8)

1.一种信号状态转换检测器电路，包括：
一个用于在接收到输入信号时产生一对非叠加信号的非叠加信号发生器；和
一个用于对非叠加信号发生器输出的非叠加信号进行逻辑运算，并在输入信号的状态改变时立即产生一个脉冲信号的脉冲发生器。
2.如权利要求1所述的检测器电路，其中非叠加信号发生器包括：
一个具有一个接收脉冲输入信号的栅极，一个连接于源电压的源极，和一个连接于第一节点的漏极的PMOS晶体管；
一个具有一个接收输入信号的栅极，一个连接于接地电压的源极，和一个连接于第二节点的漏极的NMOS晶体管；
一个用于在第一和第二节点之间延迟信号的延迟单元；和
一个用于缓冲第一和第二节点的信号的倒相器。
3.如权利要求1所述的检测器电路，其中脉冲发生器包括“与”门和“与非”门中的一种。
4.如权利要求1所述的检测器电路，其中脉冲发生器逻辑地组合从非叠加信号发生器输出的非叠加信号，并产生一个具有两个非叠加信号之间的非叠加部分的宽度的脉冲信号。
5.如权利要求1所述的检测器电路，其中延迟单元是由一个或多个电阻，电容器，晶体管和传输门构成。
6.如权利要求2所述的检测器电路，其中倒相器单元包括一个连接于第一节点用于缓冲来自第一节点的信号的第一倒相器，和一个连接于第二节点用于缓冲来自第二节点的信号的第二倒相器。
7.如权利要求4所述的检测器电路，其中非叠加部分的宽度与非叠加信号发生器中的延迟单元的信号延迟时段的宽度相同。
8.如权利要求6所述的检测器电路，其中第一倒相器单元包括2N(N＞1)个倒相器，第二倒相器单元包括2N-1(N＞1)个倒相器。
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